JP2010114679A - 半導体回路 - Google Patents

Abstract

【課題】できるだけ小規模の回路で、電源電圧の投入時または一時的な低下時に信号の出力を確実かつ十分な時間遮断することができる半導体回路を提供する。
【解決手段】半導体回路１０Ａは、パワーオンリセット回路３０と、遅延回路１６と、第１、第２の遮断回路１８，１９とを備える。パワーオンリセット回路３０は、電源電圧ＶＣＣの投入時または一時的な低下時に活性状態であり、電源電圧ＶＣＣが所定の電圧を超えた後に非活性状態になるリセット信号ＰＯＲＯＵＴを生成する。第１の遮断回路１８は、遅延回路１６に入力される制御信号ＣＴＬ１の経路上に設けられ、リセット信号ＰＯＲＯＵＴが活性状態の間、制御信号ＣＴＬ１を遮断する。第２の遮断回路１９は、遅延回路１６から出力される制御信号ＣＴＬ１の経路上に設けられ、リセット信号ＰＯＲＯＵＴが活性状態の間、制御信号ＣＴＬ１を遮断する。
【選択図】図３

Description

この発明は、電源電圧の投入時または電源電圧の低下時に動作するパワーオンリセット回路を備えた半導体回路に関する。

パワーオンリセット回路では、電源投入時における電源の立ち上がりが非常に急峻であっても、また非常に緩慢であっても確実に内部回路に対しリセットパルスを発生させる必要がある。

たとえば、特開２００３−４４１７６号公報（特許文献１）に開示される技術は、電磁波などを介して非接触で外部の電力供給源から電力を取得するＩＣカードなどに用いられるパワーオンリセット回路に関するものである。この技術によれば、ロジック部に供給される電源電圧を検出することによって第１リセット信号が生成されるとともに、外部の電力供給源から取得した電源電圧を整流する整流回路の出力電圧を検出することによって第２リセット信号が生成される。そして、ＮＯＲ回路によって、第１、第２のリセット信号のいずれか一方が、リセット信号として出力される。

また、特開平１１−２７１２１号公報（特許文献２）に開示される技術によれば、電源投入時にＰチャネルトランジスタとＮチャネルトランジスタの閾値電圧の高い方を第１の電圧検出回路が検出し、次にそれぞれの閾値電圧の和を第２の電圧検出回路が検出する。そして、それぞれの検出信号が合成されることにより、第１、第２の電圧検出回路による検出時間のずれがリセットパルスとして適用される。このように、電源電圧の立上りにおいて異なった複数の電圧値を検出し、その検出時間のずれを直接もしくは調整してリセットパルスに適用するようにするので、確実なリセットパルスの発生が期待される。

また、特開平９−１６３５９９号公報（特許文献３）に開示される技術は、ＰＣ内の制御回路を起動させるリセット回路として、電源ラインと接地ラインとの間に発光ダイオードと抵抗器との直列回路を接続したものである。そして、発光ダイオードと抵抗器との接続点電圧がリセット信号として制御回路に入力される。この結果、電源投入後、電源電圧が発光ダイオードの動作電圧に達したときに発光ダイオードが点灯するので、パワーオン表示のための回路を別途設ける必要がない。また発光ダイオードが点灯すると、制御回路にリセット信号が出力され、これが所定電圧に達すると制御回路が起動するが、発光ダイオードは、電流変化に対して電圧が大きく変化することがないので、電源電圧が所定電圧に達したときに制御回路が正確に起動する。
特開２００３−４４１７６号公報 特開平１１−２７１２１号公報 特開平９−１６３５９９号公報

ところで、パワーオンリセット回路は、マイクロコンピュータなどの半導体集積回路において、電源電圧の投入時または電源電圧の低下時に内部回路を初期化することによって回路の誤動作を防止するために設けられるものである。また、パワー半導体回路などにおいて、駆動電圧が不足している状態でパワー半導体素子をオン状態に遷移させると発熱や損失が生じるので、所定の電圧に達するまで駆動回路の出力を遮断するために設けられるものである。

このような目的に適うためには、パワーオンリセット回路は、上記の従来技術の記載のように確実にリセットパルスを発生させることが必要であり、さらに、外部への信号の供給を確実に遮断できることが必要になる。さらに、このように確実に動作するパワーオンリセット回路をできるだけ小規模に構成することが望まれる。

この発明の目的は、できるだけ小規模の回路で、電源電圧の投入時または一時的な低下時に信号の出力を確実かつ十分な時間遮断することができる半導体回路を提供することである。

この発明は要約すれば、パワーオンリセット回路と、遅延回路と、第１、第２の遮断回路とを備える半導体回路である。パワーオンリセット回路は、電源電圧の投入時または一時的な低下時に活性状態であり、電源電圧が所定の電圧を超えた後に非活性状態になるリセット信号を生成する。遅延回路は、外部へ供給される供給信号の経路上に設けられ、供給信号を遅延させる。第１の遮断回路は、遅延回路に入力される供給信号の経路上に設けられ、リセット信号が活性状態の間、供給信号を遮断する。第２の遮断回路は、遅延回路から出力される供給信号の経路上に設けられ、リセット信号が活性状態の間、供給信号を遮断する。

この発明によれば、外部へ供給される供給信号の経路上で遅延回路の入力側と出力側の２箇所に遮断回路を設けるという簡単な構成によって、確実に制御信号の出力を遮断することができる。さらに、リセット信号が活性状態となっているリセット時間に遅延回路の遅延時間を加えた時間の間、制御信号が遮断されるので、十分な遮断時間が確保できる。

以下、この発明の実施の形態について図面を参照して詳しく説明する。以下の各実施の形態では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のゲート駆動回路を例に挙げて説明するが、この発明はこの例に限るものでなく、半導体回路全般に適用できる。したがって、以下の例の制御信号ＣＴＬ１，ＣＴＬ２は、一般的に外部へ供給される供給信号と読替えることができる。なお、以下の説明では、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［実施の形態１］
（ハーフブリッジ回路１に用いられるゲート駆動回路１０Ａ，１０Ｂの構成）
図１は、この発明の実施の形態１に従うハーフブリッジ回路１の構成を示すブロック図である。図１を参照して、ハーフブリッジ回路１は、主電源５と接地ノードＧＮＤ１との間に直列接続されたＩＧＢＴ３，４と、還流用のダイオード７，８と、ＩＧＢＴ７，８の接続ノード９と接地ノードＧＮＤ１との間に接続された負荷６と、制御用のマイクロコンピュータ２と、ＩＧＢＴ７，８を駆動するゲート駆動回路１０Ａ，１０Ｂとを含む。還流用のダイオード７，８は、ＩＧＢＴ３，４とそれぞれ並列かつ逆バイアス方向に接続される。また、負荷６の例として、モータなどを挙げることができ、三相交流モータの場合は各相ごとに図１のハーフブリッジ回路が設けられる。

ここで、高圧側のゲート駆動回路１０Ａは、マイクロコンピュータ２から出力された制御信号ＣＴＬ１（外部へ供給される供給信号）を入力端子ＩＮで受け、増幅された制御信号ＣＴＬ１を出力端子ＯＵＴからＩＧＢＴ３のゲートに出力する。ゲート駆動回路１０Ａは、入力端子ＩＮから出力端子ＯＵＴの方向に直列に接続された、過電流保護用の抵抗素子１４、チャタリング防止用のシュミットトリガゲート１５、第１の遮断回路１８、遅延回路１６、レベルシフト回路１７、第２の遮断回路１９、およびバッファ用のインバータ回路２０を含む。

遅延回路１６は、ノイズ防止用のフィルタとしての機能と、後述する低圧側のゲート駆動回路１０Ｂと制御信号ＣＴＬ１，ＣＴＬ２の伝達時間を整合させるための遅延回路としての機能を有する。なお、遅延回路の遅延時間は入力パルスの立上りエッジと立下りエッジとで異なる場合が多い。そこで、この明細書では、立上りエッジの場合を遅延時間Ｔｄｏｎと記載し、立下りエッジの場合を遅延時間Ｔｄｏｆｆと記載する。

バッファ用のインバータ回路２０は、高圧側のノードＶＢと低圧側のノードＶＳとの間に直列に接続されたＰチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）２１とＮチャネルＭＯＳＦＥＴ２２とを含む。ＭＯＳＦＥＴ２１，２２のゲート電極が第２の遮断回路１９の出力側のノードに接続され、ＭＯＳＦＥＴ２１，２２のドレイン電極が出力端子ＯＵＴに接続される。高圧側のノードＶＢには、ＩＧＢＴ３を駆動するために電源電圧ＶＣＣよりも昇圧した電圧が供給される。低圧側のノードＶＳは接続ノード９に接続される。なお、以下の説明ではＭＯＳＦＥＴをＭＯＳトランジスタとも称する。

レベルシフト回路１７は、ＭＯＳＦＥＴ２１，２２のゲートを駆動するのに十分な電圧を得るために、制御信号ＣＴＬ１のＨレベルおよびＬレベルの電圧を変換するための回路である。

ゲート駆動回路１０Ａは、さらに、ダイオード１２，１３と抵抗素子１１とを含む。ダイオード１２は、入力端子ＩＮと接地ノードＧＮＤとの間に逆バイアス方向に接続される。また、ダイオード１３は、抵抗素子１４の出力側のノードと電源ノードＶＣＣとの間に逆バイアス方向に接続される。ダイオード１２，１３は静電気放電の対策のために入力電圧を電源電圧ＶＣＣレベルにクランプするための回路である。また、抵抗素子１１は、入力端子ＩＮと接地ノードＧＮＤとの間に接続される負荷抵抗である。

ゲート駆動回路１０Ａは、さらに、パワーオンリセット回路３０を含む。パワーオンリセット回路３０は、電源電圧ＶＣＣの投入時または一時的な低下時に活性化されたリセット信号ＰＯＲＯＵＴを出力する。このとき、第１、第２の遮断回路１８，１９は、活性状態のリセット信号ＰＯＲＯＵＴを受けている間、制御信号ＣＴＬ１の供給を遮断する。パワーオンリセット回路３０は、電源電圧ＶＣＣが所定の電圧を超えた後に、リセット信号ＰＯＲＯＵＴを非活性状態にするので、第１、第２の遮断回路１８，１９は制御信号ＣＴＬ１の遮断を解除する。なお、実施の形態１では、リセット信号ＰＯＲＯＵＴの論理レベルは、活性状態のときＬレベル（「０」とも称する）であり、非活性状態（定常状態）のときＨレベル（「１」とも称する）である。

ここで、実施の形態１のゲート駆動回路１０Ａは、図１に示すように制御信号ＣＴＬ１の経路上の２箇所に遮断回路１８，１９が設けられている点に特徴がある。すなわち、第１の遮断回路１８は、制御信号ＣＴＬ１の経路上で遅延回路１６の入力側に設けられる。第２の遮断回路１９は、制御信号ＣＴＬ１の経路上で遅延回路１６の出力側であり、バッファ回路２０の直前の位置に設けられる。

図１の低圧側のゲート駆動回路１０Ｂは、マイクロコンピュータ２から出力された制御信号ＣＴＬ２を入力端子ＩＮＬで受け、増幅した制御信号ＣＴＬ２を出力端子ＯＵＴＬからＩＧＢＴ４のゲートに出力する。ゲート駆動回路１０Ｂの構成は、レベルシフト回路１７およびバッファ回路２０を含まない点で、高圧側のゲート駆動回路１０Ａの構成と異なるが、その他の点ではゲート駆動回路１０Ａと同様である。

（ハーフブリッジ回路１の動作）
図２は、定常状態における図１のハーフブリッジ回路１の各部の電圧波形を示すタイミング図である。図２では、上から順に入力端子ＩＮ，ＩＮＬにそれぞれ入力される制御信号ＣＴＬ１，ＣＴＬ２の電圧波形、出力端子ＯＵＴ，ＯＵＴＬからそれぞれ出力される制御信号ＣＴＬ１，ＣＴＬ２の電圧波形、およびＩＧＢＴ３，４の導通（ＯＮ）／非導通（ＯＦＦ）の状態を示している。図２の縦軸で、ＶＣＣ１は定常状態の電源電圧ＶＣＣであり、ＶＢ１，ＶＳ１はそれぞれノードＶＢ，ＶＳの電圧である。

図１、図２を参照して、時刻ｔ１，ｔ３，ｔ５，ｔ７で、マイクロコンピュータ２の制御によって入力される制御信号ＣＴＬ１，ＣＴＬ２の論理レベルが切替わる。この切替わりに応じて遅延回路１６で決定される所定の時間だけ遅れた時刻ｔ２，ｔ４，ｔ６，ｔ８で、出力端子ＯＵＴ，ＯＵＴＬから出力される制御信号ＣＴＬ１，ＣＴＬ２の論理レベルが切替わる。なお、バッファ回路２０がインバータ回路の場合、バッファ回路２０の出力側にある出力端子ＯＵＴの電圧は、入力端子ＩＮの電圧と逆相になっている。ＩＧＢＴ３，４は、出力端子ＯＵＴ，ＯＵＴＬからそれぞれ出力される制御信号ＣＴＬ１，ＣＴＬ２に応じてＯＮ／ＯＦＦが切替わる。

以下、ゲート駆動回路１０Ａ，１０Ｂの構成および電源投入時の動作についてさらに詳しく説明する。なお、ゲート駆動回路１０Ｂの構成および動作はゲート駆動回路１０Ａの構成および動作と同様であるので、以下では高圧側のゲート駆動回路１０Ａを代表として説明する。

（パワーオンリセット回路３０の構成）
図３は、図１のゲート駆動回路１０Ａのうちパワーオンリセット回路３０の構成をさらに詳しく示すブロック図である。図３を参照して、パワーオンリセット回路３０は、電源電圧ＶＣＣを分圧する分圧回路３１と、分圧回路３１の出力電圧を積分するＲＣ積分回路３２と、ソースが接地されたＮチャネルのＭＯＳトランジスタＮＱ１と、定電流源３３と、インバータ回路ＩＮＶとを含む。

分圧回路３１は、電源ノードＶＣＣと接地ノードＧＮＤとの間に直列に接続された抵抗素子Ｒ１，Ｒ２を含む。抵抗素子Ｒ１，Ｒ２の接続ノードＮｄ１（分圧ノードＮｄ１とも称する）で電源電圧ＶＣＣが抵抗素子Ｒ１，Ｒ２の比に分圧される。

ＲＣ積分回路３２は、分圧ノードＮｄ１とＭＯＳトランジスタＮＱ１のゲート電極Ｇとの間に接続された抵抗素子Ｒ３と、ゲート電極Ｇと接地ノードＧＮＤとの間に接続されたコンデンサＣ１と含む。これによって、ＭＯＳトランジスタＮＱ１のゲート電極Ｇには分圧ノードＮｄ１の電圧は、緩やかに上昇する。このときの積分回路の時定数τは、
τ＝Ｃ１×（（Ｒ１//Ｒ２）＋Ｒ３） …(1)
で与えられる。上式（１）で、Ｒ１，Ｒ２，Ｒ３はそれぞれ抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値であり、Ｃ１はコンデンサＣ１の容量である。また、Ｒ１//Ｒ２は、抵抗素子Ｒ１，Ｒ２の並列抵抗を表わす。

ＮチャネルのＭＯＳトランジスタＮＱ１は、電源電圧ＶＣＣの投入直後は、ゲート電圧ＶＧ（ゲート電極Ｇと接地ノードＧＮＤとの間の電圧）が低いために非導通状態である。電源電圧ＶＣＣが上昇することによって、ゲート電圧ＶＧがＭＯＳトランジスタＮＱ１の閾値電圧ＶＴＨＮを超えると導通する。

定電流源３３は、電源ノードＶＣＣとＭＯＳトランジスタＮＱ１のドレイン電極Ｄとの間に接続され、ＭＯＳトランジスタＮＱ１のドレイン電極Ｄに定電流ＩＰＯＲを供給する。定電流源３３は、ＭＯＳトランジスタＮＱ１とともにソースフォロア回路を構成している。定電流源３３によりソースフォロア回路のバイアス点が決まる。

インバータ回路ＩＮＶは、ＭＯＳトランジスタＮＱ１のドレイン電圧ＶＤ（ドレイン電極Ｄと接地ノードＧＮＤとの間の電圧）を受け、その電圧ＶＤを反転した信号をリセット信号ＰＯＲＯＵＴ（パワーオンリセット回路３０の出力電圧）として第１、第２の遮断回路１８，１９に出力する。

ここで、ＭＯＳトランジスタＮＱ１のドレイン電極Ｄと接地ノードＧＮＤとの間には寄生容量ＣＰが存在する。したがって、電源投入直後にリセット信号ＰＯＲＯＵＴを活性状態（Ｌレベル）とするためには、定電流源３３によって寄生容量ＣＰを強制的に充電する必要がある。この結果、ドレイン電圧ＶＤがインバータ回路ＩＮＶの閾値電圧ＶＴＨを超えることによって、リセット信号ＰＯＲＯＵＴが活性化する（Ｌレベルになる）。

電源投入後、電源電圧ＶＣＣが上昇するにつれて、ゲート電圧ＶＧも上昇する。やがて、ゲート電圧ＶＧがＭＯＳトランジスタＮＱ１の閾値電圧ＶＴＨＮを超えるとＭＯＳトランジスタＮＱ１が導通状態になる。これによって、インバータ回路ＩＮＶの入力がＬレベルになるので、インバータ回路ＩＮＶから出力されるリセット信号ＰＯＲＯＵＴがＨレベル（非活性状態）になる。

（定電流源３３の構成の一例）
図４は、図３の定電流源３３の構成の一例を示す回路図である。図４を参照して、定電流源３３は、抵抗素子１４１と、ＮチャネルＭＯＳトランジスタ１４２，１４３と、ＰチャネルＭＯＳトランジスタ１４５，１４６とを含む。各素子の接続について説明すると、まず、抵抗素子１４１は電源ノードＶＣＣとノードＮｄ２との間に接続される。ＭＯＳトランジスタ１４２のソース電極は接地ノードＧＮＤに接続され、ゲート電極およびドレイン電極はノードＮｄ２に接続される。ＭＯＳトランジスタ１４３のソース電極は接地ノードＧＮＤに接続され、ゲート電極はノードＮｄ２に接続され、ドレイン電極はノードＮｄ３に接続される。ＭＯＳトランジスタ１４５のソース電極は電源ノードＶＣＣに接続され、ゲート電極およびドレイン電極はノードＮｄ３に接続される。ＭＯＳトランジスタ１４６のソース電極は電源ノードＶＣＣに接続され、ゲート電極はノードＮｄ３に接続され、ドレイン電極は図３のＭＯＳトランジスタＮＱ１のドレイン電極に接続される。

次に図４の定電流源３３の動作について説明する。まず、ＭＯＳトランジスタ１４５，１４６はカレントミラーを構成するので、ＭＯＳトランジスタ１４６を流れる電流ＩＰＯＲは、ＭＯＳトランジスタ１４３，１４５を流れる電流に等しい。また、ＭＯＳトランジスタ１４２，１４３はカレントミラーを構成するので、ＭＯＳトランジスタ１４３，１４５を流れる電流はＭＯＳトランジスタ１４２を流れる電流に等しい。したがって、最終的に電流ＩＰＯＲはダイオード接続されたＭＯＳトランジスタ１４２を流れる電流に等しくなる。ここで、ＭＯＳトランジスタ１４２を流れる電流は、電源電圧ＶＣＣ、抵抗素子１４１の抵抗値、およびＭＯＳトランジスタ１４２の閾値電圧によって決定されるので、抵抗素子１４１の抵抗値を調整することによって電流ＩＰＯＲを決定することができる。

（遮断回路１８，１９の構成の一例）
図５は、図３の遮断回路１８，１９の構成の一例を示す図である。図５に示すように、第１の遮断回路１８は従属接続されたＮＡＮＤ回路１８Ａおよびインバータ回路１８Ｂを含み、第２の遮断回路１９は従属接続されたＮＡＮＤ回路１９Ａおよびインバータ回路１９Ｂを含む。ＮＡＮＤ回路１８Ａはリセット信号ＰＯＲＯＵＴとシュミットトリガゲート１５の出力とを受け、インバータ回路１８ＢにＮＡＮＤ演算結果を出力する。また、ＮＡＮＤ回路１９Ａはリセット信号ＰＯＲＯＵＴと遅延回路１６の出力とを受け、インバータ回路１９ＢにＮＡＮＤ演算結果を出力する。

図５の構成によれば、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）のとき、ＮＡＮＤ回路１８Ａ，１９Ａの入力は「０」になるので、その出力は「１」に固定される。この結果、インバータ回路１８Ｂ，１９Ｂの出力は一定の論理レベル「０」になるので、入力された制御信号ＣＴＬ１が遮断される。一方、リセット信号ＰＯＲＯＵＴが非活性状態（Ｈレベル）のとき、ＮＡＮＤ回路１８Ａ，１９Ｂはインバータ回路と等価である。しがたって、入力された制御信号ＣＴＬ１は第１、第２の遮断回路１８，１９を通過する。

（ゲート駆動回路１０Ａの電源投入時の動作）
次に、電源電圧ＶＣＣの投入時におけるゲート駆動回路１０Ａの動作について詳しく説明する。

図６は、図３のゲート駆動回路１０Ａの電源投入時の動作を説明するためのタイミング図である。図６は上から順に、電源電圧ＶＣＣ、ＭＯＳトランジスタＮＱ１のゲート電圧ＶＧ、定電流源３３の電流ＩＰＯＲ、ＭＯＳトランジスタＮＱ１のドレイン電圧ＶＤ、パワーオンリセット回路３０の出力電圧ＰＯＲＯＵＴ、入力端子ＩＮの電圧、遅延回路１６の入力側のノードＡの電圧、遅延回路１６の出力側のノードＢの電圧、および出力端子ＯＵＴの電圧を示す。

図３、図６を参照して、電源電圧ＶＣＣは時刻ｔ１で投入されてから緩やかに上昇して定常状態の電圧ＶＣＣ１に到達するものとする。このとき、ゲート電圧ＶＧは、電源電圧ＶＣＣの上昇に伴なって次第に増加する。ゲート電圧ＶＧは最終的には、
ＶＣＣ１×Ｒ２／（Ｒ１＋Ｒ２） …(2)
になる。

ここで、電源電圧ＶＣＣが定常電圧ＶＣＣ１に到達する時間が前述のＲＣ積分回路３２の時定数τより長いのときは、電源電圧ＶＣＣの増加率とゲート電圧ＶＧの増加率はほぼ等しい。一方、電源電圧ＶＣＣの上昇時間が時定数τに比べて短いときは、ゲート電圧ＶＧは時定数τで決まる一定の時間で上昇する。

次の時刻ｔ２で、入力端子ＩＮに供給される制御信号ＣＴＬ１がＨレベルに切替わる。
次の時刻ｔ３で、定電流源３３を電流ＩＰＯＲが流れ始める。図４に例示される定電流源３３は電源電圧ＶＣＣが低いときは動作しない。定電流源３３の動作開始に伴なって、ＭＯＳトランジスタＮＱ１のドレイン電極Ｄの寄生容量ＣＰが充電されるので、ドレイン電圧ＶＤが上昇する。

次の時刻ｔ４で、ドレイン電圧ＶＤがインバータ回路ＩＮＶの閾値電圧ＶＴＨを超えるとインバータ回路ＩＮＶの出力がＬレベル（０Ｖ）になるので、リセット信号ＰＯＲＯＵＴも０Ｖになる。なお、時刻ｔ１から時刻ｔ４の間はリセット信号ＰＯＲＯＵＴの電圧は緩やかに上昇する。

次の時刻ｔ５で、ゲート電圧ＶＧがＭＯＳトランジスタＮＱ１の閾値電圧ＶＴＨＮを超えると、ＭＯＳトランジスタＮＱ１がターンオンする。この結果、ドレイン電圧ＶＤがほぼ０Ｖになり、リセット信号ＰＯＲＯＵＴがＨレベル（この時点での電源電圧ＶＣＣに等しい）になり、遮断回路１８，１９による制御信号ＣＴＬ１の供給の遮断が解除される。電源電圧ＶＣＣが投入された時刻ｔ１からＭＯＳトランジスタＮＱ１がターンオンする時刻ｔ４までの時間ＴＰＯＲ０が、パワーオンリセット回路３０の積分回路３２の時定数τで決まるリセット時間ＴＰＯＲ０である。

なお、ＭＯＳトランジスタＮＱ１をターンオンさせるのに最低限必要な電源電圧ＶＣＣ（設定電圧ＶＣＣＰＯＲと称する）は、ＭＯＳトランジスタＮＱ１の閾値電圧ＶＴＨＮを用いて、
ＶＣＣＰＯＲ＝ＶＴＨＮ×（Ｒ１＋Ｒ２）／Ｒ２ …(3)
で与えられる。電源電圧ＶＣＣの上昇が緩やかな場合は、時刻ｔ５における電源電圧ＶＣＣが設定電圧ＶＣＣＰＯＲにほぼ等しくなる。電源電圧ＶＣＣの上昇が急峻な場合は、電源電圧ＶＣＣが設定電圧ＶＣＣＰＯＲを超えた後に、ＭＯＳトランジスタＮＱ１がターンオンする。

次の時刻ｔ６で、ノードＢおよび出力端子ＯＵＴの電圧がＨレベルに切替わる。ゲート駆動回路１０Ａの入力端子ＩＮには、時刻ｔ２からＨレベルの制御信号ＣＴＬ１が供給され続けているけれども、パワーオンリセット回路３０によるリセット時間ＴＰＯＲ０の間は、遮断回路１８，１９によって制御信号ＣＴＬ１の出力が遮断される。したがって、時刻ｔ５でリセット信号が非活性状態（Ｈレベル）になると、ノードＡの電圧がＨレベルに切替わる。さらに、時刻ｔ５から遅延回路１６による遅延時間Ｔｄｏｎだけ遅延した時刻ｔ６に出力端子ＯＵＴの電圧がＨレベルに切替わる。

このように、パワーオンリセット回路３０による制御信号ＣＴＬ１の遮断時間は、リセット時間ＴＰＯＲ０に遅延回路１６による遅延時間Ｔｄｏｎを加算したＴＰＯＲ０＋Ｔｄｏｎで表わされる。すなわち、遅延回路１６の入力側と出力側の両方に遮断回路１８，１９を設けることによって、パワーオンリセット回路３０によるリセット時間ＴＰＯＲ０よりも長い時間の間、制御信号ＣＴＬ１の供給を遮断することができる。

なお、時刻ｔ１の電源投入直後は論理回路の動作が不安定な時間帯ＵＳＴがあるので、厳密に考えると、実質的な有効リセット時間は時刻ｔ３〜ｔ５までの時間ＴＰＯＲ１になる。したがって、実質的な有効遮断時間ＴＰＯＲは、有効リセット時間ＴＰＯＲ１に遅延回路１６による遅延時間Ｔｄｏｎを加算した、ＴＰＯＲ１＋Ｔｄｏｎで表わされることになる。

（実施の形態１のゲート駆動回路１０Ａと比較例との対比）
次に、実施の形態１の効果を、比較例と対比してさらに詳しく述べる。

図７は、実施の形態１の比較例としてのゲート駆動回路２１０の構成を示すブロック図である。図７の比較例のゲート駆動回路２１０では、制御信号ＣＴＬ１の経路上で遅延回路１６の出力側にのみ遮断回路１９が設けられていて、入力側に遮断回路が設けられていない。すなわち、図７のゲート駆動回路２１０は、遅延回路１６の入力側の第１の遮断回路１８を含まない点で、図３のゲート駆動回路１０Ａと異なる。ゲート駆動回路２１０のその他の点については図３のゲート駆動回路１０Ａと同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図８、図９は、図７のゲート駆動回路２１０の電源投入時の動作を説明するためのタイミング図である。図８は、電源電圧ＶＣＣが緩やかに上昇する場合について図示している。図８は、上から順に電源電圧ＶＣＣ、ＭＯＳトランジスタＮＱ１のゲート電圧ＶＧ、定電流源３３の電流ＩＰＯＲ、ＭＯＳトランジスタＮＱ１のドレイン電圧ＶＤ、パワーオンリセット回路３０の出力電圧ＰＯＲＯＵＴ（リセット信号）、入力端子ＩＮの電圧、遅延回路１６の出力側のノードＢの電圧、および出力端子ＯＵＴの電圧を示す。図７の場合、遅延回路１６の入力側のノードＡの電圧は入力端子ＩＮの電圧に等しい。

図７、図８を参照して、電源電圧ＶＣＣは、図６の場合と同様に、時刻ｔ１で投入されてから緩やかに上昇して定常状態の電圧ＶＣＣ１に到達する。このとき、ゲート電圧ＶＧは、電源電圧ＶＣＣの上昇に伴なって次第に増加する。

次の時刻ｔ２で、入力端子ＩＮに供給される制御信号ＣＴＬ１がＨレベルに切替わる。
次の時刻ｔ３で、図６の場合と同様に、定電流源３３に電流ＩＰＯＲが流れ始める。定電流源３３が動作し始めると、ＭＯＳトランジスタＮＱ１のドレイン電極Ｄの寄生容量ＣＰが充電されるので、ドレイン電圧ＶＤが次第に上昇する。

次の時刻ｔ５で、ドレイン電圧ＶＤがインバータ回路ＩＮＶの閾値電圧ＶＴＨを超えるとインバータ回路ＩＮＶの出力がＬレベル（０Ｖ）になるので、リセット信号ＰＯＲＯＵＴも０Ｖになる。時刻ｔ１から時刻ｔ４の間、リセット信号ＰＯＲＯＵＴの電圧は緩やかに上昇する。

次の時刻ｔ６で、ゲート電圧ＶＧがＭＯＳトランジスタＮＱ１の閾値電圧ＶＴＨＮを超えると、ＭＯＳトランジスタＮＱ１がターンオンする。この結果、ドレイン電圧ＶＤがほぼ０Ｖになり、リセット信号ＰＯＲＯＵＴがＨレベル（この時点での電源電圧ＶＣＣに等しい）になり、遮断回路１９による遮断状態が解除される。時刻ｔ１〜時刻ｔ６がリセット時間ＴＰＯＲ０である。

ここで、図６の場合と同様に、時刻ｔ２以降、Ｈレベルの制御信号ＣＴＬ１が入力端子ＩＮに入力されている。ところが、比較例のゲート駆動回路２１０には遅延回路１６の入力側に遮断回路が設けられていないので、このＨレベルの制御信号ＣＴＬ１は、遅延回路１６による遅延時間Ｔｄｏｎが経過した時刻ｔ４にノードＢに到達する。時刻ｔ４は、ドレイン電圧ＶＤがインバータ回路ＩＮＶの電圧閾値ＶＴＨに到達する時刻ｔ５の直前であり、リセット信号ＰＯＲＯＵＴはＨレベルとなっている。したがって、リセット信号ＰＯＲＯＵＴは、遮断回路１９によって遮断されずに出力端子ＯＵＴに到達する。この結果、比較例のゲート駆動回路２１０では、リセット時間ＴＰＯＲ０内の時刻ｔ４〜ｔ５に制御信号ＣＴＬ１を誤出力することになる。図３のゲート駆動回路１０Ａの場合には、遅延回路１６の入力側の第１の遮断回路１８によって制御信号ＣＴＬ１が遮断されるので、このような制御信号ＣＴＬ１の誤出力は生じない。

さらに、図６の場合と異なりノードＢの電圧がＨレベルであるので、時刻ｔ６でリセット信号ＰＯＲＯＵＴが非活性状態となるとすぐに、出力端子ＯＵＴから制御信号ＣＴＬ１が出力される。すなわち、比較例のゲート駆動回路２１０では、制御信号ＣＴＬ１の遮断時間は、リセット時間ＴＰＯＲ０に等しくなり、図６の場合のように遅延回路１６の遅延時間Ｔｄｏｎがリセット時間ＴＰＯＲ０に加算されることはない。信号の誤出力を考慮すると、実質的な有効遮断時間ＴＰＯＲは時刻ｔ５からｔ６までとなってさらに短くなる。

次に、図９は、電源電圧ＶＣＣが急激に上昇する場合のタイミング図である。図９では、上から順に電源電圧ＶＣＣ、ＭＯＳトランジスタＮＱ１のゲート電圧ＶＧ、定電流源３３の電流ＩＰＯＲ、ＭＯＳトランジスタＮＱ１のドレイン電圧ＶＤ、パワーオンリセット回路３０の出力電圧ＰＯＲＯＵＴ（リセット信号）、入力端子ＩＮの電圧（ノードＡの電圧）、遅延回路１６の出力側のノードＢの電圧、および出力端子ＯＵＴの電圧を示す。以下、図７、図９を参照して、図８の緩やかに上昇する場合と異なる点を主に説明する。

図９の場合、電源電圧ＶＣＣは、時刻ｔ１で投入されてから図８の場合よりも急峻に上昇して定常状態の電圧ＶＣＣ１に到達する。このとき、ゲート電圧ＶＧは、電源電圧ＶＣＣの上昇よりも緩やかに増加する。

次の時刻ｔ３で、図８の場合と同様に、定電流源３３に電流ＩＰＯＲが流れ始める。定電流源３３が動作を開始すると、ＭＯＳトランジスタＮＱ１のドレイン電極Ｄの寄生容量ＣＰが充電されるので、ドレイン電圧ＶＤが次第に上昇する。

次の時刻ｔ５では、図８の場合と異なり、ドレイン電圧ＶＤがインバータ回路ＩＮＶの閾値電圧ＶＴＨに到達するより先に、ゲート電圧ＶＧがＭＯＳトランジスタＮＱ１の閾値電圧ＶＴＨＰを超える。この結果、ＭＯＳトランジスタＮＱ１がターンオンするので、ドレイン電圧ＶＤがほぼ０Ｖになる。リセット信号ＰＯＲＯＵＴは、図８の場合のようにＬレベルになることなく上昇を続け定常状態の電圧ＶＣＣ１に到達する。時刻ｔ１〜ｔ６がリセット時間ＴＰＯＲ０に対応する。

ここで、図８の場合と同様に、時刻ｔ２以降、Ｈレベルの制御信号ＣＴＬ１が入力端子ＩＮに入力されている。このＨレベルの制御信号ＣＴＬ１は、遅延回路１６による遅延時間Ｔｄｏｎが経過した時刻ｔ４にノードＢに到達する。時刻ｔ４には、リセット信号ＰＯＲＯＵＴの電圧はＨレベル近くまで上昇しているので、Ｈレベルの制御信号ＣＴＬ１は、遮断回路１９によって遮断されずに出力端子ＯＵＴから出力される。そして、リセット信号ＰＯＲＯＵＴが非活性状態となる時刻ｔ５以降も出力端子ＯＵＴからの制御信号ＣＴＬ１の出力が続く。

このように、比較例のゲート駆動回路２１０で、電源投入後の電源電圧ＶＣＣの上昇が急峻なときには、制御信号ＣＴＬ１が遮断されない。これに対して、図３のゲート駆動回路１０Ａの場合には、遅延回路１６の入力側の第１の遮断回路１８によって確実に制御信号ＣＴＬ１が遮断される。

なお、図７の場合と逆に、図３の制御信号ＣＴＬ１の経路上で遅延回路１６の入力側にのみ遮断回路１８が設けられ、出力側に遮断回路１９が設けられない場合には、電源電圧ＶＣＣが一時的に低下するときに信号の誤出力の可能性がある。たとえば、Ｈレベルの制御信号ＣＴＬ１が遅延回路１６に入力された状態でリセット信号が活性化され遮断回路が働いたとする。この場合、遅延回路１６の出力側に遮断回路が設けられていないので、制御信号ＣＴＬ１を遮断することができない。この点を、図１０を参照して説明する。

図１０は、遅延回路１６の入力側にのみ遮断回路１８が設けられた場合に、電源電圧が一時的に低下したときのタイミング図である。図１０は、上から順に電源電圧ＶＣＣ、図３の入力端子ＩＮの電圧、遅延回路１６の入力側のノードＡの電圧、出力端子ＯＵＴの電圧を示す。

電源電圧ＶＣＣが所定の定常電圧ＶＣＣ１のとき、時刻ｔ１で入力端子ＩＮに入力される制御信号ＣＴＬ１がＨレベルになる。この時点でリセット信号ＰＯＲＯＵＴが非活性状態であり、遮断回路１８は働いていないのでノードＡの電圧もＨレベルになる。

次の時刻ｔ２で電源電圧ＶＣＣが低下すると、時刻ｔ２から検出遅延時間Ｔｄｕｖが経過した時刻ｔ３にリセット信号ＰＯＲＯＵＴが活性化する。この結果、遮断回路１８によって制御信号ＣＴＬ１が遮断されることにより、ノードＡの電圧がＬレベル（０Ｖ）になる。

結果として、時刻ｔ１から遅延時間Ｔｄｏｎが経過した時刻ｔ４に出力端子ＯＵＴの電圧がＨレベルに立上り、時刻ｔ３から遅延時間Ｔｄｏｆｆが経過した時刻ｔ５に出力端子ＯＵＴの電圧がＬレベルに立下がることになり、時刻ｔ４〜ｔ５の間に信号の誤出力が生じる。

これに対して、制御信号ＣＴＬ１の経路上で遅延回路１６の出力側にも遮断回路１９が設けられている場合には、時刻ｔ３以降の遅延回路１６からの出力が遮断されるので、制御信号ＣＴＬ１の誤出力が生じることがない。

（実施の形態１のまとめ）
以上のとおり、実施の形態１のゲート駆動回路１０Ａ（半導体回路）によれば、制御信号ＣＴＬ１の経路上で遅延回路１６の入力側と出力側の２箇所に遮断回路１８，１９が設けられる。この結果、リセット信号ＰＯＲＯＵＴが活性状態のときに確実に制御信号ＣＴＬ１を遮断することができる。また、このときの制御信号ＣＴＬ１の遮断時間は、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）となっているリセット時間よりも、遅延回路１６の遅延時間分だけ長い時間になる。したがって、パワーオンリセット回路３０でリセット時間を決めている抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値やコンデンサＣ１の容量を小さくしても十分な信号遮断時間が得られることになるので、結果として、パワーオンリセット回路３０の回路規模を小さくすることができる。

［実施の形態２］
実施の形態２は、特開２００５−１９８２４０号公報に記載の、いわゆるツインフィルタを実施の形態１の遅延回路１６として用いた変形例である。

図１１は、この発明の実施の形態２に従うゲート駆動回路４０の構成を示すブロック図である。図１１に示す実施の形態２のゲート駆動回路４０は、図３の第１、第２の遮断回路１８，１９および遅延回路１６に代えて、これらを結合して構成された遅延回路４１を含む点で図３のゲート駆動回路１０Ａと異なる。図１１のゲート駆動回路４０のその他の構成については、実施の形態１の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

（遅延回路４１の構成）
図１２は、図１１の遅延回路４１の構成を示す回路図である。図１２を参照して、遅延回路４１は、インバータ回路４２〜５１と、ＮＡＮＤ回路５３〜５５と、ＮＯＲ回路５６とを含む。以下、制御信号ＣＴＬ１の入力側から出力側の順に遅延回路４１の構成を説明する。

まず、第１の遮断回路としてのＮＡＮＤ回路５５の一方の入力ノードにはリセット信号ＰＯＲＯＵＴが入力され、他方の入力ノードはノードＡと接続されて制御信号ＣＴＬ１が入力される。ＮＡＮＤ回路５５の出力ノードは分岐ノードＮｄ４に接続される。分岐ノードＮｄ４で、制御信号ＣＴＬ１の伝送経路は２つの経路に分岐される。一方の経路は第１の遅延部６１に至り、他方の経路はインバータ回路４６を介して第２の遅延部６２に至る。ここで、分岐ノードＮｄ４およびインバータ回路４６がこの発明の信号分岐部６０に対応する。信号分岐部６０によって、制御信号ＣＴＬ１と同相の信号が第２の遅延部６２に入力され、逆相の信号が第１の遅延部６１に入力される。

第１の遅延部６１は、従属接続されたインバータ回路４２，４３と、インバータ回路４２，４３の接続ノードＮｄ５と接地ノードＧＮＤとの間に設けられたコンデンサＣ２とを含む。コンデンサＣ２の容量とインバータ回路４２，４３のインピーダンスとによって積分回路が構成される。第１の遅延部６１の出力は、従属接続されたインバータ回路４４，４５を介してフリップフロップ６３の／Ｓ端子に入力される。

同様に、第２の遅延部６２は、従属接続されたインバータ回路４７，４８と、インバータ回路４７，４８の接続ノードＮｄ６と接地ノードＧＮＤとの間に設けられたコンデンサＣ３とを含む。コンデンサＣ３の容量とインバータ回路４７，４８のインピーダンスとによって積分回路が構成される。

第２の遅延部６２の出力は、インバータ回路４９を介して第２の遮断回路としてのＮＯＲ回路５６の一方の入力ノードに入力される。ＮＯＲ回路５６の他方の入力ノードには、インバータ回路５１を介してリセット信号ＰＯＲＯＵＴが入力される。ＮＯＲ回路５６の出力ノードは、フリップフロップ６３の／Ｒ端子に接続される。

フリップフロップ６３は、ＮＡＮＤ回路５３，５４とインバータ回路５０とを含む。ＮＡＮＤ回路５３の一方の入力ノードが／Ｓ端子であり、ＮＡＮＤ回路５４の一方の入力ノードが／Ｒ端子である。ＮＡＮＤ回路５３の出力ノードはＮＡＮＤ回路５４の他方の入力ノードに接続される。また、ＮＡＮＤ回路５４の出力ノードはＮＡＮＤ回路５３の他方の入力ノードに接続されるとともに、インバータ回路５０を介してノードＢと接続される。

（遅延回路４１の動作および効果）
以上の構成の遅延回路４１の動作について次に説明する。

まず、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）のとき、第２の遮断回路としてのＮＯＲ回路５６の出力（／Ｒ端子の入力）はＬレベル（「０」）に固定される。さらに、第１の遮断回路としてのＮＡＮＤ回路５５の出力はＨレベル（「１」）に固定される。この結果、／Ｓ端子の入力はＨレベル（「１」）に固定される。こうして、フリップフロップ６３の出力がＬレベル（「０」）に固定されるので、制御信号ＣＴＬ１が確実に遮断される。

次に、リセット信号ＰＯＲＯＵＴが非活性状態（Ｈレベル）のとき、ＮＯＲ回路５６およびＮＡＮＤ回路５５はインバータ回路として機能する。したがって、ノードＡにＨレベルの制御信号ＣＴＬ１が入力された場合は、／Ｓ端子の入力がＬレベル（「０」）になり、／Ｒ端子の入力がＨレベル（「１」）になる。こうして、フリップフロップ６３の出力はＨレベル（「１」）になる。一方、ノードＡにＬレベルの制御信号ＣＴＬ１が入力された場合は、／Ｓ端子の入力がＨレベル（「１」）になり、／Ｒ端子の入力がＬレベル（「０」）になる。こうして、フリップフロップ６３の出力がＬレベル（「０」）になる。このように、リセット信号ＰＯＲＯＵＴが非活性状態（Ｈレベル）のときには、入力された制御信号ＣＴＬ１の論理レベルに応じた信号が遅延回路４１から出力される。

次に、遅延回路４１の効果について説明する。遅延回路４１の効果の１つは、２個の遅延部６１，６２を設けることによって、入力信号のパルス幅に対する遅延回路４１の遅延時間の依存性をなくすことができる点にある。

図１３は、遅延回路４１の効果を説明するための図である。図１３（Ａ）は、図１２の第１の遅延部６１を示した図であり、図１３（Ｂ）は、図１３（Ａ）のノードＮｄ４，Ｎｄ５，Ｎｄ７における電圧波形を示すタイミング図である。

図１３（Ｂ）に示すように、ノードＮｄ４には、時刻ｔ１で立上がり、時刻ｔ３で立下がり、時刻ｔ５で立上がるパルスが入力される。このとき、ノードＮｄ７の電圧波形は、ノードＮｄ５の電圧がインバータ回路４３の閾値ＶＴＨを超えるか否かによって決定される。この結果、出力側のノードＮｄ７には、時刻ｔ２で立上り、時刻ｔ４で立下り、時刻ｔ６で立上がるパルスが出力される。このとき、時刻ｔ１から時刻ｔ２までのターンオン遅延時間ｔＬＨ１および時刻ｔ５から時刻ｔ６までのターンオン遅延時間ｔＬＨ２は、入力信号のパルス幅に依存して変化している。

このように、１個の遅延部６１のだけの場合は、遅延時間が入力信号のパルス幅に依存する。これに対して、第１、第２の遅延部６１，６２を含む遅延回路４１を用いれば、制御信号ＣＴＬ１の立上りエッジの遅延時間Ｔｄｏｎ（ターンオン遅延時間）を第１の遅延部６１の積分回路で決定し、制御信号ＣＴＬ１の立下りエッジの遅延時間Ｔｄｏｆｆ（ターンオフ遅延時間）を第２の遅延部６２の積分回路で決定するように設定できる。これによって、遅延時間の入力パルス幅への依存性をなくすことができる。

また、遅延回路４１の他の効果として、出力段に設けられたフリップフロップ６３によってチャタリングを防止することができる。

（他の例の遅延回路４１Ａの構成）
図１４は、他の例の遅延回路４１Ａの構成を示す回路図である。

図１２の遅延回路４１では、第１の遮断回路としてのＮＡＮＤ回路５５が信号分岐部６０の入力側に設けられていた。これに代えて図１４の遅延回路４１Ａでは、第１の遮断回路としてのＮＡＮＤ回路５５が、信号分岐部６０と第１の遅延部６１との間に設けられている。この点で図１４の遅延回路４１Ａは、図１２の遅延回路４１と異なる。さらに、図１４の遅延回路４１Ａは、信号分岐部６０を構成するインバータ回路４６と第２の遅延部６２との間にインバータ回路５２を含む点で、図１２の遅延回路４１と異なる。遅延回路４１Ａのその他の構成については、遅延回路４１と共通であるので、同一または対応する部分には同一の参照符号を付して説明を繰返さない。

図１４の構成の場合も、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）のときには、第２の遮断回路としてのＮＯＲ回路５６の出力（／Ｒ端子の入力）はＬレベル（「０」）に固定される。さらに、第１の遮断回路としてのＮＡＮＤ回路５５の出力はＨレベル（「１」）に固定される。この結果、／Ｓ端子の入力はＨレベル（「１」）に固定される。こうして、フリップフロップ６３の出力がＬレベル（「０」）に固定されるので、制御信号ＣＴＬ１が確実に遮断される。

また、リセット信号ＰＯＲＯＵＴが非活性状態（Ｈレベル）のときには、ＮＯＲ回路５６およびＮＡＮＤ回路５５はインバータ回路として機能する。この結果、図１２の遅延回路４１の場合と同様に、入力される制御信号ＣＴＬ１の論理レベルに応じた信号が遅延回路４１から出力される。

［実施の形態３］
実施の形態３は、実施の形態２のツインフィルタをエッジトリガ方式で動作するように変形したものである。

図１５は、この発明の実施の形態３に従うゲート駆動回路７０の構成を示すブロック図である。図１５に示す実施の形態３のゲート駆動回路７０は、図１１の遅延回路４１に代えて、遅延回路７１とエッジトリガ方式のＳＲフリップフロップ７２とを含む点で図１１のゲート駆動回路４０と異なる。ここで、遅延回路７１は、入力された制御信号ＣＴＬ１の立上りエッジから遅延時間Ｔｄｏｎだけ遅延したタイミングでパルス信号をノードＢ−ｏｎに出力し、制御信号ＣＴＬ１の立下りエッジから遅延時間Ｔｄｏｆｆだけ遅延したタイミングでパルス信号をノードＢ−ｏｆｆに出力する。ＳＲフリップフロップ７２は、ノードＢ−ｏｎに出力されたパルスの立上りエッジ（または立下りエッジ）に応答してセット信号を出力し、ノードＢ−ｏｆｆに出力されたパルスの立上りエッジ（または立下りエッジ）に応答してリセット信号を出力する。図１５のその他の構成については、実施の形態１，２の場合と共通するので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

（遅延回路７１の構成）
図１６は、図１５の遅延回路７１の構成を示す回路図である。図１６を参照して、遅延回路７１は、インバータ回路７５〜９６と、ＮＡＮＤ回路１０１〜１０５とを含む。以下、制御信号ＣＴＬ１の入力側から出力側の順番で遅延回路７１の構成を説明する。

まず、第１の遮断回路としてのＮＡＮＤ回路５５の一方の入力ノードにはリセット信号ＰＯＲＯＵＴが入力され、他方の入力ノードはノードＡと接続されて制御信号ＣＴＬ１が入力される。ＮＡＮＤ回路５５の出力ノードは、インバータ回路７５，７６を介して分岐ノードＮｄ８に接続される。分岐ノードＮｄ８で、制御信号ＣＴＬ１の伝送経路は２つの経路に分岐される。一方の経路は第１の遅延部１２２に至り、他方の経路はインバータ回路８６を介して第２の遅延部１２３に至る。ここで、分岐ノードＮｄ８およびインバータ回路８６がこの発明の信号分岐部１２１に対応する。信号分岐部１２１によって、制御信号ＣＴＬ１と同相の信号が第２の遅延部１２３に入力され、逆相の信号が第１の遅延部１２２に入力される。

第１の遅延部１２２は、従属接続されたインバータ回路７７，７８と、インバータ回路７７，７８の接続ノードと接地ノードＧＮＤとの間に設けられたコンデンサＣ４とを含む。コンデンサＣ４の容量とインバータ回路７７，７８のインピーダンスとによって積分回路が構成される。第１の遅延部１２２の出力は、従属接続されたインバータ回路７９，８０を介して第１のパルス生成回路１２４の入力ノードＢ−ｏｎ０に供給される。

同様に、第２の遅延部１２３は、従属接続されたインバータ回路８７，８８と、インバータ回路８７，８８の接続ノードと接地ノードＧＮＤとの間に設けられたコンデンサＣ５とを含む。コンデンサＣ５の容量とインバータ回路８７，８８のインピーダンスとによって積分回路が構成される。第２の遅延部１２３の出力は、従属接続されたインバータ回路８９，９０を介して第２のパルス生成回路１２５の入力ノードＢ−ｏｆｆ０に供給される。

第１のパルス生成回路１２４は、入力ノードＢ−ｏｎ０に入力された信号の立下りエッジに応答してワンショットパルスを生成して出力ノードＢ−ｏｎ１から出力する。図１６に示すように、第１のパルス生成回路１２４は、ＮＡＮＤ回路１０２と、入力ノードＢ−ｏｎ０とＮＡＮＤ回路１０２の一方の入力ノードとの間に接続されたインバータ回路８１と、入力ノードＢ−ｏｎ０とＮＡＮＤ回路１０２の他方の入力ノードとの間に従属接続されたインバータ回路８２，８３とを含む。第１のパルス生成回路１２４は、さらに、インバータ回路８２，８３の接続ノードと接地ノードＧＮＤとの間に接続されたコンデンサＣ６と、ＮＡＮＤ回路１０２の出力ノードと出力ノードＢ−ｏｎ１との間に接続されたインバータ回路８４とを含む。

同様に、第２のパルス生成回路１２５は、入力ノードＢ−ｏｆｆ０に入力された信号の立下りエッジに応答してワンショットパルスを生成して出力ノードＢ−ｏｆｆ１から出力する。図１６に示すように、第２のパルス生成回路１２５は、ＮＡＮＤ回路１０３と、入力ノードＢ−ｏｆｆ０とＮＡＮＤ回路１０３の一方の入力ノードとの間に接続されたインバータ回路９１と、入力ノードＢ−ｏｆｆ０とＮＡＮＤ回路１０３の他方の入力ノードとの間に従属接続されたインバータ回路９２，９３とを含む。第２のパルス生成回路１２５は、さらに、インバータ回路９２，９３の接続ノードと接地ノードＧＮＤとの間に接続されたコンデンサＣ７と、ＮＡＮＤ回路１０３の出力ノードと出力ノードＢ−ｏｆｆ１との間に接続されたインバータ回路９４とを含む。

第１のパルス生成回路１２４の出力ノードＢ−ｏｎ１は、ＮＡＮＤ回路１０４の一方の入力ノードに接続される。ＮＡＮＤ回路１０４の他方の入力ノードは、インバータ回路７５，７６の接続ノードＡ１と接続される。ＮＡＮＤ回路１０４の出力ノードは、インバータ回路８５を介してノードＢ−ｏｎと接続される。

同様に、第２のパルス生成回路１２５の出力ノードＢ−ｏｆｆ１は、ＮＡＮＤ回路１０５の一方の入力ノードに接続される。ＮＡＮＤ回路１０５の他方の入力ノードは、インバータ回路９６を介してインバータ回路７５，７６の接続ノードＡ１と接続される。ＮＡＮＤ回路１０５の出力ノードは、インバータ回路５５を介してノードＢ−ｏｆｆと接続される。ここで、ＮＡＮＤ回路１０４，１０５およびインバータ回路９６が第２の遮断回路１２６を構成する。

（遅延回路７１の動作）
以上の構成の遅延回路７１の動作について次に説明する。

まず、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）のとき、第１の遮断回路としてのＮＡＮＤ回路１０１の出力はＨレベル（「１」）に固定される。このとき、ノードＡ１はＬレベル（「０」）になるので、第２の遮断回路１２６を構成するＮＡＮＤ回路１０４の一方の入力ノードには「０」が入力される。また、ＮＡＮＤ回路１０５の一方の入力ノードには「１」が入力され、他方の入力ノードには「０」が入力される。この結果、遅延回路７１の出力ノードＢ−ｏｎ，Ｂ−ｏｆｆはいずれにもＬレベル「０」に固定されることになり、制御信号ＣＴＬ１が確実に遮断される。

次に、リセット信号ＰＯＲＯＵＴが非活性状態（Ｈレベル）のとき、ＮＡＮＤ回路１０１はインバータとして機能する。したがって、第１のパルス生成回路１２４の入力ノードＢ−ｏｎ０には、制御信号ＣＴＬ１と逆相の信号が第１の遅延部１２２による遅延時間だけ遅延したタイミングで到達する。この結果、第１のパルス生成回路１２４の出力ノードＢ−ｏｎ１には、制御信号ＣＴＬ１の立上りエッジから遅延時間Ｔｄｏｎだけ遅延したタイミングでパルスが生成される。同様に、第２のパルス生成回路１２５の入力ノードＢ−ｏｆｆ０には、制御信号ＣＴＬ１と同相の信号が第２の遅延部１２３による遅延時間だけ遅延したタイミングで到達する。この結果、第１のパルス生成回路１２５の出力ノードＢ−ｏｆｆ１には、制御信号ＣＴＬ１の立下りエッジから遅延時間Ｔｄｏｆｆだけ遅延したタイミングでパルスが生成される。

（ゲート駆動回路７０の動作）
図１７は、図１５のゲート駆動回路７０の電源投入時の動作を説明するためのタイミング図である。図１７は上から順に、電源電圧ＶＣＣ、パワーオンリセット回路３０の出力電圧ＰＯＲＯＵＴ（リセット信号）、ゲート駆動回路７０の入力端子ＩＮの電圧、遅延回路７１のノードＡ１，Ｂ−ｏｎ０，Ｂ−ｏｆｆ０，Ｂ−ｏｎ１，Ｂ−ｏｆｆ１，Ｂ−ｏｎ，Ｂ−ｏｆｆの電圧、および出力端子ＯＵＴの電圧を示す。

図１５〜図１７を参照して、電源電圧ＶＣＣは時刻ｔ１で投入されてから緩やかに上昇して定常状態の電圧に到達する。電源電圧ＶＣＣの上昇に伴なってゲート電圧ＶＧが上昇する結果、時刻ｔ３でＭＯＳトランジスタＮＱ１がターンオンする。これによって、パワーオンリセット回路３０の出力電圧ＰＯＲＯＵＴがＨレベルになる。それまでの時刻ｔ１〜ｔ３（リセット時間ＴＰＯＲ０）は、リセット信号が活性状態（Ｌレベル）にある。したがって、時刻ｔ１〜ｔ３までの間、ノードＡ１およびノードＢ−ｏｆｆ０の電圧はＬレベルに固定され。また、電源投入直後の論理回路の動作が不安定な時間帯ＵＳＴを除いて時刻ｔ２から時刻ｔ３までの間、ノードＢ−ｏｎ０の電圧はＨレベルに固定される。

ゲート駆動回路７０の入力端子ＩＮには、時刻ｔ２からＨレベルの制御信号ＣＴＬ１が供給されている。しかしながら、リセット信号ＰＯＲＯＵＴが活性状態にある時刻ｔ１〜ｔ３は、遮断回路１０１，１２６によって制御信号ＣＴＬ１の出力が遮断される。したがって、時刻ｔ３でリセット信号が非活性状態（Ｈレベル）になってはじめて、ノードＡ１の電圧がＨレベルに立上がる。この結果、時刻ｔ３から第１の遅延部１２２による遅延時間Ｔｄｏｎだけ経過した時刻ｔ４に、第１のパルス生成回路１２４の入力ノードＢ−ｏｎ０の信号が立下り、ノードＢ−ｏｎにパルス信号が出力される。同様に、入力端子ＩＮの電圧の立下りから遅延時間Ｔｄｏｆｆが経過した時刻ｔ５に、第２のパルス生成回路１２５の入力ノードＢ−ｏｆｆ０の信号が立下る。この結果、ノードＢ−ｏｆｆにパルス信号が出力される。

ＳＲフリップフロップ７２は、時刻ｔ４でノードＢ−ｏｎに出力されたパルスの立上りのタイミングに同期してＨレベルの信号を出力する。また、ＳＲフリップフロップ７２は、時刻ｔ５でノードＢ−ｏｆｆに出力されたパルスの立上りのタイミングに同期してＬレベルの信号を出力する。

このように、ゲート駆動回路７０は、入力端子ＩＮに入力された制御信号ＣＴＬ１を所定の遅延時間Ｔｄｏｎ，Ｔｄｏｆｆだけ遅延させて出力端子ＯＵＴから出力する。このとき、ゲート駆動回路７０は、リセット時間ＴＰＯＲ０に遅延時間Ｔｄｏｎを加算した遮断時間ＴＰＯＲ（時刻ｔ１〜ｔ４）の間、制御信号ＣＴＬ１の出力を遮断する。

［実施の形態４］
実施の形態４では、実施の形態１のＮチャネルＭＯＳトランジスタＮＱ１に代えて、ＰチャネルＭＯＳトランジスタＰＱ１を用いてパワーオンリセット回路１１１を構成したものである。

図１８は、この発明の実施の形態４に従うゲート駆動回路１１０の構成を示すブロック図である。図１８を参照して、ゲート駆動回路１１０は、制御信号ＣＴＬ１の入力端子ＩＮから出力端子ＯＵＴの方向に直列に接続された、シュミットトリガゲート１５、第１の遮断回路１８、遅延回路１６、第２の遮断回路１９、およびバッファ回路２０を含む。ゲート駆動回路１１０は、入力端子ＩＮと接地ノードＧＮＤとの間に接続された抵抗素子１１を含む。これらの構成要素は、実施の形態１の図３と同様であるので説明を繰返さない。

（パワーオンリセット回路１１１の構成）
ゲート駆動回路１１０は、さらに、パワーオンリセット回路１１１を含む。パワーオンリセット回路１１１は、電源電圧ＶＣＣの投入時または一時的な低下時に活性化されたＬレベルのリセット信号ＰＯＲＯＵＴを第１、第２の遮断回路１８，１９に出力する。パワーオンリセット回路１１１は、電源電圧ＶＣＣを分圧する分圧回路３１と、分圧回路３１の出力電圧を積分するＲＣ積分回路１１２と、ソースが電源ノードＶＣＣに接続されたＰチャネルのＭＯＳトランジスタＰＱ１と、定電流源１１３と、インバータ回路ＩＮＶ１，ＩＮＶ２とを含む。

分圧回路３１は、実施の形態１の場合と同様に、電源ノードＶＣＣと接地ノードＧＮＤとの間に直列に接続された抵抗素子Ｒ１，Ｒ２を含む。抵抗素子Ｒ１，Ｒ２の接続ノードＮｄ１（分圧ノードＮｄ１とも称する）で電源電圧ＶＣＣが抵抗素子Ｒ１，Ｒ２の比に分圧される。

ＲＣ積分回路３２は、分圧ノードＮｄ１とＭＯＳトランジスタＰＱ１のゲート電極Ｇとの間に接続された抵抗素子Ｒ３と、ゲート電極Ｇと電源ノードＶＣＣとの間に接続されたコンデンサＣ１と、ゲート電極Ｇと接地ノードＧＮＤとの間に逆バイアス方向に接続されたダイオードＤ１とを含む。これによって、ＭＯＳトランジスタＰＱ１のゲート電極Ｇには分圧ノードＮｄ１の電圧上昇を緩やかに上昇させた電圧が入力される。積分回路の時定数τは、実施の形態１の式（１）と同じである。

ＮチャネルのＭＯＳトランジスタＰＱ１は、ゲート・ソース間電圧（コンデンサＣ１のい両端の電圧に等しい）に応じてスイッチングする。ＭＯＳトランジスタＰＱ１は、電源電圧ＶＣＣの投入直後は、ゲート電極Ｇとソース電極Ｓとの間のゲート・ソース間電圧が低いために非導通状態である。電源電圧ＶＣＣが上昇した結果、ゲート・ソース間電圧がＭＯＳトランジスタＰＱ１の閾値電圧ＶＴＨＰを超えると導通する（閾値電圧ＶＴＨＰは絶対値で定義するものとする）。

定電流源１１３は、ＭＯＳトランジスタＰＱ１のドレイン電極Ｄと接地ノードＧＮＤとの間に接続され、ＭＯＳトランジスタＰＱ１に定電流ＩＰＯＲを供給する。定電流源１１３は、ＭＯＳトランジスタＰＱ１とともにソースフォロア回路を構成している。定電流源１１３によりソースフォロア回路のバイアス点が決まる。

従属接続されたインバータ回路ＩＮＶ１，ＩＮＶ２は、ＭＯＳトランジスタＰＱ１のドレイン電極Ｄと接地ノードＧＮＤとの間の電圧ＶＤ（ドレイン電圧ＶＤとも称する）を整形した信号をリセット信号ＰＯＲＯＵＴ（パワーオンリセット回路１１１の出力電圧）として第１、第２の遮断回路１８，１９に出力する。

ここで、実施の形態４の場合には、実施の形態１の場合と異なり、ドレイン電極Ｄの電圧ＶＤがＬレベルのとき、リセット信号ＰＯＲＯＵＴもＬレベル（活性状態）となるので、電源投入直後に寄生容量ＣＰを強制的に充電する必要がないというメリットがある。

電源投入後、電源電圧ＶＣＣが上昇すると、ゲート電極Ｇと接地ノードＧＮＤとの間の電圧ＶＧ（ゲート電圧ＶＧとも称する）もそれに伴なって上昇する。やがて、ゲート・ソース間の電圧（ＶＣＣ−ＶＧ）が、ＭＯＳトランジスタＰＱ１の閾値電圧ＶＴＨＰを超えるとＭＯＳトランジスタＰＱ１が導通状態になる。この結果、インバータ回路ＩＮＶ１の入力がＨレベル（その時点の電源電圧ＶＣＣに等しい）になるので、インバータ回路ＩＮＶ２から出力されるリセット信号ＰＯＲＯＵＴはＨレベル（非活性状態）になる。

（ゲート駆動回路１１０の電源投入時の動作）
図１９は、図１８のゲート駆動回路１１０の電源投入時の動作を説明するためのタイミング図である。図１９は上から順に、電源電圧ＶＣＣ、ＭＯＳトランジスタＰＱ１のゲート電圧ＶＧ、定電流源１１３の電流ＩＰＯＲ、ＭＯＳトランジスタＰＱ１のドレイン電圧ＶＤ、パワーオンリセット回路１１１の出力電圧ＰＯＲＯＵＴ、入力端子ＩＮの電圧、遅延回路１６の入力側のノードＡの電圧、遅延回路１６の出力側のノードＢの電圧、および出力端子ＯＵＴの電圧を示す。

図１８、図１９を参照して、電源電圧ＶＣＣは時刻ｔ１で投入されてから緩やかに上昇して定常状態の電圧ＶＣＣ１に到達するものとする。このとき、ゲート電圧ＶＧは、電源電圧ＶＣＣの上昇に伴なって次第に増加する。ゲート電圧ＶＧは最終的には、
ＶＣＣ１×Ｒ２／（Ｒ１＋Ｒ２） …(4)
になる。

次の時刻ｔ２で、入力端子ＩＮに供給される制御信号ＣＴＬ１がＨレベルに切替わる。
次の時刻ｔ３で、定電流源１１３を電流ＩＰＯＲが流れ始める。図４に例示される定電流源１１３は電源電圧ＶＣＣが低い時刻ｔ３までは動作しない。なお、ＭＯＳトランジスタＰＱ１がオフ状態であるので、ドレイン電極の電圧ＶＤはＬレベル（０Ｖ）のままである。この結果、ドレイン電圧ＶＤがインバータ回路ＩＮＶの閾値電圧ＶＴＨを超えるか否かによらず、リセット信号ＰＯＲＯＵＴもＬレベル（０Ｖ）のままである。この点が実施の形態１の図６と異なる点であり、実施の形態４のメリットとなっている。

次の時刻ｔ４で、ゲート・ソース間電圧（ＶＣＣ−ＶＧ）がＭＯＳトランジスタＰＱ１の閾値電圧ＶＴＨＰを超えると、ＭＯＳトランジスタＰＱ１がターンオンする。この結果、ドレイン電圧ＶＤがほぼ０Ｖになり、リセット信号ＰＯＲＯＵＴがＨレベル（この時点での電源電圧ＶＣＣに等しい）になり、遮断回路１８，１９による制御信号ＣＴＬ１の遮断が解除される。電源電圧ＶＣＣが投入された時刻ｔ１からＭＯＳトランジスタＰＱ１がターンオンする時刻ｔ４までの時間ＴＰＯＲ０が、パワーオンリセット回路１１１の積分回路１１２の時定数τで決まるリセット時間ＴＰＯＲ０である。

なお、ＭＯＳトランジスタＰＱ１をターンオンさせるのに最低限必要な電源電圧ＶＣＣ（設定電圧ＶＣＣＰＯＲと称する）は、ＭＯＳトランジスタＰＱ１の閾値電圧ＶＴＨＰを用いて、
ＶＴＨＰ×（Ｒ１＋Ｒ２）／Ｒ１ …(5)
で与えられる。電源電圧ＶＣＣの上昇が緩やかな場合は、時刻ｔ４における電源電圧ＶＣＣが上式（３）にほぼ等しくなる。電源電圧ＶＣＣの上昇が急峻な場合は、電源電圧ＶＣＣが上式（５）で表わされる設定電圧ＶＣＣＰＯＲを超えた後に、ＭＯＳトランジスタＰＱ１がターンオンする。

次の時刻ｔ５で、ノードＢおよび出力端子ＯＵＴの電圧がＨレベルに切替わる。ゲート駆動回路１０Ａの入力端子ＩＮには、時刻ｔ２からＨレベルの制御信号ＣＴＬ１が供給され続けているけれども、パワーオンリセット回路１１１によるリセット時間ＴＰＯＲ０の間は、遮断回路１８，１９によって制御信号ＣＴＬ１の出力が遮断される。したがって、時刻ｔ４でリセット信号が非活性状態（Ｈレベル）になってから、ノードＡの電圧がＨレベルに切替わる。さらに、時刻ｔ４から遅延回路１６による遅延時間Ｔｄｏｎだけ経過した時刻ｔ５に出力端子ＯＵＴの電圧がＨレベルに切替わることになる。

このように、パワーオンリセット回路１１１による制御信号ＣＴＬ１の遮断時間は、リセット時間ＴＰＯＲ０に遅延回路１６による遅延時間Ｔｄｏｎを加算したＴＰＯＲ０＋Ｔｄｏｎになる。すなわち、遅延回路１６の入力側と出力側の両方に遮断回路１８，１９を設けることによって、パワーオンリセット回路１１１によるリセット時間ＴＰＯＲ０よりも長い時間の間、制御信号ＣＴＬ１を遮断することができる。

なお、時刻ｔ１の電源投入直後は論理回路の動作が不安定な時間帯ＵＳＴがあるので、厳密に考えると、実質的な有効リセット時間は時刻ｔ３〜ｔ４までの時間ＴＰＯＲ１になる。したがって、実質的な有効遮断時間ＴＰＯＲは、有効リセット時間ＴＰＯＲ１に遅延回路１６による遅延時間Ｔｄｏｎを加算したＴＰＯＲ１＋Ｔｄｏｎで表わされる。

（実施の形態４のまとめ）
以上のとおり、実施の形態４のゲート駆動回路１１０（半導体回路）によれば、実施の形態１の場合と同様に、制御信号ＣＴＬ１の経路上で遅延回路１６の入力側と出力側の２箇所に遮断回路１８，１９が設けられる。この結果、リセット信号ＰＯＲＯＵＴが活性状態のときに確実に制御信号ＣＴＬ１を遮断することができる。また、このときの制御信号ＣＴＬ１の遮断時間は、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）となっているリセット時間よりも、遅延回路１６の遅延時間分だけ長い時間になる。したがって、パワーオンリセット回路１１１でリセット時間を決めている抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値やコンデンサＣ１の容量を小さくしても十分な信号遮断時間が得られることになるので、結果として、パワーオンリセット回路１１１の回路規模を小さくすることができる。

さらに、実施の形態４では、実施の形態１の場合と異なり、ＰチャネルのトランジスタＰＱ１を用いてパワーオンリセット回路１１１を構成しているので、電源投入直後にドレイン電極Ｄの寄生容量ＣＰを強制充電する必要がない。したがって、電源投入直後のパワーオンリセット回路１１１の動作をより安定化させることができる。

［実施の形態４の変形例］
図２０は、実施の形態４の変形例に従うゲート駆動回路１１０Ａの構成を示すブロック図である。図２０のパワーオンリセット回路１１１Ａは、定電流源１１３に代えて抵抗素子Ｒ４を設けている点で図１８のパワーオンリセット回路１１１と異なる。ＰチャネルのトランジスタＰＱ１を用いた場合には、電源投入直後にドレイン電極Ｄの寄生容量ＣＰを強制充電する必要がないので、定電流源１１３を抵抗素子Ｒ４で置換えることができる。これによって、回路規模をさらに小さくすることができる。図２０のゲート駆動回路１１０Ａのその他の構成については、図１８のゲート駆動回路１１０と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

［実施の形態５］
図２１は、この発明の実施の形態５に従うゲート駆動回路１１０Ｂの構成を示すブロック図である。図２１のパワーオンリセット回路１１１Ｂは、図１８の分圧回路３１の抵抗素子Ｒ２に代えて、定電圧源としてのツェナーダイオードＺＤを設けている点で図１８のパワーオンリセット回路１１１と異なる。すなわち、図２１の分圧回路３１Ａは、電源ノードＶＣＣと分圧ノードＮｄ１との間に接続される抵抗素子Ｒ１と、分圧ノードＮｄ１と接地ノードＧＮＤとの間に接続されるツェナーダイオードＺＤとを含む。ゲート駆動回路１１０Ｂのその他の構成については、図１８のゲート駆動回路１１０と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

ツェナーダイオードＺＤを用いることによって、ＭＯＳトランジスタＰＱ１をターンオンさせるのに最低限必要な設定電圧ＶＣＣＰＯＲは、ＭＯＳトランジスタＰＱ１の閾値電圧ＶＴＨＰとツェナー電圧ＶＺとを用いて、
ＶＣＣＰＯＲ＝ＶＴＨＰ＋ＶＺ …(6)
で与えられる。

また、積分回路１１２の時定数τは、電源電圧ＶＣＣがツェナー電圧ＶＺ以下のとき、
τ＝Ｃ１×（Ｒ１＋Ｒ３） …(7)
で与えられ、電源電圧ＶＣＣがツェナー電圧ＶＺより大きいとき、
τ＝Ｃ１×Ｒ３ …(8)
で与えられる。

（ゲート駆動回路１１０Ｂの電源投入時の動作）
図２２は、図２１のゲート駆動回路１１０Ｂの電源投入時の動作を説明するためのタイミング図である。
図２２は上から順に、電源電圧ＶＣＣ、ＭＯＳトランジスタＰＱ１のゲート電圧ＶＧ、定電流源１１３の電流ＩＰＯＲ、ＭＯＳトランジスタＰＱ１のドレイン電圧ＶＤ、パワーオンリセット回路１１１の出力電圧ＰＯＲＯＵＴ（リセット信号）、入力端子ＩＮの電圧、遅延回路１６の入力側のノードＡの電圧、遅延回路１６の出力側のノードＢの電圧、および出力端子ＯＵＴの電圧を示す。

図２２の場合も図１９の場合と同様に、ゲート電圧ＶＧは、電源電圧ＶＣＣの上昇に伴なって次第に増加する。電源電圧ＶＣＣが定常電圧ＶＣＣ１に到達した後は図１９の場合と異なり、ゲート電圧ＶＧは緩やかに減少し、最終的にはツェナー電圧ＶＺに等しくなる。図２２のその他の電圧波形は、図１９の場合と同様であるので説明を繰返さない。

また、パワーオンリセット回路１１１Ｂによる制御信号ＣＴＬ１の遮断時間は、図１９の場合と同様に、リセット時間ＴＰＯＲ０に遅延回路１６による遅延時間Ｔｄｏｎを加算したＴＰＯＲ０＋Ｔｄｏｎで表わされる。すなわち、遅延回路１６の入力側と出力側の両方に遮断回路１８，１９を設けることによって、パワーオンリセット回路１１１Ｂによるリセット時間ＴＰＯＲ０よりも長い時間、制御信号ＣＴＬ１を遮断することができる。

（ツェナーダイオードＺＤを用いる効果）
ツェナーダイオードＺＤを用いるメリットは、ＭＯＳトランジスタＰＱ１をターンオンさせるのに最低限必要な設定電圧ＶＣＣＰＯＲのばらつきを実施の形態４の場合に比べて小さくできる点にある。この結果、パワーオンリセット回路１１１Ｂの設定電圧ＶＣＣＰＯＲを電源電圧の定常電圧ＶＣＣ１に近づけることができる。このため、電源投入時の電源電圧の検出と電源電圧が一時的な低下した場合の電源電圧の検出とを同一のパワーオンリセット回路１１１Ｂで行なうことが可能になり、半導体回路のチップ面積を削減することができる。以下、具定例を用いて説明する。

まず、図１８の実施の形態４の場合、前述の式（５）に従って、設定電圧ＶＣＣＰＯＲのばらつきΔＶＣＣＰＯＲは、閾値電圧ＶＴＨＰのばらつきΔＶＴＨＰを用いて、
ΔＶＣＣＰＯＲ＝ΔＶＴＨＰ×（Ｒ１＋Ｒ２）／Ｒ１ …(9)
と表わされる。一方、実施の形態５の場合、式（６）に従って、設定電圧ＶＣＣＰＯＲのばらつきΔＶＣＣＰＯＲは、閾値電圧ＶＴＨＰのばらつきΔＶＴＨＰとツェナー電圧ＶＺのばらつきΔＶＺを用いて、
ΔＶＣＣＰＯＲ＝ΔＶＴＨＰ＋ΔＶＺ …(10)
と表わされる。

図２３は、設定電圧ＶＣＣＰＯＲのばらつきの具体例を示す表である。図２３は、式（９）、（１０）を用いてツェナーダイオードＺＤを用いない図１８の場合と、ツェナーダイオードＺＤを用いる図２１の場合の設定電圧のばらつきを比較したものである。いずれの場合も設定電圧ＶＣＣＰＯＲは１０Ｖで同一に設定している。

図２３の表に示すように、図１８の場合は設定電圧ＶＣＣＰＯＲのばらつきが約３Ｖになるのに対して、図２１の場合は約０．８Ｖに抑えられる。したがって、電源電圧ＶＣＣの定常値ＶＣＣ１を１５Ｖにした場合、図１８の実施の形態４の場合には、ばらつきが約３Ｖあるので２Ｖの動作マージンしかないことになる。このため、実施の形態４の場合には、ＩＧＢＴなどのパワー半導体素子が正常にスイッチングする場合にも電源ノイズの影響で出力を遮断するなど、正常動作を妨げる可能性が高い。これに対して、図２１の実施の形態５の場合には、ばらつきが約０．８Ｖであるので４．２Ｖという十分な動作マージンを有する。

（電源電圧が一時的に低下した場合のゲート駆動回路１１０Ｂの動作）
図２４は、電源電圧が一時的に低下した場合におけるゲート駆動回路１１０Ｂの動作を説明するためのタイミング図である。図２４は上から順に、電源電圧ＶＣＣ、ＭＯＳトランジスタＰＱ１のゲート電圧ＶＧ、定電流源１１３の電流値ＩＰＯＲ、ＭＯＳトランジスタＰＱ１のドレイン電圧ＶＤ、パワーオンリセット回路１１１の出力電圧ＰＯＲＯＵＴ（リセット信号）、入力端子ＩＮの電圧、遅延回路１６の入力側のノードＡの電圧、遅延回路１６の出力側のノードＢの電圧、および出力端子ＯＵＴの電圧を示す。

図２１、図２４を参照して、時刻ｔ１で電源電圧ＶＣＣは定常電圧ＶＣＣ１から急激に低下したとする。この変化に起因して、ゲート電圧ＶＧ、定電流源１１３の電流値ＩＰＯＲ、ドレイン電圧ＶＤ、パワーオンリセット回路３０の出力電圧ＰＯＲＯＵＴも低下する。

ゲート電圧ＶＧは、時刻ｔ１以降、式（７）に示す時定数τで次第に増加する。この結果、ＭＯＳトランジスタＰＱ１のソース・ゲート間電圧（ＶＣＣ−ＶＧ）が閾値電圧ＶＴＨＰよりも小さくなった時刻ｔ４で、ＭＯＳトランジスタＰＱ１はターンオフする。これによって、ドレイン電圧ＶＤが０ボルトになり、リセット信号ＰＯＲＯＵＴが活性状態（Ｌレベル）になる。時刻ｔ１〜ｔ４の時間が、電源電圧の低下時に遮断回路１８，１９を遮断するまでに要する遮断遅延時間Ｔｄｕｖである。

この後、時刻ｔ５で電源電圧ＶＣＣが定常電圧ＶＣＣ１に復帰すると、この変化に起因してゲート電圧ＶＧおよび定電流源１１３の電流値ＩＰＯＲが増加する。

ゲート電圧ＶＧは、時刻ｔ５以降、式（８）に示す時定数τで次第に増加する。この結果、ＭＯＳトランジスタＰＱ１のソース・ゲート間電圧（ＶＣＣ−ＶＧ）が閾値電圧ＶＴＨＰよりも大きくなった時刻ｔ６で、ＭＯＳトランジスタＰＱ１はターンオンする。これによって、ドレイン電圧ＶＤが電源電圧ＶＣＣにほぼ等しくなり、リセット信号ＰＯＲＯＵＴは非活性状態（Ｈレベル）に戻る。時刻ｔ４〜ｔ６の時間が、電源電圧低下時の信号遮断時間ＴＵＶである。

ここで、入力端子ＩＮには、リセット信号ＰＯＲＯＵＴが活性化する前の時刻ｔ２からＨレベルの制御信号ＣＴＬ１が入力されている。この時点では、遮断回路１８，１９は遮断されていないので、時刻ｔ２でノードＡの電圧はＨレベルに立上がる。時刻ｔ２から遅延回路１６の遅延時間Ｔｄｏｎだけ経過した時刻ｔ３には、ノードＢおよび出力端子ＯＵＴの電圧もＨレベルに立上がる。この後、時刻ｔ４でリセット信号ＰＯＲＯＵＴが活性化するので、遮断回路１８，１９が動作する。この結果、ノードＡの電圧および出力端子ＯＵＴの電圧がＬレベル（０Ｖ）に立下がり、制御信号ＣＴＬ１が遮断される。

（実施の形態５のまとめ）
以上のとおり、実施の形態５のゲート駆動回路１１０Ｂ（半導体回路）によれば、実施の形態４の場合と同様の作用効果に加えて、分圧回路３１ＡにツェナーダイオードＺＤを用いることによって、パワーオンリセット回路１１１Ｂの設定電圧ＶＣＣＰＯＲのばらつきを抑制することができる。この結果、電源投入時の電源電圧の検出と電源電圧が一時的な低下した場合の電源電圧の検出とを同一のパワーオンリセット回路１１１Ｂで行なうことが可能になり、半導体回路のチップ面積を削減することができる。

なお、上記構成において、定電圧源としてのツェナーダイオードＺＤに代えて、三端子レギュレータ回路やバンドギャップ参照電源回路などを用いてもよい。

［実施の形態５の変形例］
図２５は、実施の形態５の変形例に従うゲート駆動回路１１０Ｃの構成を示すブロック図である。図２５のパワーオンリセット回路１１１Ｃは、定電流源１１３に代えて抵抗素子Ｒ４を設けている点で図２１のパワーオンリセット回路１１１Ｂと異なる。ＰチャネルのトランジスタＰＱ１を用いた場合には、電源投入直後にドレイン電極Ｄの寄生容量ＣＰを強制充電する必要がないので、定電流源１１３を抵抗素子Ｒ４で置換えることができる。これによって、回路規模をさらに小さくすることができる。図２５のその他の構成については、図２１のゲート駆動回路１１０と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

［実施の形態６］
図２６は、この発明の実施の形態６に従うゲート駆動回路１１０Ｄの構成を示すブロック図である。
図２６のパワーオンリセット回路１１１Ｄは、抵抗素子Ｒ１に代えて定電流源１１４Ｂを含む点で図２１のパワーオンリセット回路１１１Ｂと異なる。すなわち、図２６の分圧回路３１Ｂは、電源ノードＶＣＣと分圧ノードＮｄ１との間に接続された定電流源１１４Ｂと、分圧ノードＮｄ１と接地ノードＧＮＤとの間に接続されたツェナーダイオードＺＤとを含む。さらに、図２６のパワーオンリセット回路１１１Ｄは、定電流源１１３に代えて定電流源１１４Ｂと共通化された定電流源１１４Ａを含む点で図２１のパワーオンリセット回路１１１Ｂと異なる。図２６のその他の構成については、図２１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

まず、ツェナーダイオードＺＤにバイアス電流を印加するための定電流源１１４Ｂを設けた理由について説明する。

図２７は、ツェナーダイオードＺＤの電流電圧特性を示す図である。図２７では逆バイアス方向の電圧を正として表示している。図２７の電流Ｉ１から電流Ｉ２まではほぼ一定のツェナー電圧を示すが、バイアス電流によっては若干ツェナー電圧が変化する。そこで、定電流源１１４Ｂを用いることによって、パワーオンリセット回路１１１Ｄの設定電圧ＶＣＣＰＯＲの精度を向上させることができる。

（定電流源１１４Ａ，１１４Ｂの構成および動作）
次に、定電流源１１４Ａ，１１４Ｂの構成について説明する。

図２８は、図２６の定電流源１１４Ａ，１１４Ｂの構成の一例を示す回路図である。図２８を参照して、定電流源１１４Ａ，１１４Ｂは、抵抗素子１１５と、ＮチャネルＭＯＳトランジスタ１１６，１１７，１１８と、ＰチャネルＭＯＳトランジスタ１１９，１２０とを含む。各素子の接続について説明すると、まず、抵抗素子１１５は電源ノードＶＣＣとノードＮｄ１０との間に接続される。ＭＯＳトランジスタ１１６のソース電極は接地ノードＧＮＤに接続され、ゲート電極およびドレイン電極はノードＮｄ１０に接続される。ＭＯＳトランジスタ１１７のソース電極は接地ノードＧＮＤに接続され、ゲート電極はノードＮｄ１０に接続され、ドレイン電極はＭＯＳトランジスタＰＱ１のドレイン電極に接続される。ＭＯＳトランジスタ１１８のソース電極は接地ノードＧＮＤに接続され、ゲート電極はノードＮｄ１０に接続され、ドレイン電極はノードＮｄ１１に接続される。ＭＯＳトランジスタ１１９のソース電極は電源ノードＶＣＣに接続され、ゲート電極およびドレイン電極はノードＮｄ１１に接続される。ＭＯＳトランジスタ１２０のソース電極は電源ノードＶＣＣに接続され、ゲート電極はノードＮｄ１１に接続され、ドレイン電極は図２６のノードＮｄ１に接続される。

次に図２８の定電流源１１４Ａ，１１４Ｂの動作について説明する。まず、ＭＯＳトランジスタ１１９，１２０はカレントミラーを構成するので、ノードＮｄ１に流入する電流ＩＺは、ＭＯＳトランジスタ１１８，１１９を流れる電流に等しい。また、ＭＯＳトランジスタ１１６，１１８はカレントミラーを構成するので、ＭＯＳトランジスタ１１８，１１９を流れる電流はＭＯＳトランジスタ１１６を流れる電流に等しい。さらに、ＭＯＳトランジスタ１１６，１１７はカレントミラーを構成するので、ＭＯＳトランジスタＰＱ１を流れる電流ＩＰＯＲはＭＯＳトランジスタ１１６を流れる電流に等しい。したがって、最終的に電流ＩＰＯＲおよび電流ＩＺはダイオード接続されたＭＯＳトランジスタ１１６を流れる電流に等しくなる。ここで、ＭＯＳトランジスタ１１６を流れる電流は、電源電圧ＶＣＣ、抵抗素子１１５の抵抗値、およびＭＯＳトランジスタ１１６の閾値電圧によって決定されるので、抵抗素子１１５の抵抗値を調整することによって電流ＩＰＯＲおよび電流ＩＺを決定することができる。

図２８のように、定電流源１１４Ａ，１１４Ｂを共通化することによって回路面積を削減することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１に従うハーフブリッジ回路１の構成を示すブロック図である。 定常状態における図１のハーフブリッジ回路１の各部の電圧波形を示すタイミング図である。 図１のゲート駆動回路１０Ａのうちパワーオンリセット回路３０の構成をさらに詳しく示すブロック図である。 図３の定電流源３３の構成の一例を示す回路図である。 図３の遮断回路１８，１９の構成の一例を示す図である。 図３のゲート駆動回路１０Ａの電源投入時の動作を説明するためのタイミング図である。 実施の形態１の比較例としてのゲート駆動回路２１０の構成を示すブロック図である。 図７のゲート駆動回路２１０の電源投入時の動作を説明するためのタイミング図である（電源電圧ＶＣＣが緩やかに上昇する場合）。 図７のゲート駆動回路２１０の電源投入時の動作を説明するためのタイミング図である（電源電圧ＶＣＣが急激に上昇する場合）。 遅延回路１６の入力側にのみ遮断回路１８が設けられた場合に、電源電圧が一時的に低下した場合のタイミング図である。 この発明の実施の形態２に従うゲート駆動回路４０の構成を示すブロック図である。 図１１の遅延回路４１の構成を示す回路図である。 遅延回路４１の効果を説明するための図である。 他の例の遅延回路４１Ａの構成を示す回路図である。 この発明の実施の形態３に従うゲート駆動回路７０の構成を示すブロック図である。 図１５の遅延回路７１の構成を示す回路図である。 図１５のゲート駆動回路７０の電源投入時の動作を説明するためのタイミング図である。 この発明の実施の形態４に従うゲート駆動回路１１０の構成を示すブロック図である。 図１８のゲート駆動回路１１０の電源投入時の動作を説明するためのタイミング図である。 実施の形態４の変形例に従うゲート駆動回路１１０Ａの構成を示すブロック図である。 この発明の実施の形態５に従うゲート駆動回路１１０Ｂの構成を示すブロック図である。 図２１のゲート駆動回路１１０Ｂの電源投入時の動作を説明するためのタイミング図である。 設定電圧ＶＣＣＰＯＲのばらつきの具体例を示す表である。 電源電圧が一時的に低下した場合におけるゲート駆動回路１１０Ｂの動作を説明するためのタイミング図である。 実施の形態５の変形例に従うゲート駆動回路１１０Ｃの構成を示すブロック図である。 この発明の実施の形態６に従うゲート駆動回路１１０Ｄの構成を示すブロック図である。 ツェナーダイオードＺＤの電流電圧特性を示す図である。 図２６の定電流源１１４Ａ，１１４Ｂの構成を示す回路図である。

符号の説明

１０Ａ，１０Ｂ，４０，７０，１１０，１１０Ａ〜１１０Ｄ ゲート駆動回路、１６，４１，４１Ａ，７１ 遅延回路、１８，１９，１２６ 遮断回路、３０，１１１，１１１Ａ〜１１１Ｄ パワーオンリセット回路、３１，３１Ａ，３１Ｂ 分圧回路、３２，１１２ 積分回路、３３，１１３，１１４Ａ，１１４Ｂ 定電流源、６０，１２１ 信号分岐部、６１，６２，１２２，１２３ 遅延部、６３ フリップフロップ、７２ フリップフロップ（エッジトリガ型）、１２４，１２５ パルス生成回路、ＣＴＬ１，ＣＴＬ２ 制御信号、ＧＮＤ 接地ノード、ＶＣＣ 電源ノード、ＩＮＶ，ＩＮＶ１，ＩＮＶ２ インバータ回路、ＮＱ１ ＮチャネルＭＯＳトランジスタ、ＰＯＲＯＵＴ リセット信号、ＰＱ１ ＰチャネルＭＯＳトランジスタ、ＺＤ ツェナーダイオード（定電圧源）。

Claims (12)

1. 電源電圧の投入時または一時的な低下時に活性状態であり、前記電源電圧が所定の電圧を超えた後に非活性状態になるリセット信号を生成するパワーオンリセット回路と、
   外部へ供給される供給信号の経路上に設けられ、前記供給信号を遅延させる遅延回路と、
   前記遅延回路に入力される前記供給信号の経路上に設けられ、前記リセット信号が活性状態の間、前記供給信号を遮断する第１の遮断回路と、
   前記遅延回路から出力される前記供給信号の経路上に設けられ、前記リセット信号が活性状態の間、前記供給信号を遮断する第２の遮断回路とを備える、半導体回路。
2. 前記第１、第２の遮断回路は、前記リセット信号が活性状態の場合には、一定の論理レベルの信号を出力し、前記リセット信号が非活性状態の場合には、入力された前記供給信号の論理レベルに応じた信号を出力する論理回路をそれぞれ含む、請求項１に記載の半導体回路。
3. 前記遅延回路は、各々が第１の積分回路を有する、第１、第２の遅延部を含み、
   前記半導体回路は、
   前記第１、第２の遅延部の一方に前記供給信号と同相の信号を入力し、他方に前記供給信号と逆相の信号を入力するために、前記供給信号を同相および逆相の信号に分岐する信号分岐部と、
   前記第１、第２の遅延部の各々の出力を受けるフリップフロップとをさらに備え、
   前記第１の遮断回路は、前記信号分岐部の入力側に設けられ、
   前記第２の遮断回路は、前記第２の遅延部と前記フリップフロップとの間に設けられる、請求項１または２に記載の半導体回路。
4. 前記遅延回路は、各々が第１の積分回路を有する、第１、第２の遅延部を含み、
   前記半導体回路は、
   前記第１、第２の遅延部の一方に前記供給信号と同相の信号を入力し、他方に前記供給信号と逆相の信号を入力するために、前記供給信号を同相および逆相の信号に分岐する信号分岐部と、
   前記第１、第２の遅延部の各々の出力を受けるフリップフロップとをさらに備え、
   前記第１の遮断回路は、前記第１の遅延部と前記信号分岐部との間に設けられ、
   前記第２の遮断回路は、前記第２の遅延部と前記フリップフロップとの間に設けられる、請求項１または２に記載の半導体回路。
5. 前記遅延回路は、各々が第１の積分回路を有する、第１、第２の遅延部を含み、
   前記半導体回路は、
   前記第１、第２の遅延部の一方に前記供給信号と同相の信号を入力し、他方に前記供給信号と逆相の信号を入力するために、前記供給信号を同相および逆相の信号に分岐する信号分岐部と、
   前記第１、第２の遅延部の出力をそれぞれ受け、入力信号の立上りエッジまたは立下りエッジに応答してワンショットパルスを生成する第１、第２のパルス生成回路と、
   前記第１、第２のパルス生成回路の出力を受け、入力信号の立上りエッジまたは立下りエッジに応答して内部状態が変化するフリップフロップとをさらに備え、
   前記第１の遮断回路は、前記信号分岐部の入力側に設けられ、
   前記第２の遮断回路は、
   前記第１のパルス生成回路と前記フリップフロップとの間に設けられる第１の論理回路と、
   前記第第２のパルス発生回路と前記フリップフロップとの間に設けられる第２の論理回路とを含み、
   前記第１、第２の論理回路は、前記リセット信号が活性状態の場合には、一定の論理レベルの信号を出力し、前記リセット信号が非活性状態の場合には、前記第１、第２のパルス生成回路の出力の論理レベルに応じた信号をそれぞれ出力する、請求項１に記載の半導体回路。
6. 前記パワーオンリセット回路は、
   前記電源電圧を分圧する分圧回路と、
   前記分圧回路の出力電圧を積分する第２の積分回路と、
   前記電源電圧を受ける電源ノードと接地ノードとの間に設けられ、前記第２の積分回路の出力を制御電極に受けるトランジスタと、
   前記トランジスタの主電極の電圧に応じた論理レベルの前記リセット信号を出力するバッファ回路とを含む、請求項１〜５のいずれか１項に記載の半導体回路。
7. 前記トランジスタは、前記接地ノードにソース電極が接続されたＮチャネルＭＯＳトランジスタであり、
   前記パワーオンリセット回路は、前記ＮチャネルＭＯＳトランジスタのドレイン電極と前記電源ノードとの間に設けられた第１の定電流源をさらに含む、請求項６に記載の半導体回路。
8. 前記トランジスタは、前記電源ノードにソース電極が接続されたＰチャネルＭＯＳトランジスタであり、
   前記パワーオンリセット回路は、前記ＰチャネルＭＯＳトランジスタのドレイン電極と前記接地ノードとの間に設けられた第１の定電流源をさらに含む、請求項６に記載の半導体回路。
9. 前記トランジスタは、前記電源ノードにソース電極が接続されたＰチャネルＭＯＳトランジスタであり、
   前記パワーオンリセット回路は、前記ＰチャネルＭＯＳトランジスタのドレイン電極と前記接地ノードとの間に設けられた第１の抵抗素子をさらに含む、請求項６に記載の半導体回路。
10. 前記分圧回路は、前記電源ノードと前記接地ノードとの間に互いに直列に接続された第２の抵抗素子および定電圧源を含む、請求項６〜９のいずれか１項に記載の半導体回路。
11. 前記分圧回路は、前記電源ノードと前記接地ノードとの間に互いに直列に接続された第２の定電流源および定電圧源を含む、請求項６〜９のいずれか１項に記載の半導体回路。
12. 前記定電圧源はツェナーダイオードである、請求項１０または１１に記載の半導体回路。

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