JP2005323195A - レベルシフト回路 - Google Patents

Abstract

【課題】 多電源からの電圧の入力タイミングが異なる場合であっても、正確に動作することができるレベルシフト回路を提供する。
【解決手段】 低電圧源の入力信号に応答して高電圧源の出力信号を出力するレベルシフト回路１０は、以下の構成を有する。高電圧源の供給よりも低電圧源の供給が遅延するとき、パラーオンリセット回路２０が高電圧源に基づきパワーオンリセット信号ＰＷＲを生成する。ラッチ回路３０は、パワーオンリセット信号ＰＷＲに応答して、低電圧源の入力信号が供給されるまでの間、レベルシフト回路を初期化し、その出力ＯＵＴをローレベルに固定する。
【選択図】 図２

Description

本発明は、電圧レベルを変換するレベルシフト回路に関し、特に、複数の電圧源から異なるタイミングで電圧が供給されるときに安定して動作可能なレベルシフト回路に関する。

システムＬＳＩ等に代表されるように、半導体チップ上には、複数の機能を実行するための回路が集積されている。各回路は、その目的や特性に応じて異なる電圧レベルで動作されることが多い。モバイルフォンやＰＤＡなどに使用される半導体チップ１００は、例えば図１０に示すように、低電圧源１０２から供給される約１．８Ｖの低電圧で動作するコア回路１０４と、高電圧源１１０から供給される約２０Ｖの高電圧で動作する駆動回路１１２とを含んでいる。駆動回路１１２は、液晶などのディスプレイを駆動するために高電圧を必要とする。コア回路１０４からの低電圧レベルの入力信号ＩＮに応答して、高電圧レベルの駆動信号を出力するために、両回路間にレベルシフト回路１２０が設けられている。

図１１は、従来の一般的なレベルシフト回路の構成である。なお、この種のレベルシフト回路は、例えば特許文献１の図３２において開示されている。レベルシフト回路は、ＶＤＤＨと接地電位（ＧＮＤ）の間に、一対のインバータ接続されたＰ型ＭＯＳトランジスタＰ１、Ｐ２およびＮ型ＭＯＳトランジスタＮ１、Ｎ２を有している。トランジスタＰ１、Ｐ２のゲートは、他方の出力ノードＸＯＵＴ、ＯＵＴに互いにクロスカップリングされ、トランジスタＮ１、Ｎ２のゲートには、相補関係の入力信号ＩＮ、ＸＩＮが供給される。入力信号ＩＮ、ＸＩＮは、低電圧レベル（ＶＤＤ−ＧＮＤ）の信号である。

図１２は、図１１のレベルシフト回路の動作を示すタイミングチャートである。入力信号ＩＮ、ＸＩＮにそれぞれハイレベル（ＶＤＤ）とローレベル（ＧＮＤ）の信号が入力されると、出力端子ＯＵＴには、電圧がレベルシフトされたハイレベル（ＶＤＤＨ）の信号が出力される。入力信号が反転すると、それに応答して出力端子ＯＵＴからの出力信号が反転される。

特開２００１−２９８３５６号

しかしながら、従来のレベルシフト回路には、次のような課題がある。図１３は、従来の半導体チップに搭載されるレベルシフト回路の例である。このチップには、高電圧（ＶＤＤＨ）を供給するバッテリィ２００と、バッテリィ２００からの高電圧を供給される基準電圧発生器２１０、電圧レギュレータ２２０、論理回路２３０およびレベルシフト回路２４０が含まれている。基準電圧発生器２１０は、高電圧から基準電圧（Ｖｒｅｆ）を生成し、これを電圧レギュレータ２２０へ供給する。電圧レギュレータ２２０は、基準電圧（Ｖｒｅｆ）に基づき、例えば１．８Ｖの低電圧（ＶＤＤ）を生成し、これを論理回路２３０へ出力する。論理回路２３０は、入力端子ＩＮＡへの入力に応答して、低電圧レベルの相補入力信号ＩＮ、ＸＩＮをレベルシフト回路２４０へ供給する。レベルシフト回路２４０は、相補入力信号ＩＮ、ＸＩＮに応答して、高電圧レベルの信号を出力端子ＯＵＴから出力する。

図１４は、その動作を示すタイミングチャートである。バッテリィ２００から高電圧が供給され、その一定期間後に、電圧レギュレータ２２０から低電圧が供給される。つまり、高電圧が供給される時刻Ｔ１と低電圧が供給される時刻Ｔ２との間に遅延または時間差が生じている。時刻Ｔ１−Ｔ２の間、論理回路２３０にはＶＤＤが供給されないため、相補入力信号ＩＮ、ＸＩＮが不定となる。レベルシフト回路２４０には、高電圧（ＶＤＤＨ）が先に供給されており、相補入力信号ＩＮ、ＸＩＮが不定であると、その間の出力端子からの出力が不定となり、回路動作上問題となる。例えば、チップセレクト信号やリセット信号などにレベルシフト回路が使用されたとき、出力不定状態が存在すると、誤動作等を引き起こし、非常に重要な問題となる。

本発明は、上記従来の課題を解決するために成されたものであり、異なる電圧源からの電圧供給のタイミングが異なる場合であっても、正確に動作することができるレベルシフト回路を提供することを目的とする。
さらに本発明は、従来と比較して構成を比較的容易にし、低コストのレベルシフト回路を提供することを目的とする。

本発明に係るレベルシフト回路は、第１の電圧源の入力信号に応答して第２の電圧源の出力信号を出力するものであり、以下の構成を有する。第２の電圧源の供給よりも遅延して第１の電圧源の入力信号が入力されるとき、第２の電圧源に基づき生成された制御信号に応答して、レベルシフト回路の出力を第２の電圧源における第１または第２の論理レベルの一方の電圧に保持するラッチ回路を含んで構成される。

好ましくは、ラッチ回路は、第２の電圧源が供給されるナンドゲートおよびインバータを含み、ナンドゲートの出力ノードがインバータの入力に接続され、インバータの出力がナンドゲートの一方の入力に接続され、ナンドゲートの他方の入力には制御信号が接続され、インバータの出力がレベルシフト回路の出力に接続される。

制御信号は、第２の電圧源から第２の電圧が供給されるとき、前記遅延に対応するパルスを含み、ナンドゲートの出力は、前記パルスに応答して第２の電圧源における第１または第２の論理レベルの一方の電圧に固定される。制御信号は、例えば、電源投入時に起動されるパワーオンリセット信号であり、この信号により回路を初期化させる。

レベルシフト回路はさらに、第１、第２のトランジスタを含み、第１のトランジスタのゲートには、第１の電圧源の入力信号が供給され、一端がナンドゲートの出力に接続され、他端が基準電位に接続され、第２のトランジスタのゲートには、第１のトランジスタの入力信号と相補関係ある入力信号が供給され、一端がインバータの出力に接続され、他端が基準電位に接続される。

本発明に係るレベルシフト回路は、第１の電圧源の相補信号をそれぞれゲートに入力する第１、第２のＭＯＳ型トランジスタと、第２の電圧源が供給され、該第２の電圧源における異なる論理レベルの電圧を第１および第２のノードにそれぞれ保持可能であり、前記入力信号に応答して第１または第２のノードに保持された第２の電圧源の論理レベルの電圧を出力するラッチ回路とを有し、第１のＭＯＳ型トランジスタの一端がラッチ回路の第１のノードに接続され、他端が基準電位に接続され、第２のＭＯＳ型トランジスタの一端がラッチ回路の第２のノードに接続され、他端が基準電位に接続され、第２の電圧源の供給よりも第１の電圧源の入力信号の入力が遅延されるとき、前記遅延時間に対応する期間、ラッチ回路の第１または第２のノードを第１または第２の論理レベルの一方の電圧に固定する。

さらに本発明のレベルシフト回路は、第１の電圧源を含む複数の電圧源から供給される複数の入力信号を監視する機能を備えている。すなわち、前記複数の入力信号を入力し、各入力信号が対応する電圧源の電圧レベルであるか否かを検出する検出回路と、第２の電圧源が供給され、第２の電圧源における異なる論理レベルの電圧をそれぞれ第１および第２のノードに保持可能であり、第１のノードに接続された検出回路の検出結果に応答して第２のノードに保持された第２の電圧源の論理レベルの電圧を出力するラッチ回路と、第２の電圧源の供給よりも第１の電圧源の入力信号の入力が遅延されるとき、当該遅延時間に対応する期間、ラッチ回路の第１または第２のノードを第１または第２の論理レベルの一方の電圧に固定するトランジスタ回路とを含んで構成される。

好ましくは、前記検出回路により各入力信号が対応する電圧源の電圧レベルが検出されたとき、第１のノードが第１または第２の論理レベルの他方の電圧となる。例えば、検出回路は、直列接続された複数のＭＯＳ型トランジスタを含み、各トランジスタのゲートには各入力信号が接続され、複数のトランジスタが導通したとき第１のノードが前記他方の電圧となる。

本発明に係るレベルシフト回路は、低電圧源の入力信号を高電圧源の出力信号に変換するもの、これとは逆に、高電圧源の入力信号を低電圧源の出力信号に変換するものであってもよい。また、電圧源は、特に理由がない限り、限定的に解釈されるべきものではない。電圧源としては、オンチップ上に形成された電圧発生回路、昇圧回路あるいは降圧回路等を含み、また、チップの外部から供給される外部電源電圧であってもよい。

本発明に係るレベルシフト回路によれば、第２の電圧源が先に供給され、その後に第１の電圧源の入力信号が入力された場合でも、その入力タイミングのズレに応答して、レベルシフト回路の出力を第２の電圧源の第１または第２の論理レベルの一方の電圧に保持させるようにしたので、レベルシフト回路の動作が不定となることが防止される。これにより、電圧源の供給タイミングが異なるマルチ電源を使用したアプリケーションにも対処することができる。さらに、レベルシフト回路の一部をラッチ型とすることで、レベルシフト回路の構成を比較的簡易にすることができ、コスト低減にもなる。

本発明に係るレベルシフト回路の好ましい実施態様について図面を参照して詳細に説明する。

図１は、本実施例に係る半導体チップに搭載される回路例を示しており、従来の図１３に示す部分と同一のものについては同一参照番号を付してある。図１の回路には、新規な構成を有するレベルシフト回路１０と、バッテリィ２００からの高電圧（ＶＤＤＨ）を入力し、一定のパルスを含むパワーオンリセット信号ＰＷＲ（制御信号）をレベルシフト回路１０へ供給するパワーオンリセット回路２０とが追加されている。

図２は、レベルシフト回路１０の構成を示す図である。レベルシフト回路１０は、２つのＮ型ＭＯＳトランジスタＡ、Ｂと、これに接続されるラッチ回路３０とを含んで構成される。トランジスタＡのゲートには、入力端子ＩＮ１が接続され、ドレインはラッチ回路３０の第１のノードＮ１に接続され、ソースはグランドＧＮＤに接続される。トランジスタＢのゲートには、入力端子ＸＩＮ１が接続され、ドレインはラッチ回路の第２のノードＮ２に接続され、ソースはＧＮＤに接続される。入力端子ＩＮ１とＸＩＮ１には、図１に示すように、論理回路２３０から互いに相補関係にある低電圧レベル（ＶＤＤ−ＧＮＤ）の入力信号が入力される。

ラッチ回路３０は、高電圧（ＶＤＤＨ）が供給される高耐圧素子のインバータＣとナンドゲートＤとを有している。ナンドゲートＤの出力は、ノードＮ１であり、これがインバータＣの入力に接続される。インバータＣの出力は、ノードＮ２であり、これがナンドゲートＤの一方の入力に接続されるとともに、出力端子ＯＵＴに接続される。また、ナンドゲートＤの他方の入力には、パワーオンリセット回路２０からのパワーオンリセット信号ＰＷＲが接続される。ノードＮ１およびノードＮ２は、高電圧レベル（ＶＤＤＨ−ＧＮＤ）におけるハイレベル（ＶＤＤＨ）またはローレベル（ＧＮＤ）のそれぞれ反転した電圧を保持する。出力端子ＯＵＴは、入力端子ＩＮ１、ＸＩＮ１の入力信号に応答して、レベルシフトされた高電圧レベル（ＶＤＤＨ−ＧＮＤ）の出力信号を出力する。

次に、レベルシフト回路の動作を図３のタイミングチャートを参照して説明する。半導体チップの起動時に、バッテリィ２００からの高電圧（ＶＤＤＨ）が立ち上がり、これが各回路へ供給される。パワーオンリセット回路２０は、高電圧に基づき、ローレベルのパルスを含むパラーオンリセット信号ＰＷＲを生成し、これをレベルシフト回路１０へ出力する。ローレベルのパルス期間Ｔｐは、ラッチ回路３０を初期化するために十分な時間でよい。例えば、高電圧の供給から低電圧ＶＤＤが生成されるまでの時間差に対応し、この時間差に等しい時間としてもよい。

ＶＤＤが供給されるまでの間、レベルシフト回路１０のトランジスタＡ、Ｂの入力端子ＩＮ１、ＸＩＮ１は不定であるが、ラッチ回路３０のナンドゲートＤの入力にパワーオンリセット信号ＰＷＲが供給されるため、レベルシフト回路１０が初期化される。すなわち、パワーオンリセット信号ＰＷＲのローレベルのパルス期間Ｔｐ、ナンドゲートＤの出力であるノードＮ１がハイレベルに固定され、ノードＮ２または出力端子ＯＵＴがローレベルに固定される。これにより、トランジスタＡ、Ｂの動作不定による影響が除去される。

その後、例えば、低電圧（ＶＤＤ）が立ち上がるタイミングとほぼ同期して、パワーオンリセット信号ＰＷＲがハイレベルに立ち上がる。これにより、ナンドゲートＤは、他方の入力信号を反転とするインバータと同様の動作を可能とする。

低電圧（ＶＤＤ）が立ち上がると、論理回路２３０から相補関係にある入力信号が入力端子ＩＮ１、ＸＩＮ１に入力される。入力端子ＩＮ１がローレベル、ＸＩＮ１がハイレベルのとき、トランジスタＡがオフ、トランジスタＢがオンし、出力端子ＯＵＴからはローレベルの出力信号が出力される。次に、入力端子ＩＮ１、ＸＩＮ１の入力信号が反転されると、トランジスタＡがオン、トランジスタＢがオフし、ノードＮ１がローレベルとなり、出力端子ＯＵＴからＶＤＤＨのハイレベルの出力信号が出力される。

このように第１の実施例によれば、レベルシフト回路の一部をインバータＣとナンドゲートＤのようにラッチ型とし、高電圧系の信号のみで回路の初期化を行えるようにした結果、図４に示すようにレベルシフト回路１０を８つのトランジスタ構成することができる。これにより、低コストで簡易なレベルシフト回路を提供することが可能となる。さらに、高電圧電源（ＶＤＤＨ）が先に入り、後から低電圧源（ＶＤＤ）が入るようなマルチ電源を利用したアプリケーションに対処することが可能となる。

次に、本発明の第２の実施例について説明する。図５は、第２の実施例に係る半導体チップに搭載される回路例を示している。同図に示すように、オンチップ上に形成された高電圧源３１０は、高電圧（ＶＤＤＨ）を、第１、第２の電圧生成部３２０、３３０、およびレベルシフト回路１２に供給する。パワーオンリセット回路３４０は、電源投入時に高電圧ＶＤＤＨが供給されると、ＶＤＤ１の電圧レベル（ＶＤＤ１−ＧＮＤ）のパワーオンリセット信号ＰＷＲをレベルシフト回路１２へ供給する。

第１の電圧生成部３２０は、高電圧（ＶＤＤＨ）に基づき低電圧（ＶＤＤ２）を生成し、これをレベルシフト回路１２の入力端子ＩＮ１に供給する。第２の電圧生成部３３０は、高電圧（ＶＤＤＨ）に基づき低電圧（ＶＤＤ３）を生成し、これをレベルシフト回路１２の入力端子ＩＮ２に供給する。

レベルシフト回路１２は、第１、第２の電圧生成部３２０、３３０からの入力信号を監視するマルチ電源監視機能を備えている。その構成を図６に示す。レベルシフト回路１２は、同図に示すように、パワーオンリセット信号ＰＷＲの相補入力を受け取る２つのＮ型ＭＯＳトランジスタＡ１、Ｂ１と、入力端子ＩＮ１、ＩＮ２に入力される入力信号の電圧レベルを検出する入力検出回路４０と、ラッチ回路３２とを含んで構成される。

トランジスタＡ１のゲートには、パワーオンリセット信号ＰＷＲが接続され、ドレインは、入力検出回路４０に接続され、ソースはＧＮＤに接続されている。トランジスタＢ１のゲートは、パワーオンリセット信号ＰＷＲを反転した信号が入力され、ドレインは、ラッチ回路３２のノードＮ２および出力端子ＯＵＴに接続され、ソースはＧＮＤに接続されている。

入力検出回路４０は、２つのＮ型ＭＯＳトランジスタＡ２、Ａ３を含んでいる。トランジスタＡ２のゲートには、入力端子ＩＮ１、すなわち第１の電圧生成部３２０からのＶＤＤ２レベルの信号が供給され、ドレインはラッチ回路３２のノードＮ１に接続され、ソースはトランジスタＡ３のドレインに接続されている。トランジスタＡ３のゲートには、入力端子ＩＮ２、すなわち第２の電圧生成部３３０からのＶＤＤ３レベルの信号が供給され、ソースはトランジスタＡ１のドレインに接続されている。

ラッチ回路３２は、高電圧ＶＤＤＨが供給された２つのインバータＣ１、Ｃ２を含んで構成される。インバータＣ１の出力は、ノードＮ２またはレベルシフト回路１２の出力端子ＯＵＴに接続され、かつ、インバータＣ２の入力に接続される。インバータＣ２の出力は、ノードＮ１またはインバータＣ１の入力に接続される。

図７は、レベルシフト回路１２の動作を示すタイミングチャートである。半導体チップの起動時に、高電圧源３１０からＶＤＤＨが各部へ供給される。パワーオンリセット回路３４０は、ＶＤＤＨに基づき、パルス幅Ｔｐのローレベルを含むパワーオンリセット信号ＰＷＲを生成し、これをレベルシフト回路１２へ出力する。このパルス信号に応答して、トランジスタＡ１がオフ、トランジスタＡ２がオンし、ノードＮ２または出力端子ＯＵＴがロー（ＧＮＤ）レベルに固定される。これにより、ラッチ回路３２が初期化され、レベルシフト回路１２の出力端子ＯＵＴが不定状態となることが回避される。

パワーオンリセット信号ＰＷＲがローレベルの間、第１、第２の電圧生成部３２０、３３０から入力端子ＩＮ１、ＩＮ２にＶＤＤ２、ＶＤＤ３の入力信号の供給はなく、トランジスタＡ２、Ａ３はオフのままである。ローレベルの期間Ｔｐは、好ましくは、第１、第２の電圧生成部３２０、３３０からＶＤＤ２、ＶＤＤ３が生成されるまでの期間と等しいかそれよりも短くなるように設定される。

パワーオンリセット信号ＰＷＲがＶＤＤＨに立ち上がると、トランジスタＡ１がオンし、入力検出回路４０は、入力端子ＩＮ１、ＩＮ２に印加される入力信号の電圧レベルの検出を可能とする。また、トランジスタＢ１がオフすることで、ノードＮ２または出力端子ＯＵＴがＧＮＤレベルから切り離される。その後、図７に示すように、入力端子ＩＮ１へＶＤＤ２の電圧が印加され、かつ、入力端子ＩＮ２にＶＤＤ３の電圧が印加されると、トランジスタＡ２、Ａ３がオンし、ノードＮ１がローレベルとなり、出力端子ＯＵＴからレベルシフトされた高電圧ＶＤＤＨの信号が出力される。

このように第２の実施例によれば、多電源からの入力信号の電圧を監視するマルチ電源監視機能を備えたレベルシフト回路を提供することができる。上記例では、入力端子ＩＮ１、ＩＮ２に直接電源電圧を接続することで簡易な構成を実現しているが、監視すべき電圧に精度が要求される場合には、ＵＶＬＯ（Under Voltage Lockout Circuit）からの信号を入力し、これを監視するようにしてもよい。

図８は、半導体チップに搭載される他の回路例である。上記例では、半導体チップ内に、高電圧源３１０、第１、第２の電圧生成部３２０、３３０を設けているが、例えば図８（ａ）に示すように、低電圧ＶＤＤ１、ＶＤＤ２、ＶＤＤ３は、チップの外部端子から供給されるものであってもよい。この場合、パワーオンリセット回路は必ずしも必要ではなく、レベルシフト回路１２の入力検出回路４０のトランジスタＡ１、Ａ２、Ａ３のゲートには、それぞれ外部端子からのＶＤＤ１、ＶＤＤ２、ＶＤＤ３の入力信号が接続される。これにより、外部端子からすべての電圧ＶＤＤ１〜ＶＤＤ３の入力があったときに、レベルシフト回路１２はレベルシフトされた高電圧ＶＤＤＨの出力信号を出力する。

さらに複数の電圧源は、図８（ｂ）に示すように、チップ内部の回路からの信号であってもよい。すなわち、第１、第２、第３の回路から、それぞれＶＤＤ１、ＶＤＤ２、ＶＤＤ３の信号をレベルシフト回路１２へ供給し、これらの信号の電圧レベルを監視し、レベルシフトされた出力信号を出力するようにしてもよい。

次に、本発明の第３の実施例に係るレベルシフト回路を図９に示す。第３の実施例では、パワーオンリセット信号ＰＷＲを用いる代わりに、キャパシタＱ１、Ｑ２を用い、電源監視機能を行うようにしたものである。キャパシタＱ１は、ノードＮ１とＶＤＤＨの間に接続され、キャパシタＱ２は、ノードＮ２とＧＮＤ間に接続される。

入力信号ＩＮ１、ＩＮ２より先行してＶＤＤＨが供給されると、ＶＤＤＨからの電荷がキャパシタＱ１を充電し、ノードＮ１がハイレベルとなり、ノードＮ２、すなわち出力端子ＯＵＴがローレベルに保持される。充電されるまでの間、キャパシタＱ２によりノードＮ２の電位が不定になることが抑制される。その後、入力信号ＩＮ１、ＩＮ２がＶＤＤ２、ＶＤＤ３まで立ち上がると、キャパシタＱ１の電荷は放電され、ノードＮ１がローレベルとなり、キャパシタＱ２に電荷が充電され、ノードＮ２または出力端子ＯＵＴからＶＤＤＨの出力信号が出力される。

このように第３の実施例では、一対のキャパシタＱ１、Ｑ２を設けることで、電源監視機能を有するレベルシフト回路を容易に構成することができる。

上記実施例で説明したレベルシフト回路は、低電圧レベルの入力信号に応答して高電圧レベルの出力信号を出力する例を示したが、これに限定されるものではない。これとは逆に、レベルシフト回路は、高電圧レベルの入力信号に応答して低電圧レベルの出力信号を出力するようにしてもよい。

以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

本発明に係るレベルシフト回路は、外部電源や内部電源等の多電源を利用する回路を搭載する半導体デバイス等において利用される。特に、単一チップ内において動作電圧が異なる複数の回路、例えば、低電圧で演算を行うコア回路と高電圧でディスプレイ等を駆動する駆動回路などが包含される場合に、その利用が促進される。

第１の実施例に係る半導体チップに搭載される回路例を示す図である。 第１の実施例に係るレベルシフト回路の構成を示す図である。 第１の実施例のレベルシフト回路の動作を示すタイミングチャートである。 レベルシフト回路のトランジスタの構成例を示す図である。 第２の実施例に係る半導体チップに搭載される回路例を示す図である。 第２の実施例に係るレベルシフト回路の構成を示す図である。 第２の実施例のレベルシフト回路の動作を示すタイミングチャートである。 第２の実施例に係る半導体チップに搭載される他の回路例を示す図である。 第３の実施例に係るレベルシフト回路の構成を示す図である。 従来の半導体チップに搭載される回路例を示す図である。 従来の一般的なレベルシフト回路を示す図である。 図１０のレベルシフト回路の動作を示すタイミングチャートである。 高電圧から低電圧を生成してレベルシフト回路を動作させる回路例である。 図１２の回路の動作を示すタイミングチャートである。

符号の説明

１０、１２、１４：レベルシフト回路
２０、３４０：パワーオンリセット回路
３０、３２：ラッチ回路
４０：入力検出回路
３１０：高電圧源
３２０：第１の電圧生成部
３３０：第２の電圧生成部

Claims (10)

1. 第１の電圧源の入力信号に応答して第２の電圧源の出力信号を出力するレベルシフト回路であって、
   第２の電圧源の供給よりも遅延して第１の電圧源の入力信号が入力されるとき、第２の電圧源に基づき生成された制御信号に応答して、レベルシフト回路の出力を第２の電圧源における第１または第２の論理レベルの一方の電圧に保持するラッチ回路を含む、レベルシフト回路。
2. 前記ラッチ回路は、第２の電圧源が供給されるナンドゲートおよびインバータを含み、ナンドゲートの出力ノードがインバータの入力に接続され、インバータの出力がナンドゲートの一方の入力に接続され、ナンドゲートの他方の入力には制御信号が接続され、インバータの出力がレベルシフト回路の出力に接続される、請求項１に記載のレベルシフト回路。
3. 前記制御信号は、第２の電圧源から第２の電圧が供給されるとき、前記遅延に対応するパルスを含み、ナンドゲートの出力は、前記パルスに応答して第２の電圧源における第１または第２の論理レベルの一方の電圧に固定される、請求項２に記載のレベルシフト回路。
4. レベルシフト回路はさらに、第１、第２のトランジスタを含み、第１のトランジスタのゲートには、第１の電圧源の入力信号が供給され、一端がナンドゲートの出力に接続され、他端が基準電位に接続され、第２のトランジスタのゲートには、第１のトランジスタの入力信号と相補関係ある入力信号が供給され、一端がインバータの出力に接続され、他端が基準電位に接続される、請求項１ないし３いずれか１つに記載のレベルシフト回路。
5. 第１の電圧源の相補信号をそれぞれゲートに入力する第１、第２のＭＯＳ型トランジスタと、
   第２の電圧源が供給され、該第２の電圧源における異なる論理レベルの電圧を第１および第２のノードにそれぞれ保持可能であり、前記入力信号に応答して第１または第２のノードに保持された第２の電圧源の論理レベルの電圧を出力するラッチ回路とを有し、
   第１のＭＯＳ型トランジスタの一端がラッチ回路の第１のノードに接続され、他端が基準電位に接続され、
   第２のＭＯＳ型トランジスタの一端がラッチ回路の第２のノードに接続され、他端が基準電位に接続され、
   第２の電圧源の供給よりも第１の電圧源の入力信号の入力が遅延されるとき、前記遅延時間に対応する期間、ラッチ回路の第１または第２のノードを第１または第２の論理レベルの一方の電圧に固定する、レベルシフト回路。
6. 前記ラッチ回路は、電源投下時に第２の電圧源に基づき生成されるパワーオンリセット信号を入力し、該パワーオンリセット信号に応答して第１または第２のノードを第１または第２の論理レベルの一方の電圧に固定する、請求項５に記載のレベルシフト回路。
7. 第１の電圧源を含む複数の電圧源から供給される複数の入力信号を監視する機能を備えたレベルシフト回路であって、
   前記複数の入力信号を入力し、各入力信号が対応する電圧源の電圧レベルであるか否かを検出する検出回路と、
   第２の電圧源が供給され、第２の電圧源における異なる論理レベルの電圧をそれぞれ第１および第２のノードに保持可能であり、第１のノードに接続された検出回路の検出結果に応答して第２のノードに保持された第２の電圧源の論理レベルの電圧を出力するラッチ回路と、
   第２の電圧源の供給よりも第１の電圧源の入力信号の入力が遅延されるとき、当該遅延時間に対応する期間、ラッチ回路の第１または第２のノードを第１または第２の論理レベルの一方の電圧に固定するトランジスタ回路と、
   を有するレベルシフト回路。
8. 前記検出回路により各入力信号が対応する電圧源の電圧レベルが検出されたとき、第１のノードが第１または第２の論理レベルの他方の電圧となる、請求項７に記載のレベルシフト回路。
9. 検出回路は、直列に接続された複数のＭＯＳ型トランジスタを含み、各トランジスタのゲートには各入力信号が接続され、複数のトランジスタが導通したとき第１のノードが前記他方の電圧となる、請求項８に記載のレベルシフト回路。
10. 第１の電圧源を含む複数の電圧源から供給される複数の入力信号を監視する機能を備えたレベルシフト回路であって、
    前記複数の入力信号を入力し、各入力信号が対応する電圧源の電圧レベルであるか否かを検出する検出回路と、
    第２の電圧源が供給され、第２の電圧源における異なる論理レベルの電圧をそれぞれ第１および第２のノードに保持可能であり、第１のノードに接続された検出回路の検出結果に応答して第２のノードに保持された第２の電圧源の論理レベルの電圧を出力するラッチ回路と、
    第２の電圧源と第１のノード間に接続された第１のキャパシタと、
    第２のノードと基準電位間に接続された第２のキャパシタと
    を有するレベルシフト回路。

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