JP2011033961A - スタートパルス生成回路 - Google Patents

Abstract

【課題】同一導電型のトランジスタのみで構成され、少なくとも２相のクロック信号で動作が可能であり、且つ、スタートパルスの非活性レベルの電位が安定した、スタートパルス生成回路を提供する。
【解決手段】スタートパルス生成回路は、クロック信号／ＣＬＫを出力端子ＯＵＴＳに供給するトランジスタＱ１と、出力端子ＯＵＴＳを放電するトランジスタＱ２と、トランジスタＱ１，Ｑ２を制御する制御部２２とを備える。制御部２２は、ハイ側電源（ＶＤＤ）の投入およびシフトレジスタの最後段の次段に設けられたダミー段の出力信号ＧＤの活性に応答して、トランジスタＱ１をオン、トランジスタＱ２をオフにする。また最前段の出力信号Ｇ₁の活性化に応答して、トランジスタＱ１をオフ、トランジスタＱ２をオンにする。
【選択図】図６

Description

本発明は、画像表示装置、撮像装置等の電気光学装置に使用される走査線駆動回路に関するものであり、特に同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なスタートパルス生成回路に関するものである。

走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。

ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくしコスト低減をするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。

ゲート線駆動回路は、最前段の単位シフトレジスタに入力されるスタートパルスを次々に後段の単位シフトレジスタへと伝達することによって、ゲート線を順番に選択するように動作する。そのスタートパルスはゲート線駆動回路の外部から供給される信号（外部信号）であり、ゲート線駆動回路とは異なる基板に形成されたスタートパルス生成回路で生成される。

しかし外部信号が増えると、その生成回路や外部信号のレベル調整を行うレベルシフタなど必要な回路が増加し、装置のコスト増大の要因となる。従って、電気光学装置の製造コストを低減するためには、外部信号をできるだけ少なくすることが好ましい。そのためスタートパルス生成回路を表示装置上に設けることで、スタートパルスを外部から供給する必要を無くし、外部信号の数を削減する試みも成されている（例えば特許文献１，２）。

特開２００６−２６９００２号公報 米国特許出願公開第２００８／０１２２７７４号明細書

特許文献１では、ゲート線駆動回路を制御する２相のクロック信号の活性化タイミングを制御してスタートパルスを生成している。即ち、走査期間の最初に片方のクロック信号が１．５周期継続してハイレベルにすることで、両方のクロック信号が同時に活性化する期間を設け、それらのクロック信号を入力とするＮＡＮＤ回路の出力をスタートパルスとして用いている。しかし特許文献１には、同一導電型のトランジスタのみを用いて構成したスタートパルス生成回路については開示されていない。

一方、特許文献２では、３相以上のクロック信号を用いるシフトレジスタにおいて、３相以上のクロック信号のうちの２つを入力とするＡＮＤ回路の出力をスタートパルスとして用いる例が示されており、その２つのクロック信号が同時に活性化する期間を設けることによってスタートパルスを活性化している。

特許文献２の同文献のＦＩＧ．３Ｂには、Ｎ型トランジスタのみで構成されるスタートパルス生成回路が示されているが、スタートパルスの活性レベル（Ｈレベル）の電位が、トランジスタのしきい値電圧分の損失を伴う。スタートパルスの活性レベルの電位が低いと、最前段の単位シフトレジスタの動作マージンが低下するため好ましくない。またスタートパルスは走査期間の最初に活性化した後は次の走査期間まで非活性レベル（Ｌレベル）に維持される必要があるが、上記トランジスタのゲートに供給されるクロック信号がＬレベルになる度に、当該トランジスタがオフし、スタートパルスがフローティング状態のＬレベルになる。そのため最前段の単位シフトレジスタの入力端子の電位が不安定になり、誤動作を生じさせる要因となる可能性もある。

本発明は以上の課題を解決するためになされたものであり、同一導電型のトランジスタのみで構成され、少なくとも２相のクロック信号で動作が可能であり、且つ、スタートパルスの非活性レベルの電位が安定した、スタートパルス生成回路を提供することを目的とする。

本発明に係るスタートパルス生成回路は、多段のシフトレジスタの動作を開始させるスタートパルスを生成するスタートパルス生成回路であって、前記多段のシフトレジスタを駆動する多相のクロック信号のうちの１つを受けるクロック端子と、前記スタートパルスを出力するための出力端子と、前記クロック端子と前記出力端子との間に接続する第１トランジスタと、前記出力端子を放電する第２トランジスタと、前記第１および第２トランジスタを制御する制御回路とを備え、前記制御回路は、電源の投入に応答して、前記第１トランジスタをオン、前記第２トランジスタをオフにするものである。

本発明に係るスタートパルス生成回路によれば、同一導電型のトランジスタのみを用いて構成できるため、容易に画素およびゲート線駆動回路と同じ基板上に形成することができる。スタートパルスを外部から入力する必要が無くなり、電気光学装置のコスト削減に寄与できる。また、少なくとも２相のクロック信号で動作が可能であるため汎用性が高く、スタートパルスの非活性レベルの電位が安定するため、走査線駆動回路の誤動作の発生が抑制され、動作の信頼性が向上する。

本発明の適用例である表示装置の構成を示す概略ブロック図である。 実施の形態１に係るゲート線駆動回路のブロック図である。 単位シフトレジスタの回路図である。 ゲート線駆動回路の動作を説明するためのタイミング図である。 ダミーの単位シフトレジスタＳＲ（ダミー段）の回路図である。 実施の形態１に係るスタートパルス生成回路の回路図である。 実施の形態１に係るスタートパルス生成回路の動作を示す信号波形図である。 実施の形態１に係るスタートパルス生成回路の回路図である。 実施の形態１に係るスタートパルス生成回路の回路図である。 実施の形態１の変更例に係るスタートパルス生成回路の回路図である。 実施の形態２に係るゲート線駆動回路のブロック図である。 双方向シフトが可能な単位シフトレジスタの回路図である。 実施の形態２に係る順方向スタートパルス生成回路の回路図である。 実施の形態２に係る逆方向スタートパルス生成回路の回路図である。 実施の形態２の変更例に係るスタートパルス生成回路の回路図である。 最後段の単位シフトレジスタの回路図である。 最前段の単位シフトレジスタの回路図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。

よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。

特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。

本発明のスタートパルス生成回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。

逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。

本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。

また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。

＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。

液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るスタートパルス生成回路は、ゲート線駆動回路３０に搭載される。

液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ₁，ＤＬ₂…に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。

図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃…，ＳＲ_nと、最後段である単位シフトレジスタＳＲ_nのさらに次段に接続するダミーの単位シフトレジスタＳＲＤとで構成される、多段のシフトレジスタで構成されている（以下、単位シフトレジスタＳＲ₁，ＳＲ₂…を「単位シフトレジスタＳＲ」と総称し、ダミーの単位シフトレジスタＳＲＤを「ダミー段」と称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。

また図２に示すクロック信号発生器３１は、各々位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲおよびダミーシフトレジスタＳＲＤに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御されている。

本願発明のスタートパルス生成回路３２は、最前段の単位シフトレジスタＳＲ₁にスタートパルスＳＴを供給する。スタートパルス生成回路３２の詳細については後述する。

それぞれの単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫおよびリセット端子ＲＳＴには、クロック信号発生器３１が出力するクロック信号ＣＬＫ，／ＣＬＫのうちのいずれかが供給される。単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴからの出力信号Ｇは、ゲート線ＧＬを活性化するための垂直（又は水平）走査パルスとなる。

第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＴが入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮにはその前段の出力信号Ｇが入力される。即ち、第２段以降の単位シフトレジスタＳＲの入力端子ＩＮは、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。

この構成のゲート線駆動回路３０においては、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ，／ＣＬＫに同期して、前段から入力される入力信号（前段の出力信号Ｇ）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

ここで、本発明の説明を容易にするために、従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。

図３の如く、従来の単位シフトレジスタＳＲは、既に図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（以下「ロー側電源電位」）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（以下「ハイ側電源電位」）ＶＤＤが供給される第２電源端子Ｓ２を有している。以下の説明では、ロー側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。

単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１０１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ１０２とにより構成されている。以下、トランジスタＱ１０１のゲート（制御電極）が接続するノードを「ノードＮ１０１」、トランジスタＱ１０２のゲートノードを「ノードＮ１０２」と称する。

トランジスタＱ１０１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１０１との間）には容量素子Ｃ１０１が設けられている。またノードＮ１０１と入力端子ＩＮとの間には、ダイオード接続されたトランジスタＱ１０３が接続している。ノードＮ１０１と第１電源端子Ｓ１との間には、トランジスタＱ１０４並びにトランジスタＱ１０５が接続する。トランジスタＱ１０４のゲートはリセット端子ＲＳＴに接続し、トランジスタＱ１０５のゲートはノードＮ１０２に接続する。

ノードＮ１０２と第２電源端子Ｓ２との間には、ダイオード接続されたトランジスタＱ１０６が接続し、ノードＮ１０２と第１電源端子Ｓ１との間にはトランジスタＱ１０７が接続する。トランジスタＱ１０７のゲートはノードＮ１０１に接続する。トランジスタＱ１０７は、トランジスタＱ１０６よりも駆動能力（電流を流す能力）が充分大きく設定されている。即ち、トランジスタＱ１０７のオン抵抗はトランジスタＱ１０６のオン抵抗よりも小さい。よってトランジスタＱ１０７のゲート電位が上昇するとノードＮ１０２の電位は下降し、反対にトランジスタＱ１０７のゲート電位が下降するとノードＮ１０２の電位は上昇する。即ちトランジスタＱ１０６，Ｑ１０７は、ノードＮ１０１を入力端としノードＮ１０２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ１０６，Ｑ１０７のオン抵抗値の比によってその動作が規定されるものであり、「レシオ型インバータ」と呼ばれる。また当該インバータは、出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ１０２を駆動する「プルダウン駆動回路」として機能している。

図３の単位シフトレジスタＳＲの具体的な動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｋ段目の単位シフトレジスタＳＲ_kの動作を代表的に説明する。

簡単のため、当該単位シフトレジスタＳＲ_kのクロック端子ＣＫにクロック信号ＣＬＫが入力されているとする（例えば図２における奇数段目の単位シフトレジスタ（ＳＲ₁，ＳＲ₃…）がこれに該当する）。また入力端子ＩＮには前段（単位シフトレジスタＳＲ_k-1）の出力信号Ｇ_k-1が入力され、リセット端子ＲＳＴには次段（単位シフトレジスタＳＲ_k+1）の出力信号Ｇ_k+1が入力されるものとする。さらにクロック信号ＣＬＫ，／ＣＬＫのＨ（High）レベルの電位はハイ側電源電位ＶＤＤであり、Ｌ（Low）レベルの電位はロー側電源電位ＶＳＳであるとする。また単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。

まず初期状態として、単位シフトレジスタＳＲ_kのノードＮ１０１がＬレベル（ＶＳＳ）であるとする（以下、この状態を「リセット状態」と称す）。このときトランジスタＱ１０７はオフしているため、ノードＮ１０２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（後段の出力信号Ｇ_k+1）、入力端子ＩＮ（前段の出力信号Ｇ_k-1）は何れもＬレベルであるとする。

リセット状態では、トランジスタＱ１０１がオフ、トランジスタＱ１０２がオンであるので、出力端子ＯＵＴ（出力信号Ｇ_k）は、クロック端子ＣＫ（クロック信号ＣＬＫ）のレベルに関係なくＬレベルに保たれる。即ち、単位シフトレジスタＳＲ_kが接続するゲート線ＧＬｋは非選択状態にある。

その状態から、入力端子ＩＮに入力される前段の出力信号Ｇ_k-1（第１段目の場合はスタートパルスＳＴ）がＨレベルになると、トランジスタＱ１０３がオンになる。このときトランジスタＱ１０５もオンしているが、トランジスタＱ１０３はトランジスタＱ１０５よりもオン抵抗が充分小さく設定されているため、ノードＮ１０１のレベルは上昇する。

それによりトランジスタＱ１０７が導通し始めノードＮ１０２のレベルは下降する。するとトランジスタＱ１０５の抵抗が高くなり、ノードＮ１０１のレベルが急速に上昇してトランジスタＱ１０７を充分にオンにする。その結果ノードＮ１０２はＬレベル（ＶＳＳ）になり、トランジスタＱ１０５がオフし、ノードＮ１０１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。このようにノードＮ１０１がＨレベルの状態（以下「セット状態」と称す）になると、ノードＮ１０２がＬレベルになるので、トランジスタＱ１０１がオン、トランジスタＱ１０２がオフの状態となる。

その後、前段の出力信号Ｇ_k-1はＬレベルに戻り、トランジスタＱ１０３はオフになるが、トランジスタＱ１０４，Ｑ１０５もオフしているため、ノードＮ１０１はフローティング状態（高インピーダンス状態）でＨレベルに保たれ、セット状態は維持される。

次いでクロック端子ＣＫのクロック信号ＣＬＫがＨレベルになると、オン状態のトランジスタＱ１０１を通して出力端子ＯＵＴが充電され、出力信号Ｇ_kがＨレベルになる。

このとき容量素子Ｃ１０１およびトランジスタＱ１０１のゲート・チャネル間容量を介した結合により、ノードＮ１０１は特定の電圧だけ昇圧される（このためノードＮ１０１は「昇圧ノード」と称されることもある）。従って出力端子ＯＵＴのレベルが上昇してもトランジスタＱ１０１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、トランジスタＱ１０１は低インピーダンスに維持される。それにより、出力信号Ｇ_kはクロック信号ＣＬＫに追随して素早くレベル変化する。またトランジスタＱ１０１のゲート・ソース間電圧が充分大きければ、トランジスタＱ１０１は非飽和領域での動作（非飽和動作）するため、しきい値電圧分の損失は生じず、出力信号Ｇ_kはクロック信号ＣＬＫと同じ電位ＶＤＤまで上昇する。

出力信号Ｇ_kは、クロック信号ＣＬＫがＨレベルの期間だけＨレベルになり、ゲート線ＧＬｋを活性化して選択状態にする。そして、クロック信号ＣＬＫがＬレベルに戻ると、出力端子ＯＵＴがトランジスタＱ１０１を通して放電され、出力信号Ｇ_kはＬレベルになり、ゲート線ＧＬｋは非選択状態に戻る。

出力信号Ｇ_kがＨレベルになったとき、次段の単位シフトレジスタＳＲ_k+1はセット状態になっているので、次にクロック信号／ＣＬＫがＨレベルになるとき、その出力信号Ｇ_k+1がＨレベルになる。すると単位シフトレジスタＳＲ_kでは、トランジスタＱ１０４がオンになり、ノードＮ１０１が放電されてＬレベルになる。応じて、トランジスタＱ１０７がオフになり、ノードＮ１０２はＨレベルになる。即ち単位シフトレジスタＳＲ_kはリセット状態に戻る。リセット状態ではトランジスタＱ１０５がオンしてノードＮ１０１を低インピーダンスのＬレベルにするため、リセット状態は次のフレーム期間に前段の出力信号Ｇ_k-1が活性化するまで継続される。

以上の動作をまとめると、単位シフトレジスタＳＲ_kは、入力端子ＩＮの信号（スタートパルスＳＴまたは前段の出力信号Ｇ_k-1）が活性化しない間はリセット状態を維持する。リセット状態ではトランジスタＱ１０１がオフ、トランジスタＱ１０２がオンであるので、出力信号Ｇ_kは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして、入力端子ＩＮの信号が活性化すると、単位シフトレジスタＳＲ_kはセット状態に切り替わる。セット状態ではトランジスタＱ１０１がオン、トランジスタＱ１０２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫまたは／ＣＬＫ）が活性化する期間、出力信号Ｇ_kが活性化される。そしてその後リセット端子ＲＳＴの信号（次段の出力信号Ｇ_k+1）が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、単位シフトレジスタＳＲ₁に入力されるスタートパルスＳＴの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ₁，Ｇ₂，Ｇ₃…が順に活性化される（図４のタイミング図参照）。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃…を順番に駆動することができる。

なお、最後段である単位シフトレジスタＳＲ_nは、ダミー段ＳＲＤの出力信号ＧＤ（以下「ダミー信号」）によってリセット状態にされる。図５は、ダミー段ＳＲＤの回路図である。ダミー段ＳＲＤは、通常の単位シフトレジスタＳＲ（図３）とほぼ同じ構成であるが、トランジスタＱ１０４をノードＮ１０１と入力端子ＩＮとの間に接続させ、リセット端子ＲＳＴ（トランジスタＱ１０４のゲート）にクロック信号／ＣＬＫを入力させている。

ダミー段ＳＲＤは、最後段である単位シフトレジスタＳＲ_nの出力信号Ｇ_nがＨレベルになるとセット状態になり、次いでクロック信号ＣＬＫがＨレベルになるときにダミー信号ＧＤを活性化させ、その後クロック信号／ＣＬＫがＨレベルになるとリセット状態になる。つまりダミー信号ＧＤは、単位シフトレジスタＳＲ_nの出力信号Ｇ_nの活性期間の直後に活性化する信号であり、最後段の単位シフトレジスタＳＲ_nをリセット状態にするいわゆる「エンドパルス」として機能する。

上の例では、複数の単位シフトレジスタＳＲが２相クロックに基づいて動作する例を示したが、３相以上のクロック信号を使用して動作させることも可能である。

以下、実施の形態１に係るスタートパルス生成回路３２の詳細について説明する。図６はスタートパルス生成回路３２の回路図である。当該スタートパルス生成回路３２においても、第１電源端子Ｓ１にはロー側電源電位ＶＳＳ、第２電源端子Ｓ２にはハイ側電源電位ＶＤＤがそれぞれ供給されているものとする。

図６の如く、スタートパルス生成回路３２は、スタートパルスＳＴを出力するための出力端子ＯＵＴＳの充電・放電を行う出力部２１と、当該出力部２１の動作を制御する制御部２２（制御回路）とから構成される。

出力部２１は、クロック端子ＣＫＳと出力端子ＯＵＴＳとの間に接続するトランジスタＱ１と、出力端子ＯＵＴＳと第１電源端子Ｓ１との間に接続するトランジスタＱ２とから成る。トランジスタＱ１は、クロック端子ＣＫＳに供給されるクロック信号／ＣＬＫを、制御部２２が規定するタイミング（各フレーム期間の先頭）で出力端子ＯＵＴＳに供給することにより、スタートパルスＳＴを活性化させるように機能する。トランジスタＱ２は、スタートパルスＳＴの非活性期間に当該出力端子ＯＵＴＳを低インピーダンスのＬレベルに維持するように機能する。ここでトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」と定義する。

制御部２２は、第１入力端子ＩＮＳ１に入力される最前段（単位シフトレジスタＳＲ₁）の出力信号Ｇ₁、並びに第２入力端子ＩＮＳ２に入力されるダミー段ＳＲＤの出力信号（ダミー信号）ＧＤに基づいて、出力部２１を制御するものであり、以下のトランジスタＱ３〜Ｑ１０および容量素子Ｃ１から構成される。

トランジスタＱ３〜Ｑ７，Ｑ９は、第１入力端子ＩＮＳ１および第２入力端子ＩＮＳ２に入力される信号に応じて、互いに相補な信号を２つの出力ノード（それぞれ「ノードＮ２」および「ノードＮ３」と定義する）に出力するフリップフロップ回路を構成する。

トランジスタＱ６は、第２電源端子Ｓ２とノードＮ２との間に接続し、ゲートが第２電源端子Ｓ２に接続される（トランジスタＱ６はダイオード接続されている）。トランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続し、ゲートはノードＮ３に接続される。トランジスタＱ９は、第２電源端子Ｓ２とノードＮ３との間に接続し、ゲートが第２電源端子Ｓ２に接続される（トランジスタＱ９はダイオード接続されている）。トランジスタＱ５は、ノードＮ３と第１電源端子Ｓ１との間に接続し、ゲートはノードＮ２に接続される。

トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく設定されている。それにより、トランジスタＱ６，Ｑ７は、ノードＮ３を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。同様に、トランジスタＱ５は、トランジスタＱ９よりもオン抵抗が充分小さく設定されており、トランジスタＱ５，Ｑ９は、ノードＮ２を入力端、ノードＮ３を出力端とするレシオ型インバータを構成している。この２つのインバータは環状に接続し、ノードＮ２，Ｎ３のレベルを保持するラッチ回路を構成している。

詳細は後述するが、このスタートパルス生成回路３２では、ノードＮ３の実質的な充電動作はトランジスタＱ３または容量素子Ｃ１によって行われ、トランジスタＱ９は専ら、ノードＮ３が高インピーダンス状態でＨレベルになったときに当該ノードＮ３に生じるリーク電流を補償して、そのＨレベルを保持するレベル保持素子として働く。従ってリーク電流によるノードＮ３のレベル低下が無視できる程度ならば、トランジスタＱ９は省略されてもよい。

トランジスタＱ３は、ノードＮ３と第２電源端子Ｓ２との間に接続し、ゲートが第２入力端子ＩＮＳ２に接続される。トランジスタＱ３は、第２入力端子ＩＮＳ２の信号（ダミー信号ＧＤ）の活性化に応じてノードＮ３をＨレベルにできるように、トランジスタＱ５よりもオン抵抗が小さく設定されている。トランジスタＱ４は、ノードＮ３と第１電源端子Ｓ１との間に接続され、ゲートが第１入力端子ＩＮＳ１に接続される。トランジスタＱ４は、第１入力端子ＩＮＳ１の信号（最前段の出力信号Ｇ₁）の活性化に応じてノードＮ３をＬレベルにできるように、トランジスタＱ９よりもオン抵抗が小さく設定されている。

ノードＮ３，Ｎ４のレベルを保持するラッチ回路（トランジスタＱ５〜Ｑ７，Ｑ９）と、ノードＮ３のレベルを制御するトランジスタＱ３，Ｑ４とにより、フリップフロップ回路が構成される。ノードＮ３がＬレベル、ノードＮ２がＨレベルの状態を「リセット状態」、ノードＮ３がＨレベル、ノードＮ２がＬレベルの状態を「セット状態」と定義すると、このフリップフロップ回路は、第１入力端子ＩＮＳ１がＨレベルになるとリセット状態になり、第２入力端子ＩＮＳ２がＨレベルになるとセット状態になる、いわゆるＲＳ型フリップフロップとして機能する。

ノードＮ２は、出力部２１のトランジスタＱ２のゲートに接続され、ノードＮ３は、ゲートが第２電源端子Ｓ２に接続されたトランジスタＱ１０を介してノードＮ１（トランジスタＱ１のゲート）に接続される。

また制御部２２において、ノードＮ３と第２電源端子Ｓ２には容量素子Ｃ１が接続され、ノードＮ２と第２電源端子Ｓ２との間には、ノードＮ２に接続したゲートを有するトランジスタＱ８が接続される（トランジスタＱ８はダイオード接続されている）。これら容量素子Ｃ１およびトランジスタＱ８は、電源投入時（ハイ側電源電位ＶＤＤの立ち上がり時）にフリップフロップ回路をセット状態（ノードＮ２がＬレベル、ノードＮ３がＨレベル）に初期化するための働きをする。

即ち、容量素子Ｃ１は、電源投入時に第２電源端子Ｓ２の電位が上昇するのに伴い、ノードＮ３を昇圧することで、ノードＮ３をＨレベルに初期化する。応じてトランジスタＱ７がオンするので、ノードＮ２はＬレベルに初期化される。一方、トランジスタＱ８は、電源遮断時（ハイ側電源電位ＶＤＤの立ち下がり時）にノードＮ２を放電して電位Ｖｔｈ以下にする放電素子として機能する。電源遮断時にノードＮ２を放電することでトランジスタＱ５がオフ状態になるため、次回の電源投入時も上記のようにノードＮ３が容量素子Ｃ１によって昇圧されることになる。

以下、図６のスタートパルス生成回路３２の動作を説明する。図７は、当該スタートパルス生成回路３２の動作を示す信号波形図である。

図７の時刻ｔ０は電源投入時である。よって時刻ｔ０の前では、第２電源端子Ｓ２の電位（ハイ側電源電位）はＶＳＳである。この状態では、トランジスタＱ８の働きによりノードＮ２は電位Ｖｔｈ以下のＬレベルになっており、トランジスタＱ５はオフしている。またトランジスタＱ１０はオフ状態である。さらに最前段の出力信号Ｇ₁およびダミー信号ＧＤのレベルは不定状態である。よってノードＮ１，Ｎ３のレベルは不定であるが、ここではそれらは共に略ＶＳＳであるとする。

この状態から時刻ｔ０で電源が投入され、第２電源端子Ｓ２の電位（ハイ側電源電位）がＶＳＳからＶＤＤへと変化すると、各単位シフトレジスタＳＲ（図３）およびダミー段ＳＲＤ（図５）はそれぞれリセット状態になり、最前段の出力信号Ｇ₁およびダミー信号ＧＤがＬレベルになる。応じてスタートパルス生成回路３２のトランジスタＱ３，Ｑ４はオフ状態になる。

第２電源端子Ｓ２の電位上昇に伴って、容量素子Ｃ１を介する結合により、ノードＮ３が昇圧される。容量素子Ｃ１の容量値はノードＮ３の寄生容量値に比べて充分大きく設定されており、ノードＮ３の電位は第２電源端子Ｓ２と同様にＶＤＤだけ上昇してＨレベル（ＶＤＤ）になる。応じてトランジスタＱ７がオンになる。このときトランジスタＱ６もオンになるが、トランジスタＱ７はトランジスタＱ６よりもオン抵抗が充分小さいためノードＮ２の電位は略ＶＳＳになり、ノードＮ２はＬレベルに維持される。その結果、制御部２２のフリップフロップ回路がセット状態に初期化される。

またトランジスタＱ１０がオンになるため、ノードＮ３がＨレベル（ＶＤＤ）になると、ノードＮ１も充電されてＨレベルになる。但しトランジスタＱ１０は飽和領域で動作するため、ノードＮ１の電位はＶＤＤ−Ｖｔｈになる。

このように時刻ｔ０ではノードＮ１がＨレベル、ノードＮ２がＬレベルになるので、トランジスタＱ１がオン、トランジスタＱ２がオフの状態となる。この時点ではクロック信号／ＣＬＫはＬレベル（ＶＳＳ）なので、出力端子ＯＵＴＳ（スタートパルスＳＴ）は電位ＶＳＳのＬレベルになる。

なお、電源が投入されて第２電源端子Ｓ２が電位ＶＤＤになったとき、ノードＮ３，Ｎ１はフローティング状態のＨレベルになるため、ノードＮ３，Ｎ１にリーク電流が生じるとそれらのレベルは低下する。トランジスタＱ９は、このリーク電流を補償してＨレベルを保持するレベル保持素子として働く。従ってトランジスタＱ９は、同じようにノードＮ３に電流を供給可能な素子、例えば抵抗素子や定電流素子等で置き換えてもよい。但し、そのレベル保持素子は、トランジスタＱ５またはＱ４がオンしたときにノードＮ３がＬレベルになるように、トランジスタＱ５，Ｑ４よりも充分高い抵抗値を有する必要がある。

また、電源投入（時刻ｔ０）からクロック信号／ＣＬＫの活性化（時刻ｔ１）までの間隔が短く、その間のノードＮ３のレベル低下が実質的に無いものとみなせる場合は、トランジスタＱ９は省略してもよい。

時刻ｔ１でクロック信号／ＣＬＫがＨレベル（ＶＤＤ）になると、オン状態のトランジスタＱ１を通して出力端子ＯＵＴＳが充電され、スタートパルスＳＴがＨレベルになる。このときトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１が昇圧される。ノードＮ１が昇圧されるときトランジスタＱ１０はオフになり、ノードＮ１の電荷がノードＮ３に接続した容量素子Ｃ１へと流れ込むことが防止される。よってノードＮ１の電位はクロック信号／ＣＬＫの振幅と同じＶＤＤだけ上昇し、２・ＶＤＤ−Ｖｔｈになる。従ってトランジスタＱ１は非飽和領域で動作し、出力端子ＯＵＴＳの電位はクロック信号／ＣＬＫと同じ電位ＶＤＤまで上昇する。

時刻ｔ２でクロック信号／ＣＬＫがＬレベル（ＶＳＳ）になると、出力端子ＯＵＴＳはオン状態のトランジスタＱ１を通して放電され、スタートパルスＳＴはＬレベル（ＶＳＳ）になる。このときトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１は昇圧前の電位ＶＤＤ−Ｖｔｈに戻る。このようにスタートパルスＳＴは、クロック信号／ＣＬＫの１つのパルスと同じ波形の信号となる。

上記の時刻ｔ１でスタートパルスＳＴがＨレベルになったとき、最前段の単位シフトレジスタＳＲ₁はセット状態になっている。よって時刻ｔ３でクロック信号ＣＬＫがＨレベルになると、最前段の出力信号Ｇ₁がＨレベルになる。

するとスタートパルス生成回路３２では、トランジスタＱ４がオンし、ノードＮ３が放電されてＬレベル（ＶＳＳ）になる。このときノードＮ１もトランジスタＱ１０を通して放電されてＬレベル（ＶＳＳ）になる。ノードＮ３がＬレベルになると、トランジスタＱ７がオフになるためノードＮ２がトランジスタＱ６によって充電されてＨレベルになる。応じてトランジスタＱ５がオンになる。その結果、制御部２２のフリップフロップ回路がリセット状態になる。

このようにトランジスタＱ４によってノードＮ３がＬレベルにされると、ノードＮ１がＬレベル、ノードＮ２がＨレベルに変化するので、トランジスタＱ１がオフ、トランジスタＱ３がオンの状態となる。従って、出力端子ＯＵＴＳは低インピーダンスのＬレベルになる。

ここで、トランジスタＱ６は、トランジスタＱ７がオフしたときにノードＮ２を充電すると共に、ノードＮ２に生じるリーク電流を補償してそのＨレベル電位の低下を防止するレベル保持素子として働く。従って、トランジスタＱ６は、同じようにノードＮ２へ電流を供給できる素子、例えば抵抗素子、定電流素子に置き換えてもよい。

ところで、トランジスタＱ６は、トランジスタＱ７と共にレシオ回路を構成しているため、消費電力削減の観点からはオン抵抗は大きい方が好ましいが、そうするとノードＮ２の充電速度が遅くなり、ノードＮ２をＨレベルに変化させるときの立ち上がり速度が低下する。そこで図８の如く、トランジスタＱ６に並列に、ゲートが第１入力端子ＩＮＳ１に接続したトランジスタＱ１５を設けてもよい。これによりトランジスタＱ６による消費電力の増大を伴わずに、トランジスタＱ１５がノードＮ２の充電速度を高めることができる。

なお、トランジスタＱ１５のオン抵抗を、トランジスタＱ７のオン抵抗よりも充分小さく設定すれば、トランジスタＱ４を用いずともフリップフロップ回路をリセット状態に変化させることができる。よってその場合はトランジスタＱ４は省略してもよい。

時刻ｔ４以降は、トランジスタＱ５〜Ｑ７，Ｑ９から成るラッチ回路がノードＮ２のＨレベルと、ノードＮ３のＬレベルを維持するため、トランジスタＱ１はオフ、トランジスタＱ２はオンにそれぞれ維持される。よってスタートパルスＳＴは低インピーダンスのＬレベルに維持される。

その後、約１フレーム期間経過した時刻ｔ５で、ダミーシフトレジスタＳＲＤの出力信号（ダミー信号）ＧＤがＨレベル（ＶＤＤ）になる。するとスタートパルス生成回路３２では、トランジスタＱ３がオンし、ノードＮ３はＨレベルになる。応じてトランジスタＱ７がオンし、ノードＮ２がＬレベル（ＶＳＳ）になるので、トランジスタＱ５がオフになる。この結果、制御部２２のフリップフロップ回路はセット状態になる。

よって上記の時刻ｔ０と同様に、ノードＮ１がＨレベルになってトランジスタＱ１がオンし、ノードＮ２がＬレベルになってトランジスタＱ２がオフする。なお、トランジスタＱ３は飽和領域で動作するため、ノードＮ３のＨレベル電位は時刻ｔ０よりもしきい値電圧Ｖｔｈだけ低いＶＤＤ−Ｖｔｈになるが、トランジスタＱ１０のゲート電位はＶＤＤであるため、ノードＮ１の電位は時刻ｔ０と同様にＶＤＤ−Ｖｔｈまで充電される。

図６の回路に対し、図９の如くノードＮ２と第１電源端子Ｓ１との間にとの間に、第２入力端子ＩＮＳ２に接続したゲートを有するトランジスタＱ１６を接続させてもよい。これにより、ノードＮ３の充電と同時にノードＮ２の放電が開始されるようになり、ノードＮ２がＬレベルに変化する立ち下がり速度を速くできる。

ダミー信号ＧＤが活性化された後、次のフレームでスタートパルスＳＴを活性化させるタイミングまでの期間（ブランキング期間）は、クロック信号ＣＬＫ，／ＣＬＫの活性化は禁止される。その間、トランジスタＱ５〜Ｑ７，Ｑ９から成るラッチ回路がノードＮ２のＬレベルと、ノードＮ３のＨレベルを維持するため、トランジスタＱ１はオン、トランジスタＱ２はオフにそれぞれ維持される。よってスタートパルスＳＴは低インピーダンスのＬレベルに維持される。

ブランキング期間が終了して次のフレーム期間に入るとき、クロック信号／ＣＬＫがＨレベルになると、スタートパルス生成回路３２は上記の時刻ｔ１〜ｔ４と同様の動作を行い、スタートパルスＳＴを活性化させる。

トランジスタＱ９は、ブランキング期間においてノードＮ３のリーク電流に起因するＨレベル電位の低下を防止するようにも機能する。よってブランキング期間のノードＮ３の電位低下が無視できる程度の場合は、トランジスタＱ９を省略してもよい。

スタートパルス生成回路３２は、フレーム毎に上記の時刻ｔ１〜ｔ６の動作を繰り返し行うことで、各フレームの先頭でスタートパルスＳＴを活性化させる。但し、ノードＮ３をＨレベルにする動作は、電源が投入されて最初のフレーム（図７の第１フレーム）の前では容量素子Ｃ１が第２電源端子Ｓ２の活性化に応答して行い、その後のフレーム（図７の第２フレーム以降）の前ではトランジスタＱ３がダミー信号ＧＤの活性化に応答して行っている。

以上のように、本実施の形態に係るスタートパルス生成回路３２は、同一導電型のトランジスタのみで構成されており、２相のクロック信号で動作が可能である。またスタートパルスＳＴの非活性期間では、トランジスタＱ２がオンを維持して出力端子ＯＵＴＳを低インピーダンスのＬレベルにするため、スタートパルスＳＴの非活性レベルの電位は安定したものとなる。さらにスタートパルスＳＴの活性期間では、トランジスタＱ１が非飽和領域で動作して出力端子ＯＵＴＳを充電するため、スタートパルスＳＴのＨレベル電位にトランジスタＱ１のしきい値電圧分の損失が生じない。つまりスタートパルスＳＴのＨレベル電位を、クロック信号／ＣＬＫのＨレベルと同じ電位ＶＤＤにすることができる。

なお、本実施の形態では、第１入力端子ＩＮＳ１に最前段の出力信号Ｇ₁を供給したが、スタートパルスＳＴを活性化させた後、再びクロック端子ＣＫＳのクロック信号が活性化する前に活性化するものであれば、他の信号を供給してもよい。例えば、ゲート線駆動回路３０が３相のクロック信号を用いて駆動される場合、各クロック信号は２水平期間（２Ｈ）継続して非活性レベルになるので、第１入力端子ＩＮＳ１には第２段目（単位シフトレジスタＳＲ₂）の出力信号Ｇ₂を入力してもよい。

特定段の単位シフトレジスタの出力信号（ここでは最前段の出力信号Ｇ₁）をスタートパルス生成回路３２の第１入力端子ＩＮＳ１に供給する場合、当該単位シフトレジスタの出力端子の負荷容量がトランジスタＱ４のゲート容量分だけ大きくなる。その結果、その段の出力信号だけ他の段のものとは異なる波形となり、対応する画素ラインのみに表示特性の差が現れることが懸念される。それを防止するために、ゲート線を駆動する単位シフトレジスタとは別に、スタートパルスＳＴに応答して、最前段の出力信号Ｇ₁と同じタイミングで出力信号を活性化する単位シフトレジスタを設け、その出力信号をスタートパルス生成回路３２の第１入力端子ＩＮＳ１に供給してもよい。

［変更例］
図６のスタートパルス生成回路３２では、電源投入時にノードＮ３が充分に昇圧されるように容量素子Ｃ１の容量値は比較的大きく設定される。しかし、それによりトランジスタＱ３がノードＮ３を充電するときの時定数が大きくなるため、その充電速度が下がり、ダミー信号ＧＤの活性期間内にノードＮ３の電位をＶＤＤ−Ｖｔｈまで上昇させることができない場合も考えられる。

その場合、ノードＮ３の充電後においてトランジスタＱ１０のゲートとソース（ノードＮ３）との間の電圧がＶｔｈ以上になる。よってスタートパルスＳＴの活性化時にノードＮ１が昇圧されるときトランジスタＱ１０がオフにならず、ノードＮ１の電荷がノードＮ３へと流れ出る。その結果、ノードＮ１が充分に昇圧されず、トランジスタＱ１のオン抵抗が上がるため、スタートパルスＳＴの立ち上がり速度が遅くなる問題が生じる。ここではその問題を解決できるスタートパルス生成回路３２の変更例を示す。

図１０は、実施の形態１の変更例に係るスタートパルス生成回路３２の回路図である。当該スタートパルス生成回路３２は、図６の回路に対し、第２電源端子Ｓ２とノードＮ３との間に、ゲートがノードＮ１に接続したトランジスタＱ１４を接続させたものである。

この構成によれば、ダミー信号ＧＤの活性期間内にノードＮ３の電位がＶＤＤ−Ｖｔｈまで上昇できなかった場合でも、その後にノードＮ１が昇圧されるとき、トランジスタＱ１４がオンしてノードＮ３の電位をＶＤＤ−Ｖｔｈ以上にする。その結果、ノードＮ１が昇圧されたときトランジスタＱ１０がオンせず、ノードＮ１の電荷がノードＮ３へと流れ出ることが防止される。

この効果についてより詳細に説明する。トランジスタＱ１４は、ノードＮ１が昇圧される過程でその電位がノードＮ３よりＶｔｈ以上高くなると、ノードＮ３の充電を開始する。このときノードＮ１の電位がＶＤＤ以上に昇圧されれば、ノードＮ３はＶＤＤ−Ｖｔｈ以上になってトランジスタＱ１０のゲート・ソース間電圧がＶｔｈ以下になるので、上記の効果が得られる。さらにノードＮ１がＶＤＤ＋Ｖｔｈ以上に昇圧されれば、ノードＮ３の電位がＶＤＤになってトランジスタＱ１０のゲート・ソース間電圧が０になるので、トランジスタＱ１０は充分にオフになり、最大限の効果が得られる。

＜実施の形態２＞
実施の形態２では、本発明に係るスタートパルス生成回路３２を、双方向走査が可能なゲート線駆動回路３０に適用する。

図１１は、本実施の形態におけるゲート線駆動回路３０の構成を示すブロック図である。当該ゲート線駆動回路３０は、複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は、縦続接続した双方向シフトが可能な単位シフトレジスタ（双方向単位シフトレジスタ）ＳＲ₁，ＳＲ₂，ＳＲ₃…，ＳＲ_nと、最後段の単位シフトレジスタＳＲ_nのさらに後段に設けられたダミーの単位シフトレジスタＳＲＤｎ（以下「順方向ダミー段」）と、最前段の単位シフトレジスタＳＲ₁のさらに前段に設けられたダミーの単位シフトレジスタＳＲＤｒ（以下「逆方向ダミー段」）とから成っている。

図１１に示すクロック信号発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲおよび順方向ダミーシフトレジスタＳＲＤｎ、逆方向ダミーシフトレジスタＳＲＤｒに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。

また電圧信号発生器３３は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、電圧信号発生器３３は、前段から後段への向き（単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，…の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲ_n，ＳＲ_n-1，ＳＲ_n-2，…の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。

順方向スタートパルス生成回路３２ｎは、最前段の単位シフトレジスタＳＲ₁に順方向シフト用のスタートパルスＳＴｎ（順方向スタートパルス）を供給するものであり、逆方向スタートパルス生成回路３２ｒは、最後段の単位シフトレジスタＳＲ_nに逆方向シフト用のスタートパルスＳＴｒ（逆方向スタートパルス）を供給するものである。これらの詳細については後述する。

各単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号端子Ｔ１および第２電圧信号端子Ｔ２を有している。図１１のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫの片方が入力される。

クロック信号発生器３１が生成するクロック信号ＣＬＫ、／ＣＬＫはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。

単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される出力信号Ｇは、ゲート線ＧＬを活性化するための垂直（又は水平）走査パルスとなる。

最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ₁の第１入力端子ＩＮ１には、順方向スタートパルスＳＴｎが入力される。この順方向スタートパルスパルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。即ち、第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１にはその前段の出力信号が入力される。

また、最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲ_nの第２入力端子ＩＮ２には、逆方向スタートパルスＳＴｒが入力される。この逆方向スタートパルスＳＴｒは、逆方向の場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなる。第ｎ−１段目以前の第２入力端子ＩＮ２は、自身の次段の出力端子ＯＵＴに接続されている。即ち、第２段目以降の第２入力端子ＩＮ２にはその次段の出力信号が入力される。

各単位シフトレジスタＳＲはクロック信号ＣＬＫ，／ＣＬＫに同期して、順方向シフトの場合には、前段から入力される入力信号（前段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の次段の単位シフトレジスタＳＲへと伝達する。また逆方向シフトの場合には、次段から入力される入力信号（次段の出力信号）をシフトさせながら、対応するゲート線ＧＬ並びに自身の前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。

図１２は、双方向単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された複数の単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では代表的に第ｋ段目の単位シフトレジスタＳＲ_kについて説明する。

図１２の如く、双方向単位シフトレジスタＳＲ_kは、図３に示した通常の（シフト方向が固定の）単位シフトレジスタＳＲとほぼ同様の回路構成である。即ち、図１２の双方向単位シフトレジスタＳＲは、図３の回路に対し、トランジスタＱ１０３のゲートを第１入力端子ＩＮ１に、ドレインを第１電圧信号端子Ｔ１にそれぞれ接続させ、またトランジスタＱ１０４のゲートを第２入力端子ＩＮ２に、ソースを第２入力端子ＩＮ２にそれぞれ接続させたものである（トランジスタのドレインとソースは、その電位関係により呼称が入れ代わるため、図１２の回路では、トランジスタＱ１０３の第１電圧信号端子Ｔ１側がソース、トランジスタＱ１０４の第２電圧信号端子Ｔ２側がドレインになることもある）。

以下、図１２の単位シフトレジスタＳＲ_kの動作を説明する。簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、第１および第２電圧信号Ｖｎ，ＶｒそれぞれのＨレベルの電位はハイ側電源電位ＶＤＤと等しく、Ｌレベル電位はロー側電源電位ＶＳＳに等しいものとする。また各トランジスタのしきい値電圧は全てＶｔｈとする。

ゲート線駆動回路３０が順方向シフトの動作を行う場合（順方向シフト時）には、電圧信号発生器３３により第１電圧信号ＶｎをＨレベル（ＶＤＤ）、第２電圧信号ＶｒをＬレベル（ＶＳＳ）に設定されるため、図１２の回路は、図３と等価な回路になる。よって図１２の双方向単位シフトレジスタＳＲ_kは、図３の単位シフトレジスタＳＲ_kと同様に順方向シフトを行うことができる。

つまり順方向シフト時の単位シフトレジスタＳＲ_kは、第１入力端子ＩＮ１の信号（順方向スタートパルスＳＴｎまたは前段の出力信号Ｇ_k-1）が活性化しない間はリセット状態を維持する。リセット状態ではトランジスタＱ１０１がオフ、トランジスタＱ１０２がオンであるので、出力信号Ｇ_kは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして、第１入力端子ＩＮ１の信号が活性化すると、単位シフトレジスタＳＲ_kはセット状態に切り替わる。セット状態ではトランジスタＱ１０１がオン、トランジスタＱ１０２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫまたは／ＣＬＫ）が活性化する期間、出力信号Ｇ_kが活性化される。そしてその後第２入力端子ＩＮ２の信号（次段の出力信号Ｇ_k+1）が入力されると、元のリセット状態に戻る。

このように動作する複数の単位シフトレジスタＳＲを図１１のように縦続接続し、ゲート線駆動回路３０を構成すると、単位シフトレジスタＳＲ₁に入力される順方向スタートパルスＳＴｎの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ₁，Ｇ₂，Ｇ₃…が順に活性化される。

なお、最後段である単位シフトレジスタＳＲ_nは、順方向ダミー段ＳＲＤｎの出力信号ＧＤｎ（順方向ダミー信号）によってリセット状態にされる。単位シフトレジスタＳＲ_nは、順方向ダミー信号ＧＤｎを受けるリセット端子ＲＳＴと、その順方向ダミー信号ＧＤｎの活性化に応じてノードＮ１を放電するトランジスタＱ１０８をさらに備えている（図１６）。

順方向ダミー段ＳＲＤｎは、順方向シフト時において単位シフトレジスタＳＲ_nの出力信号Ｇ_nが活性化した次に順方向ダミー信号ＧＤｎを活性化する。順方向ダミー段ＳＲＤｎとしては、例えば図５のダミー段ＳＲＤを用いることができる。

一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合（逆方向シフト時）には、電圧信号発生器３３は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。よって逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ１０３がノードＮ１を放電するトランジスタとして機能し、トランジスタＱ１０４がノードＮ１を充電するトランジスタとして機能する。つまりトランジスタＱ１０３およびトランジスタＱ１０４の動作が、順方向シフトの場合と互いに入れ替わることになる。

従って逆方向シフト時の単位シフトレジスタＳＲ_kは、第２入力端子ＩＮ２の信号（逆方向スタートパルスＳＴｒまたは次段の出力信号Ｇ_k+1）が活性化しない間はリセット状態を維持する。リセット状態ではトランジスタＱ１０１がオフ、トランジスタＱ１０２がオンであるので、出力信号Ｇ_kは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして、第２入力端子ＩＮ２の信号が活性化すると、単位シフトレジスタＳＲ_kはセット状態に切り替わる。セット状態ではトランジスタＱ１０１がオン、トランジスタＱ１０２がオフであるので、クロック端子ＣＫの信号（クロック信号ＣＬＫまたは／ＣＬＫ）が活性化する期間、出力信号Ｇ_kが活性化される。そしてその後第１入力端子ＩＮ１の信号（前段の出力信号Ｇ_k-1）が入力されると、元のリセット状態に戻る。

よってゲート線駆動回路３０では、単位シフトレジスタＳＲ_nに入力される逆方向スタートパルスＳＴｒの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ_n，Ｇ_n-1，Ｇ_n-2…が順に活性化される。

なお、最前段である単位シフトレジスタＳＲ₁は、逆方向ダミー段ＳＲＤｒの出力信号ＧＤｒ（逆方向ダミー信号）によってリセット状態にされる。単位シフトレジスタＳＲ₁は、逆方向ダミー信号ＧＤｒを受けるリセット端子ＲＳＴと、その逆方向ダミー信号ＧＤｒの活性化に応じてノードＮ１を放電するトランジスタＱ１０８をさらに備えている（図１７）。

逆方向ダミー段ＳＲＤｒは、逆方向シフト時において単位シフトレジスタＳＲ₁の出力信号Ｇ₁が活性化した次に逆方向ダミー信号ＧＤｒを活性化する。逆方向ダミー段ＳＲＤｒとしても、例えば図５のダミー段ＳＲＤを用いることができる。

なお、ここでは複数の双方向単位シフトレジスタＳＲが２相クロックに基づいて動作する例を示したが、３相クロック信号を使用して動作させることも可能である。

図１３は、順方向スタートパルス生成回路３２ｎの回路図である。順方向スタートパルス生成回路３２ｎは、図６の回路とほぼ同様の構成である。図１３において、図６に示したものに対応する各要素についてはそれと同一の符号に「ｎ」の添え字を付して示しているため、それらの説明は省略する。

図１３から分かるように、順方向スタートパルス生成回路３２ｎは、図６の回路に対し、ノードＮ３ｎと第１電源端子Ｓ１との間にトランジスタＱ１１ｎを接続させたものである。トランジスタＱ１１ｎのゲートは、第２電圧信号Ｖｒが供給される第２電圧信号端子Ｔ２に接続される。また第１入力端子ＩＮ１ｎには最前段の出力信号Ｇ₁が入力され、第２入力端子ＩＮ２ｎには順方向ダミー信号ＧＤｎが入力され、クロック端子ＣＫＳｎにはクロック信号／ＣＬＫが入力される。

順方向シフト時においては、第２電圧信号ＶｒがＬレベルであるため、トランジスタＱ１１ｎはオフ状態である。その結果、スタートパルス生成回路３２ｎは図６の回路と等価になるので、それと同様の動作により順方向スタートパルスＳＴｎを生成することができる。

逆方向シフト時においては、第２電圧信号ＶｒがＨレベルであるため、トランジスタＱ１１ｎはオン状態である。トランジスタＱ１１ｎはトランジスタＱ９ｎよりもオン抵抗が充分小さく設定されており、トランジスタＱ１１ｎがオンしている間ノードＮ３ｎはＬレベルに固定される。よって逆方向シフト時には、ノードＮ３ｎ，Ｎ１ｎがＬレベル、ノードＮ２ｎがＨレベルに固定され、トランジスタＱ１ｎがオフ、トランジスタＱ２ｎがオンにそれぞれ維持される。従って、出力端子ＯＵＴＳｎは低インピーダンスでＬレベルに維持される。つまり逆方向シフト時には、順方向スタートパルスＳＴｎは活性化されない。

図１４は、逆方向スタートパルス生成回路３２ｒの回路図である。逆方向スタートパルス生成回路３２ｒは、図６の回路とほぼ同様の構成である。図１４において、図６に示したものに対応する各要素についてはそれと同一の符号に「ｒ」の添え字を付して示している。

図１４から分かるように、逆方向スタートパルス生成回路３２ｒは、図６の回路に対し、ノードＮ３ｒと第１電源端子Ｓ１との間にトランジスタＱ１１ｒを接続させたものである。トランジスタＱ１１ｒのゲートは、第１電圧信号Ｖｎが供給される第１電圧信号端子Ｔ１に接続される。また第１入力端子ＩＮ１ｒには最後段の出力信号Ｇ_nが入力され、第２入力端子ＩＮ２ｎには逆方向ダミー信号ＧＤｒが入力され、クロック端子ＣＫＳｎにはクロック信号ＣＬＫが入力される。

順方向シフト時においては、第１電圧信号ＶｎがＨレベルであるため、トランジスタＱ１１ｒはオン状態である。トランジスタＱ１１ｒはトランジスタＱ９ｒよりもオン抵抗が充分小さく設定されており、トランジスタＱ１１ｒがオンしている間ノードＮ３ｒはＬレベルに固定される。よって逆方向シフト時には、ノードＮ３ｒ，Ｎ１ｒがＬレベル、ノードＮ２ｒがＨレベルに固定され、トランジスタＱ１ｒがオフ、トランジスタＱ２ｒがオンにそれぞれ維持される。従って、出力端子ＯＵＴＳｒは低インピーダンスでＬレベルに維持される。つまり順方向シフト時には、逆方向スタートパルスＳＴｒは活性化されない。

逆方向シフト時においては、第１電圧信号ＶｎがＬレベルであるため、トランジスタＱ１１ｒはオフ状態である。その結果、逆方向スタートパルス生成回路３２ｒは図６の回路と等価になるので、それと同様の動作により逆方向スタートパルスＳＴｒを生成することができる。

［変更例］
例えば特開２００４−１５７５０８号公報の図１６〜図２１に、順方向シフトのスタートパルスと逆方向シフトのスタートパルスの両方を、１つの信号（スキャン開始信号ＳＴＶ）に統合にした構成の双方向シフトレジスタが開示されている。そのようなシフトレジスタでは、順方向シフト時も逆方向シフト時も同じスタートパルスが用いられる。ここでは、そのような場合に対応させた変更例、すなわち順方向シフトおよび双方向シフトのどちらの場合であっても、各フレームの先頭にスタートパルスＳＴを活性化することができるスタートパルス生成回路を示す。

図１５は、本変更例に係るスタートパルス生成回路の回路図である。当該スタートパルス生成回路は、図１３の順方向スタートパルス生成回路３２ｎと図１４の逆方向スタートパルス生成回路３２ｒとで、出力端子（ＯＵＴＳｎとＯＵＴＳｒ）およびそれを放電するトランジスタ（Ｑ２ｎとＱ２ｒ）を共通化したものである。

即ち、図１５のスタートパルス生成回路の出力端子ＯＵＴＳには、順方向スタートパルス生成回路３２ｎのトランジスタＱ１ｎおよび逆方向スタートパルス生成回路３２ｒのトランジスタＱ１ｒの両方が接続する。また出力端子ＯＵＴＳと第１電源端子Ｓ１との間にはトランジスタＱ２が接続される。

トランジスタＱ１２，Ｑ１３は、出力端子ＯＵＴＳを入力端とし、トランジスタＱ２のゲートが接続するノード（「ノードＮ４」と定義）を出力端とするインバータ２３を構成しており、スタートパルスＳＴを反転した信号をノードＮ４に供給している。トランジスタＱ１２は、第２電源端子Ｓ２とノードＮ４との間にダイオード接続される。トランジスタＱ１３は、ノードＮ３はノードＮ４と第１電源端子Ｓ１との間に接続し、ゲートが出力端子ＯＵＴＳに接続される。トランジスタＱ１３はトランジスタＱ１２よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ１２，Ｑ１３はレシオ型のインバータを構成している。

図１５のスタートパルス生成回路の動作を説明する。順方向シフト時には、各フレームの先頭でトランジスタＱ１ｎがオンになり（トランジスタＱ１ｒはオフに維持される）、クロック信号／ＣＬＫの活性化に応じて出力端子ＯＵＴＳが充電され、スタートパルスＳＴがＨレベルになる。また逆方向シフト時には、各フレームの先頭でトランジスタＱ１ｒがオンになり（トランジスタＱ１ｎはオフに維持される）、クロック信号ＣＬＫの活性化に応じて出力端子ＯＵＴＳが充電され、スタートパルスＳＴがＨレベルになる。

なお、インバータ２３は、スタートパルスＳＴのレベルが上昇するときノードＮ４を放電するので、トランジスタＱ２はスタートパルスＳＴの立ち上がりと同時にオフになる。従ってスタートパルスＳＴのＨレベル電位は、クロック信号ＣＬＫ，／ＣＬＫのＨレベルと同じＶＤＤとなる。またスタートパルスＳＴがＬレベルの期間は、ノードＮ４はＨレベルになりトランジスタＱ２はオンするため、出力端子ＯＵＴＳは低インピーダンスのＬレベルに維持される。

２１ 出力部、２２ 制御部、２３ インバータ、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタートパルス生成回路、３２ｒ 逆方向スタートパルス生成回路、３２ｎ 順方向スタートパルス生成回路、３３ 電圧信号発生器、ＳＲ 単位シフトレジスタ、ＳＲＤ ダミー段、ＳＲＤｒ 逆方向ダミー段、ＳＲＤｎ 順方向ダミー段。

Claims (16)

1. 多段のシフトレジスタの動作を開始させるスタートパルスを生成するスタートパルス生成回路であって、
   前記多段のシフトレジスタを駆動する多相のクロック信号のうちの１つを受けるクロック端子と、
   前記スタートパルスを出力するための出力端子と、
   前記クロック端子と前記出力端子との間に接続する第１トランジスタと、
   前記出力端子を放電する第２トランジスタと、
   前記第１および第２トランジスタを制御する制御回路とを備え、
   前記制御回路は、
   電源の投入に応答して、前記第１トランジスタをオン、前記第２トランジスタをオフにする
   ことを特徴とするスタートパルス生成回路。
2. 請求項１記載のスタートパルス生成回路であって、
   前記制御回路は、さらに、
   前記多段のシフトレジスタの最後段の次段に設けられたダミー段の出力信号の活性化に応答して、前記第１トランジスタをオン、前記第２トランジスタをオフにする
   ことを特徴とするスタートパルス生成回路。
3. 請求項１または請求項２記載のスタートパルス生成回路であって、
   前記制御回路は、
   前記多段のシフトレジスタのうちの所定段の出力信号の活性化に応答して、前記第１トランジスタをオフ、前記第２トランジスタをオンにする
   ことを特徴とするスタートパルス生成回路。
4. 請求項１または請求項２記載のスタートパルス生成回路であって、
   前記多段のシフトレジスタとは別に、前記スタートパルスに応答して動作を開始する単位シフトレジスタを備え、
   前記制御回路は、
   前記単位シフトレジスタの出力信号の活性化に応答して、前記第１トランジスタをオフ、前記第２トランジスタをオンにする
   ことを特徴とするスタートパルス生成回路。
5. 請求項１から請求項４のいずれか記載のスタートパルス生成回路であって、
   前記多段のシフトレジスタは、信号のシフト方向を切り換え可能なものであり、
   前記制御回路は、
   前記シフト方向が第１の方向のときは通常動作し、
   前記シフト方向が第２の方向のときは前記第１トランジスタをオフ、前記第２トランジスタをオンに維持する
   ことを特徴とするスタートパルス生成回路。
6. 信号のシフト方向を切り換え可能な多段のシフトレジスタに、その動作を開始させるスタートパルスを供給するスタートパルス生成回路であって、
   前記多段のシフトレジスタの最前段にスタートパルスを供給する第１スタートパルス生成回路と、
   前記多段のシフトレジスタの最後段にスタートパルスを供給する第２スタートパルス生成回路とを備え、
   前記第１スタートパルス生成回路は、順方向シフト時に通常動作する請求項５記載のスタートパルス生成回路であり、
   前記第２スタートパルス生成回路は、逆方向シフト時に通常動作する請求項５記載のスタートパルス生成回路である
   ことを特徴とするスタートパルス生成回路。
7. 請求項６記載のスタートパルス生成回路であって、
   前記第１および第２スタートパルス生成回路は、出力端子が共通化されている
   ことを特徴とするスタートパルス生成回路。
8. 請求項１記載のスタートパルス生成回路であって、
   前記制御回路は、
   前記電源が供給される電源端子と、
   一端が前記電源端子に接続した容量素子と、
   前記容量素子の他端が接続する第１ノードと前記第１トランジスタの制御電極との間に接続し、前記電源端子に接続した制御電極を有する第３トランジスタとを備える
   ことを特徴とするスタートパルス生成回路。
9. 請求項８記載のスタートパルス生成回路であって、
   前記制御回路は、
   第１入力端子および第２入力端子と、
   前記第２トランジスタの制御電極が接続する第２ノードに接続した制御電極を有し、前記第１ノードを放電する第４トランジスタと、
   前記第１ノードに接続した制御電極を有し、前記第２ノードを放電する第５トランジスタと、
   前記第５トランジスタがオフしたとき前記第２ノードを充電して活性レベルに維持する第１のレベル保持素子と、
   前記第１入力端子に接続した制御電極を有し、前記第１ノードを放電あるいは前記第２ノードを充電する第６トランジスタと、
   前記第２入力端子に接続した制御電極を有し、前記第１ノードを充電する第７トランジスタと、
   前記電源が非活性レベルになると前記第２ノードを放電する放電素子とを備える
   ことを特徴とするスタートパルス生成回路。
10. 請求項９記載のスタートパルス生成回路であって、
    前記第１入力端子には、前記多段のシフトレジスタのうちの所定段の出力信号が入力され、
    前記第２入力端子には、前記多段のシフトレジスタの最後段の次段に設けられたダミー段の出力信号が入力される
    ことを特徴とするスタートパルス生成回路。
11. 請求項９記載のスタートパルス生成回路であって、
    前記多段のシフトレジスタとは別に、前記スタートパルスに応答して動作を開始する単位シフトレジスタを備え、
    前記第１入力端子には、前記単位シフトレジスタの出力信号が入力され、
    前記第２入力端子には、前記多段のシフトレジスタの最後段の次段に設けられたダミー段の出力信号が入力される
    ことを特徴とするスタートパルス生成回路。
12. 請求項９から請求項１１のいずれか記載のスタートパルス生成回路であって、
    前記制御回路は、
    前記第４トランジスタがオフしたとき前記第１ノードを充電して活性レベルに維持する第２のレベル保持素子をさらに備える
    ことを特徴とするスタートパルス生成回路。
13. 請求項９から請求項１２のいずれか記載のスタートパルス生成回路であって、
    前記第１入力端子に接続した制御電極を有し、前記第２ノードを放電する第８トランジスタをさらに備える
    ことを特徴とするスタートパルス生成回路。
14. 請求項９から請求項１２のいずれか記載のスタートパルス生成回路であって、
    前記多段のシフトレジスタは、信号のシフト方向を切り換え可能なものであり、
    前記制御回路は、
    前記シフト方向を制御する電圧信号が供給される制御電極を有し、前記第１ノードを放電する第９トランジスタをさらに備える
    ことを特徴とするスタートパルス生成回路。
15. 信号のシフト方向を切り換え可能な多段のシフトレジスタに、その動作を開始させるスタートパルスを供給するスタートパルス生成回路であって、
    前記多段のシフトレジスタの最前段にスタートパルスを供給する第１スタートパルス生成回路と、
    前記多段のシフトレジスタの最後段にスタートパルスを供給する第２スタートパルス生成回路とを備え、
    前記シフト方向を制御する電圧信号は、互いに相補な第１および第２電圧信号から成り、
    前記第１スタートパルス生成回路は、前記第１電圧信号が供給される請求項１４記載のスタートパルス生成回路であり、
    前記第２スタートパルス生成回路は、前記第２電圧信号が供給される請求項１４記載のスタートパルス生成回路である
    ことを特徴とするスタートパルス生成回路。
16. 請求項１５記載のスタートパルス生成回路であって、
    前記第１および第２スタートパルス生成回路は、出力端子が共通化されている
    ことを特徴とするスタートパルス生成回路。

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