JP2020532034A - シフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置 - Google Patents
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Abstract
Description
本願発明は、出願日が2017年8月17日であり、出願番号が第201710707773.7である中国特許出願に対して優先権を主張する。本願発明は、本開示の例示の一部として、前記中国特許出願の全文を引用する。
トランジスタM12がオープンされ、第3の準信号端Vref3の電位が高電位であるため、第2の制御トランジスタM13と第1の電位保持トランジスタM14が全部オープンされ、ここで、第1の制御トランジスタM12のチャネルの幅/長さ比は、第2の制御トランジスタM13のチャネルの幅/長さ比より大きく、第1の制御トランジスタM12のソースは、第4の基準信号端Vref4に接続され、ここで、第4の基準信号端Vref4は、低電位であるため、第2の電位保持トランジスタM11がカットオフされ、第1の電位保持トランジスタM14がオープンされたため、第3の基準信号端Vref3が送信した第3の基準信号を不断にプルアップノードPUに提供するため、プルアップノードPUの電位がずっと高電位にあるように保持して、プルアップノードPUがメモリ性ハイレベルを形成するようにする。
3 プルアップノード状態保持回路
4 プルダウン制御回路
5 プルダウン回路
6 出力回路
7−1 第1のノイズ放出サブ回路
7−2 第2のノイズ放出サブ回路
31 制御サブ回路
32 第1の電位保持サブ回路
33 第2の電位保持サブ回路
Claims (20)
- シフトレジスタであって、
入力信号をプルアップノードに入力するように構成される第1の入力回路と、
第1の端は第3の基準信号端に接続され、第2の端は第4基準信号に接続され、第3の端は前記プルアップノードに接続され、前記プルアップノードの電位が第1の電位であるときに、前記第3の基準信号端の前記第3の基準信号を前記プルアップノードに提供するように構成され、ここで、前記第3の基準信号は、前記プルアップノードの電位を第1の電位に保持するように構成され、前記プルアップノードの電位が第2の電位であるときに、第4の基準信号端の第4の基準信号を前記プルアップノードに提供し、ここで前記第4の基準信号は、前記プルアップノードの電位を第2の電位に保持するように構成されるプルアップノード状態保持回路と、及び
前記プルアップノードの電位の制御によって、ゲート信号出力端からゲートオン信号を出力する出力回路とを含む前記シフトレジスタ。 - 前記プルアップノード状態保持回路は、制御サブ回路と、第1の電位保持サブ回路と、第2の電位保持サブ回路とを含み、ここで、
前記制御サブ回路の第1の端は、前記第3の基準信号端に接続され、前記制御サブ回路の第2の端は、前記プルアップノードに接続され、前記制御サブ回路の第3の端は、前記第4の基準信号端に接続され、前記制御サブ回路の第4の端は、前記第2の電位保持サブ回路の第1の端に接続され、前記制御サブ回路は、前記プルアップノードの電位の制御によって、制御信号を出力して、前記第2の電位保持サブ回路のオン・オフを制御するように構成され、
前記第1の電位保持サブ回路の第1の端は、前記第3の基準信号端に接続され、前記第1の電位保持サブ回路の第2の端は、プルアップノード及び前記第2の電位保持サブ回路に接続され、前記第2の電位保持サブ回路がオフされるときに、前記第3の基準信号を前記プルアップノードに入力するように構成され、及び
前記第2の電位保持サブ回路の第1の端は、前記制御サブ回路に接続され、前記第2の電位保持サブ回路の第2の端は、前記プルアップノードに接続され、前記第2の電位保持サブ回路の第3の端は、前記第4の基準信号端に接続され、前記第2の電位保持サブ回路は、前記第2の電位保持サブ回路が前記制御信号の制御によってオンされるときに、前記第4の基準信号を前記プルアップノードに入力することを特徴とする
請求項1に記載のシフトレジスタ。 - 前記制御サブ回路は、第1の制御トランジスタと第2の制御トランジスタとを含み、ここで、
前記第1の制御トランジスタのゲートは、前記プルアップノードに連結され、前記第1の制御トランジスタの第1の極は、前記第4の基準信号端に連結され、前記第1の制御トランジスタの第2の極は、前記第2の電位保持サブ回路と前記第2の制御トランジスタの第2の極に接続され、
前記第2の制御トランジスタのゲートは、前記第2の制御トランジスタの第1の極に連結されて前記第3の基準信号端に接続されることを特徴とする
請求項2に記載のシフトレジスタ。 - 前記第1の電位保持サブ回路は、第1の電位保持トランジスタを含み、前記第1の電位保持トランジスタのゲートは、前記第1の電位保持トランジスタの第1の極に連結されて前記第3の信号端に接続され、前記第1の電位保持トランジスタの第2の極は、前記プルアップノードに連結されることを特徴とする
請求項2又は3に記載のシフトレジスタ。 - 前記第2の電位保持サブ回路は、第2の電位保持トランジスタを含み、前記第2の電位保持トランジスタのゲートは、前記第1の制御トランジスタの第2の極に接続され、前記第2の電位保持トランジスタの第1の極は、前記第4の基準信号端に連結され、前記第2の電位保持トランジスタの第2の極は、前記プルアップノードに連結されることを特徴とする
請求項2乃至4に記載のシフトレジスタ。 - 前記第1の制御トランジスタのチャネルの幅/長さ比は、前記第2の制御トランジスタのチャネルの幅/長さ比より大きいことを特徴とする
請求項3に記載のシフトレジスタ。 - 前記第2の電位保持トランジスタのチャネルの幅/長さ比は、前記第1の電位保持トランジスタのチャネル幅/長さ比より大きいことを特徴とする
請求項5に記載のシフトレジスタ。 - 前記第1の入力回路は、第1の入力トランジスタを含み、ここで、
前記第1の入力トランジスタのゲートは、入力信号端に連結され、前記第1の入力トランジスタの第1の極は、第1の基準信号端に連結され、前記第1の入力トランジスタの第2の極は、前記プルアップノードに連結されることを特徴とする
請求項1乃至7に記載のシフトレジスタ。 - 第1の端はリセット信号端に接続され、第2の端は第2の基準信号端に接続され、第3の端は、前記プルアップノードに接続される第2の入力回路をさらに含み、ここで、
前記第2の入力回路は、前記リセット信号端のリセット信号の制御によって、前記第2の基準信号端の信号をプルアップノードに提供するように構成されることを特徴とする
請求項1乃至8に記載のシフトレジスタ。 - 前記第2の入力回路は、第2の入力トランジスタを含み、
前記第2の入力トランジスタのゲートは、前記リセット信号端に連結され、前記第2の入力トランジスタの第1の極は、前記第2の基準信号端に連結され、前記第2の入力トランジスタの第2の極は、前記プルアップノードに連結されることを特徴とする
請求項9に記載のシフトレジスタ。 - 第1の端は前記プルアップノードに接続され、第2の端は前記第3の基準信号端に接続され、第3の端は前記第4の基準信号端に接続され、及び第4の端は前記シフトレジスタのプルダウンノードに接続されるプルダウン制御回路をさらに含み、ここで、
前記プルダウン制御回路は、前記プルアップノードが前記第1の電位であるときに、前記第4の基準信号端の信号を前記プルダウンノードに提供し、前記プルアップノードが前記第2の電位であるときに、前記第3の基準信号端の信号をプルダウンノードに提供するように構成されることを特徴とする
請求項1乃至10に記載のシフトレジスタ。 - 前記プルダウン制御回路は、第1のプルダウン制御トランジスタと、第2のプルダウン制御トランジスタと、第3のプルダウン制御トランジスタと、第4のプルダウン制御トランジスタとを含み、ここで、
前記第1のプルダウン制御トランジスタのゲートは、前記プルアップノードに連結され、前記第1のプルダウン制御トランジスタの第1の極は、前記第4の基準信号端に連結され、前記第1のプルダウン制御トランジスタの第2の極は、前記プルダウンノードに連結され、
前記第2のプルダウン制御トランジスタのゲートは、前記プルアップノードに連結され、前記第2のプルダウン制御トランジスタの第1の極は、前記第4の基準信号端に連結され、前記第2のプルダウン制御トランジスタの第2の極は、前記第3のプルダウン制御トランジスタの第2の極と前記第4のプルダウン制御トランジスタのゲートにそれぞれ連結され、
前記第3のプルダウン制御トランジスタのゲートは、前記第4のプルダウン制御トランジスタの第2の極と、前記第2のプルダウン制御トランジスタの第2の極とにそれぞれ連結され、前記第3のプルダウン制御トランジスタの第1の極は、前記第3の基準信号端に連結され、前記第3のプルダウン制御トランジスタの第2の極は、前記プルダウンノードに連結され、
前記第4のプルダウン制御トランジスタのゲートは、前記第4のプルダウン制御トランジスタの第1の極に連結されて前記第3の基準信号端に接続され、前記第4のプルダウン制御トランジスタの第2の極は、前記第3のプルダウン制御トランジスタのゲートと前記第2のプルダウン制御トランジスタの第2の極に接続されることを特徴とする
請求項11に記載のシフトレジスタ。 - 第1の端は前記プルダウンノードに接続され、第2の端は前記プルアップノードに接続され、第3の端は前記ゲート信号出力端に接続され、第4の端は前記第4の基準信号端に接続されるプルダウン回路をさらに含み、
前記プルダウン回路は、前記プルダウンノードの電位の制御によって、前記第4の基準信号端の信号を前記プルアップノードとゲート信号出力端に提供するように構成されることを特徴とする
請求項1乃至12に記載のシフトレジスタ。 - 前記プルダウン回路は、第1のプルダウントランジスタと第2のプルダウントランジスタとを含み、ここで、
前記第1のプルダウントランジスタのゲートは、前記プルダウンノードに連結され、前記第1のプルダウントランジスタの第1の極は、前記第4の基準信号端に連結され、前記第1のプルダウントランジスタの第2の極は、前記ゲート信号出力端に連結され、
前記第2のプルダウントランジスタのゲートは、前記プルダウンノードに連結され、前記第2のプルダウントランジスタの第1の極は、前記第4の基準信号端に連結され、前記第2のプルダウントランジスタの第2の極は、前記プルアップノードに連結されることを特徴とする
請求項13に記載のシフトレジスタ。 - 前記出力回路は、出力トランジスタと第1のキャパシタンスとを含み、ここで、
前記出力トランジスタのゲートは、前記プルアップノードに連結され、前記出力トランジスタの第1の極は、第1のクロック信号端に連結され、前記出力トランジスタの第2の極は、前記ゲート信号出力端に連結され、及び
前記第1のキャパシタンスの第1の端は、プルアップノードに接続され、前記第1のキャパシタンスの第2の端は、ゲート信号出力端に接続されることを特徴とする
請求項1乃至14に記載のシフトレジスタ。 - 第1端は前記ゲート信号出力端を接続し、第2の端は前記プルアップノードを接続し、第3の端は前記第4の基準信号端を接続し、第4の端はノイズ放出回路信号端を接続するノイズ放出回路をさらに含み、
前記ノイズ放出回路は、前記ノイズ放出信号端のノイズ放出回路信号の制御によって、前記第4の基準信号端の信号を前記ゲート信号出力端と前記プルアップノードに提供するように構成されることを特徴とする
請求項1乃至15に記載のシフトレジスタ。 - カスケードされた請求項1乃至16のいずれか1項に記載の複数のシフトレジスタを含むゲート駆動回路。
- 請求項17に記載のゲート駆動回路を含む表示装置。
- 請求項1乃至16のいずれか1項に記載のシフトレジスタの駆動方法であって、
入力信号を受信し、前記入力信号に応じて前記プルアップノードをオンレベルにプルアップすることと、
前記プルアップノード電位保持回路を用いて前記プルアップノードの電位をオンレベルに保持することと、
第1のクロック信号を受信し、前記第1のクロック信号に基づいて、前記プルアップノードの電位の制御によって、前記出力端でゲートオン信号を出力することと、を含むことを特徴とする
前記請求項1乃至16のいずれか1項に記載のシフトレジスタの駆動方法。 - リセット信号を受信し、前記リセット信号に応じて、前記プルアップノードをカットオフレベルにプルダウンすることと、
前記プルアップノード電位保持回路を用いて、前記プルアップノードの電位をカットオフレベルに保持することとを含む
請求項19に記載のシフトレジスタの駆動方法。
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