JP7311427B2

JP7311427B2 - シフトレジスタ、ゲート駆動回路および表示装置

Info

Publication number: JP7311427B2
Application number: JP2019560282A
Authority: JP
Inventors: 粲袁; 志▲東▼ 袁; 永▲謙▼ 李
Original assignee: BOE Technology Group Co Ltd; Hefei Xinsheng Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date: 2018-04-12
Filing date: 2019-03-22
Publication date: 2023-07-19
Anticipated expiration: 2039-03-22
Also published as: US11107545B2; EP3779992A4; KR102235950B1; CN108511025B; EP3779992A1; US20200160928A1; JP2021517703A; CN108511025A; KR20190131558A; WO2019196631A1

Description

関連出願の引用
本願は、２０１８年４月１２日に出願された中国特許出願２０１８１０３２６７９０.０に基づき優先権を主張し、その内容を、全ての目的のためにここに援用する。

本開示は、シフトレジスタ、ゲート駆動回路および表示装置に関する。

表示技術の急速な発展に伴い、表示パネルの高集積化、低コスト化が進んでいる。このうち、ＧＯＡ（ＧａｔｅＤｒｉｖｅｒｏｎＡｒｒａｙ）技術は、ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）ゲート駆動回路を表示パネルのアレイ基板上に集積して表示パネルを走査駆動するものであり、ゲート集積回路（ＩＣ、ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）のボンディング（Ｂｏｎｄｉｎｇ）領域及びファンアウト（Ｆａｎ－ｏｕｔ）領域の配線スペースを省くことができ、材料コストと製造プロセスの両方で製品コストを低減することができるとともに、表示パネルを左右対称及び狭縁のデザインにすることができる。

本開示の実施例は、シフトレジスタであって、入力回路と、リセット回路と、プルダウン制御回路と、出力回路とを備えるシフトレジスタを供給しており、
前記入力回路は、入力信号端の制御によって、前記入力信号端の信号をプルアップノードに供給し、
前記リセット回路は、前記入力信号端及びクロック信号端の制御によって、第１の参照信号端の信号を前記プルアップノードに供給し、
前記出力回路は、前記クロック信号端と前記プルアップノードの信号の制御によって、第２の参照信号端の信号を前記出力信号端に供給し、
前記プルダウン制御回路は、前記第１の参照信号端の信号に応じて前記出力信号端をリセットする。

一例示において、本開示の実施例に提供される上記シフトレジスタにおいて、上記リセット回路は、ＮＯＲゲートと第１のスイッチングトランジスタとを含み、
前記ＮＯＲゲートは、第１の入力端が前記入力信号端に接続され、第２の入力端が前記クロック信号端に接続され、出力端が前記第１のスイッチングトランジスタのゲートに接続され、
前記第１のスイッチングトランジスタは、第１の極が前記第１の参照信号端に接続され、第２の極が前記プルアップノードに接続される。

一例示において、本開示の実施例に提供される上記シフトレジスタにおいて、前記リセット回路は、ＮＡＮＤゲートと第２のスイッチングトランジスタとを含み、
前記ＮＡＮＤゲートは、第１の入力端が前記入力信号端に接続され、第２の入力端が前記クロック信号端に接続され、出力端が前記第２のスイッチングトランジスタのゲートに接続され、
前記第２のスイッチングトランジスタは、第１の極が前記第１の参照信号端に接続され、第２の極が前記プルアップノードに接続される。

一例示において、本開示の実施例に提供される上記シフトレジスタにおいて、前記出力回路は、第３のスイッチングトランジスタ、第４のスイッチングトランジスタ及び記憶容量を含み、
前記第３のスイッチングトランジスタは、ゲートが前記プルアップノードに接続され、第１の極が前記クロック信号端に接続され、第２の極が前記第４のスイッチングトランジスタのゲートに接続され、
前記第４のスイッチングトランジスタは、第１の極が前記第２の参照信号端に接続され、第２の極が前記出力信号端に接続され、
前記記憶容量は、前記プルアップノードと前記出力信号端との間に接続されている。

一例示において、本開示の実施例に提供される上述シフトレジスタにおいて、前記プルダウン制御回路は、第１のプルダウン制御サブ回路及び/又は第２のプルダウン制御サブ回路を含み、
前記第１のプルダウン制御サブ回路は、前記プルアップノードの信号のレベルと前記入力信号端の有効パルス信号のレベルが逆である場合、前記第１の参照信号端の信号を前記出力信号端に供給し、
前記第２のプルダウン制御サブ回路は、前記クロック信号端のレベルと前記入力信号端の有効パルス信号のレベルが逆である場合、前記第１の参照信号端の信号を前記出力信号端に供給する。

一例示において、本開示の実施例に提供される上記シフトレジスタにおいて、前記第１のプルダウン制御サブ回路は、第５のスイッチングトランジスタ、第６のスイッチングトランジスタ、及び第７のスイッチングトランジスタを含み、
前記第５のスイッチングトランジスタは、ゲート及びその第１の極がいずれも前記第２の参照信号端に接続され、第２の極が第１のプルダウンノードに接続され、
前記第６のスイッチングトランジスタは、ゲートが前記プルアップノードに接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記第１のプルダウンノードに接続され、
前記第７のスイッチングトランジスタは、ゲートが前記第１のプルダウンノードに接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記出力信号端に接続される。

一例示において、本開示の実施例に提供される上記シフトレジスタにおいて、前記第２のプルダウン制御サブ回路は、第８のスイッチングトランジスタ、第９のスイッチングトランジスタ、及び第１０のスイッチングトランジスタを含み、
前記第８のスイッチングトランジスタは、ゲート及びその第１の極がいずれも前記第２の参照信号端に接続され、第２の極が第２のプルダウンノードに接続され、
前記第９のスイッチングトランジスタは、ゲートが前記クロック信号端に接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記第２のプルダウンノードに接続され、
前記第１０のスイッチングトランジスタは、ゲートが前記第２のプルダウンノードに接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記出力信号端に接続される。

一例示において、本開示の実施例に提供される上記シフトレジスタにおいて、前記入力回路は、第１１のスイッチングトランジスタを含み、
前記第１１のスイッチングトランジスタは、ゲート及びその第１の極がいずれも前記入力信号端に接続され、第２の極が前記プルアップノードに接続される。

相応的には、本開示の実施例は、ゲート駆動回路であって、縦続接続される複数の本開示の実施例に提供されるシフトレジスタを含むゲート駆動回路を供給しており、
第１の段のシフトレジスタの入力信号端は、フレームトリガ信号端に接続され、
前記第１の段のシフトレジスタ以外の各段のシフトレジスタの入力信号端は、隣接する上段のシフトレジスタの出力信号端にそれぞれ接続される。

相応的には、本開示の実施例は、本開示の実施例に提供されるゲート駆動回路を含む表示装置をさらに供給している。

図１は、本開示の実施例に提供されるシフトレジスタの構成の一概略図である。図２は、本開示の実施例に提供されるシフトレジスタの構成の別の概略図である。図３は、本開示の実施例に提供されるシフトレジスタの例の具体的な構成を示す一概略図である。図４は、本開示の実施例に提供されるＮＯＲゲートの例の具体的な構成を示す概略図である。図５ａは、本開示の実施例に提供される回路の一タイミングチャートである。図５ｂは、本開示の実施例に提供される回路の別のタイミングチャートである。図６ａは、入力信号端の信号のシミュレーション図である。図６ｂは、クロック信号端の信号のシミュレーション図である。図６ｃは、出力信号端の信号のシミュレーション図である。図７は、本開示の実施例に提供されるシフトレジスタの例の具体的な構成を示す別の概略図である。図８ａは、本開示の実施例に提供される回路の他のタイミングチャートである。図８ｂは、本開示の実施例に提供される回路の他のタイミングチャートである。図９は、本開示の実施例に提供されるゲート駆動回路の構成の概略図である。

本開示の目的、技術案及び利点をより明確にするために、以下、添付図面を参照して、本開示の実施例に提供されるシフトレジスタ、ゲート駆動回路及び表示装置の具体的な実施形態について詳細に説明する。なお、以下に説明する実施例は、本開示を説明・解釈するためのものであり、本開示を限定するためのものではない。また、本願の実施例および実施例における特徴は、矛盾がない場合に、互いに組み合わせることができる。

かかるＧＯＡ回路は、通常、縦続接続された複数のシフトレジスタにより構成され、各段のシフトレジスタは、ゲート線に対応して接続され、駆動信号を出力して接続されたゲート線を駆動するためである。現在、一般的には、各段のシフトレジスタは、駆動信号のシフト出力を実現するために、複数のクロック信号を用いる必要があり、クロック信号を伝送するためのクロック信号線を複数本設ける必要があり、配線の難易度が高くなり、占有スペースが大きくなり、表示パネルの狭縁化を図りにくくなる。

本開示の実施例は、シフトレジスタ、ゲート駆動回路、及び表示装置を供給し、クロック信号線が多いことによる配線の困難性の増加や占有スペースの増大、表示パネルの狭縁化の実現に不利となる問題を解決している。

本開示の実施例に提供されるシフトレジスタは、図１に示すように、入力回路１０と、リセット回路２０と、プルダウン制御回路３０と、出力回路４０と、を備えている。

入力回路１０は、入力信号端ＩＮＰＵＴの制御によって、入力信号端ＩＮＰＵＴの信号をプルアップノードＰＵに供給する。

リセット回路２０は、入力信号端ＩＮＰＵＴとクロック信号端ＣＫ０の制御によって、第１の参照信号端ＶＲ１の信号をプルアップノードＰＵに供給する。

出力回路４０は、クロック信号端ＣＫ０およびプルアップノードＰＵの信号の制御によって、第２の参照信号端ＶＲ２の信号を出力信号端ＯＵＴに供給する。

プルダウン制御回路３０は、第１の参照信号端ＶＲ１の信号に応じて出力信号端ＯＵＴをリセットする。

本開示の実施例に提供される上記シフトレジスタは、入力回路によって、入力信号端の制御により、入力信号端の信号をプルアップノードに供給し、出力回路によって、クロック信号端及びプルアップノードの信号の制御により、第２の参照信号端の信号を出力信号端に供給し、出力信号端に有効なパルス信号を出力させる。リセット回路によって、入力信号端およびクロック信号端の制御により、第１の参照信号端の信号をプルアップノードに供給し、プルアップノードをリセットする。プルダウン制御回路によって、第１の参照信号端の信号に応じて出力信号端をリセットし、出力信号端に無効パルス信号を出力させる。このように上記４つの回路の協力により、シフトレジスタが１つのクロック信号端の信号のみの制御によって正常なシフト出力を実現することができる、即ち、シフトレジスタの出力信号端から対応するゲート線に必要な走査信号を出力する。このようにして、設けられるクロック信号線の数量を低減し、配線の難易度や占有スペースを低減することができ、表示パネルの狭縁化に有利である。

具体的に実施する場合、本開示の実施例において、入力信号端の有効パルス信号はハイレベル信号であり、第１の参照信号端の信号はローレベル信号であり、第２の参照信号端の信号はハイレベル信号であり、出力信号端の有効パルス信号はハイレベル信号であり、出力信号端の無効パルス信号はローレベル信号である。

あるいは、入力信号端の有効パルス信号はローレベル信号であり、第１の参照信号端の信号はハイレベル信号であり、第２の参照信号端の信号はローレベル信号であり、出力信号端の有効パルス信号はローレベル信号であり、出力信号端の無効パルス信号はハイレベル信号である。実際の応用において、上記各信号の具体的な電圧は、実際の応用環境に応じて設計され、ここでは限定されない。

以下、具体的な実施例を参照して本発明を詳細に説明する。なお、この実施例は、本開示をよりよく解釈するためのものであり、本開示を限定するものではない。

具体的に実施する場合、本開示の実施例において、図２に示すように、プルダウン制御回路３０は、プルアップノードＰＵの信号のレベルと入力信号端ＩＮＰＵＴの有効パルス信号のレベルが逆である場合に、第１の参照信号端ＶＲ１の信号を出力信号端ＯＵＴに供給する第１のプルダウン制御サブ回路３１を含んでもよい。

あるいは、具体的に実施する場合、図２に示すように、プルダウン制御回路３０は、クロック信号端ＣＫ０のレベルと入力信号端ＩＮＰＵＴの有効パルス信号のレベルが逆である場合に第１の参照信号端ＶＲ１の信号を出力信号端ＯＵＴに供給する第２のプルダウン制御サブ回路３２を含んでもよい。

さらに、具体的に実施する場合、本開示の実施例において、図２に示すように、プルダウン制御回路３０は、第１のプルダウン制御サブ回路３１及び第２のプルダウン制御サブ回路３２を含んでもよい。当該第１のプルダウン制御サブ回路３１は、プルアップノードＰＵの信号のレベルと入力信号端ＩＮＰＵＴの有効パルス信号のレベルが逆である場合に、第１の参照信号端ＶＲ１の信号を出力信号端ＯＵＴに供給する。第２のプルダウン制御サブ回路３２は、クロック信号端ＣＫ０のレベルと入力信号端ＩＮＰＵＴの有効パルス信号のレベルが逆である場合に、第１の参照信号端ＶＲ１の信号を出力信号端ＯＵＴに供給する。

具体的に実施する場合、本開示の実施例において、図３に示すように、第１のプルダウン制御サブ回路３１は、第５のスイッチングトランジスタＭ５と、第６のスイッチングトランジスタＭ６と、第７のスイッチングトランジスタＭ７とを含んでもよい。第５のスイッチングトランジスタＭ５は、ゲート及びその第１の極がいずれも第２の参照信号端ＶＲ２に接続され、第２の極が第１のプルダウンノードＰＤ１に接続されている。第６のスイッチングトランジスタＭ６は、ゲートがプルアップノードＰＵに接続され、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が第１のプルダウンノードＰＤ１に接続されている。第７のスイッチングトランジスタＭ７は、ゲートが第１のプルダウンノードＰＤ１に接続され、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が出力信号端ＯＵＴに接続されている。

具体的に実施する場合、第５のスイッチングトランジスタは、ダイオード構成に形成され、第２の参照信号端と第１のプルダウンノードとの間に接続される。第６のスイッチングトランジスタがプルアップノードの制御によってオンするときに、第２の参照信号端及び第１の参照信号端が第５のスイッチングトランジスタと第６のスイッチングトランジスタを介してオンし、これは、第１の参照信号端と第１のプルダウンノードがオンすることに相当し、これによって、第７のスイッチングトランジスタが第１のプルダウンノードの信号の制御によってオフされる。第６のスイッチングトランジスタは、プルアップノードの信号の制御によってオフするときに、第２の参照信号端と第１の参照信号端がオフし、これは、第１のプルダウンノードが第２の参照信号端に直接にオンすることに相当し、これによって、第７のスイッチングトランジスタが第１のプルダウンノードの信号の制御によってオンし、第１の参照信号端の信号を出力信号端に供給して出力信号端をリセットする。

具体的に実施する場合、本開示の実施例において、図３に示すように、第２のプルダウン制御サブ回路３２は、第８のスイッチングトランジスタＭ８、第９のスイッチングトランジスタＭ９及び第１０のスイッチングトランジスタＭ１０を含んでもよい。第８のスイッチングトランジスタＭ８は、ゲート及びその第１の極が第２の参照信号端ＶＲ２に接続され、第２の極が第２のプルダウンノードＰＤ２に接続されている。

第９のスイッチングトランジスタＭ９は、ゲートがクロック信号端ＣＫ０に接続され、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が第２のプルダウンノードＰＤ２に接続されている。

第１０のスイッチングトランジスタＭ１０は、ゲートが第２のプルダウンノードＰＤ２に接続され、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が出力信号端ＯＵＴに接続されている。

具体的に実施する場合、第８のスイッチングトランジスタは、ダイオード構成に形成され、第２の参照信号端と第２のプルダウンノードとの間に接続される。第９のスイッチングトランジスタがクロック信号端の制御によってオンするときに、第２の参照信号端と第１の参照信号端が第８のスイッチングトランジスタと第９のスイッチングトランジスタを介してオンし、これは、第１の参照信号端と第２のプルダウンノードがオンすることに相当し、これによって、第１０のスイッチングトランジスタが第２のプルダウンノードの信号の制御によってオフする。第９のスイッチングトランジスタがクロック信号端の制御によってオフするときに、第２の参照信号端と第１の参照信号端がオフし、これは、第２のプルダウン端が第２の参照信号端と直接にオンすることに相当し、これによって、第１０のスイッチングトランジスタが第２のプルダウン端の信号の制御によってオンし、第１の参照信号端の信号を出力信号端に供給して出力信号端をリセットすることに相当している。

具体的に実施する場合、本開示の実施例において、図３に示すように、入力回路１０は、ゲート及びその第１の極がいずれも入力信号端ＩＮＰＵＴに接続され、第２の極がプルアップノードＰＵに接続される第１１のスイッチングトランジスタＭ１１を含んでもよい。

具体的に実施する場合、第１１のスイッチングトランジスタが、入力信号端の制御によってオンするときに、入力信号端の信号をプルアップノードに供給することができる。

具体的に実施する場合、本開示の実施例において、図３に示すように、リセット回路２０は、ＮＯＲゲートＮＯＲ及び第１のスイッチングトランジスタＭ１を含んでもよい。ＮＯＲゲートＮＯＲは、第１の入力端が入力信号端ＩＮＰＵＴに接続され、第２の入力端がクロック信号端ＣＫ０に接続され、出力端が第１のスイッチングトランジスタＭ１のゲートに接続する。

第１のスイッチングトランジスタＭ１は、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極がプルアップノードＰＵに接続される。

具体的に実施する場合、ＮＯＲゲートは、その全ての入力端がローレベル信号である場合のみに、出力端がハイレベル信号を出力し、それ以外の場合に、出力端がローレベル信号を出力する。第１のスイッチングトランジスタは、そのゲートの信号の制御によってオンするときに、第１の参照信号端の信号をプルアップノードに供給することができる。

具体的に実施する場合、図４に示すように、ＮＯＲゲートは、第１２のスイッチングトランジスタＭ１２、第１３のスイッチングトランジスタＭ１３、第１４のスイッチングトランジスタＭ１４、第１５のスイッチングトランジスタＭ１５、第１６のスイッチングトランジスタＭ１６、第１７のスイッチングトランジスタＭ１７、第１８のスイッチングトランジスタＭ１８、及び第１９のスイッチングトランジスタＭ１９を含んでもよい。

第１２のスイッチングトランジスタＭ１２は、ゲートが入力信号端ＩＮＰＵＴに接続され、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が第１５のスイッチングトランジスタＭ１５のゲートに接続される。

第１３のスイッチングトランジスタＭ１３は、ゲートがクロック信号端ＣＫ０に接続され、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が第１５のスイッチングトランジスタＭ１５のゲートに接続される。

第１４のスイッチングトランジスタＭ１４は、ゲート及びその第１の極がいずれも第２の参照信号端ＶＲ２に接続され、第２の極が第１５のスイッチングトランジスタＭ１５のゲートに接続される。

第１５のスイッチングトランジスタＭ１５は、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が第１８スイッチングトランジスタＭ１８のゲートに接続される。

第１６のスイッチングトランジスタＭ１６は、ゲートが入力信号端ＩＮＰＵＴに接続され、第１の極が第２の参照信号端ＶＲ２に接続され、第２の極が第１８のスイッチングトランジスタＭ１８のゲートに接続される。

第１７のスイッチングトランジスタＭ１７は、ゲートがクロック信号端ＣＫ０に接続され、第１の極が第２の参照信号端ＶＲ２に接続され、第２の極が第１８のスイッチングトランジスタＭ１８のゲートに接続される。

第１８のスイッチングトランジスタＭ１８は、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極が第１のスイッチングトランジスタＭ１のゲートに接続される。

第１９のスイッチングトランジスタＭ１９は、ゲート及び第１の極がいずれも第２の参照信号端ＶＲ２に接続され、第２の極が第１のスイッチングトランジスタＭ１のゲートに接続される。もちろん、上記はＮＯＲゲートの具体的な構成を例示するものにすぎない。本開示の実施例におけるＮＯＲゲートは、関連技術における構成と同一であってもよく、ここで限定されない。

具体的に実施する場合、本開示の実施例において、図３に示すように、出力回路４０は、第３のスイッチングトランジスタＭ３、第４のスイッチングトランジスタＭ４、及び記憶容量Ｃｓｔを含んでもよい。第３のスイッチングトランジスタＭ３は、ゲートがプルアップノードＰＵに接続され、第１の極がクロック信号端ＣＫ０に接続され、第２の極が第４のスイッチングトランジスタＭ４のゲートに接続される。

第４のスイッチングトランジスタＭ４は、第１の極が第２の参照信号端ＶＲ２に接続され、第２の極が出力信号端ＯＵＴに接続される。

記憶容量Ｃｓｔは、プルアップノードＰＵと出力信号端ＯＵＴとの間に接続される。

具体的に実施する場合、第３のスイッチングトランジスタがプルアップノードの信号の制御によってオンするときに、クロック信号端の信号を第４のスイッチングトランジスタのゲートに供給することができる。第４のスイッチングトランジスタがそのゲートの信号の制御によってオンするときに、第２の参照信号端の信号を出力信号端に供給することができる。記憶容量は、その両端の電圧を蓄積し、プルアップノードがフローティングするときに、その両端の電圧差を安定にすることができる。

以上、本開示の実施例に提供されるシフトレジスタにおける各回路の具体的な構成を例示するものにすぎず、具体的に実施する場合、上記各回路の具体的な構成は、本開示の実施例に提供される上記構成に限らず、当業者として周知される他の構成であってもよく、ここでは限定されない。

さらに、製造工程を簡略化するために、具体的に実施する場合、本開示の実施例では、図３に示すように、スイッチングトランジスタを全てＮ型トランジスタとしてもよい。

なお、本開示の上記実施例に言及されたスイッチングトランジスタは、薄膜トランジスタ(ＴＦＴ，ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）であってもよいし、金属酸化物半導体電界効果トランジスタ（ＭＯＳ，ＭｅｔａｌＯｘｉｄｅＳｃｍｉｃｏｎｄｕｃｔｏｒ）であってもよく、ここでは限定されない。具体的に実施する場合、スイッチングトランジスタのタイプ及び信号端の信号に応じて、第１の極をソースとし、第２の極をドレインとしてもよく、あるいは、逆に、第１の極をドレインとし、第２の極をソースとしてもよい。ここでは限定されない。

次に、図３に示したシフトレジスタの動作過程について、図５ａに示す回路のタイミングチャートを参照しながら説明する。以下の説明において、「１」がハイレベル信号を示し、「０」がローレベル信号を示している。「１」及び「０」は論理レベルを示しており、本開示の実施例に提供される上記のシフトレジスタの動作過程をより良く説明するためのものであり、具体的に実施する場合に各スイッチングトランジスタのゲートに印加されるレベルを示すものではない。

具体的には、図５ａのＴ１、Ｔ２、Ｔ３、およびＴ４という４つの段階を選択する。また、入力信号端ＩＮＰＵＴの有効パルス信号はハイレベル信号であり、第１の参照信号端ＶＲ１の信号はローレベル信号であり、第２の参照信号端ＶＲ２の信号はハイレベル信号である。

Ｔ１段階では、ＩＮＰＵＴ＝１であり，ＣＫ０＝０である。

ＩＮＰＵＴ＝１であり、ＣＫ０＝０であるので、ＮＯＲゲートＮＯＲは、ローレベルの信号を出力し、第１のスイッチングトランジスタＭ１をオフするように制御する。ＩＮＰＵＴ＝１であるので、第１１のスイッチングトランジスタＭ１１がオンして、入力信号端ＩＮＰＵＴのハイレベル信号をプルアップノードＰＵに供給し、プルアップノードＰＵの信号をハイレベル信号にし、第３のスイッチングトランジスタＭ３及び第６のスイッチングトランジスタＭ６が全てオンするように制御している。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のローレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４をオフするように制御する。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されるので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１は第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介してオンし、これにより、第１のプルダウンノードＰＤ１の信号は第１の参照信号端ＶＲ１のローレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御している。また、ＣＫ０＝０であるので、第９のスイッチングトランジスタＭ９がオフして、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオフし、第２のプルダウンノードＰＤ２の信号が第２の参照信号端ＶＲ２のハイレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオンするように制御し、第１の参照信号端のローレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにローレベル信号を出力させる。

Ｔ２段階では、ＩＮＰＵＴ＝１であり，ＣＫ０＝１である。

ＩＮＰＵＴ＝１であり、ＣＫ０＝１であるので、ＮＯＲゲートＮＯＲは、ローレベルの信号を出力し、第１のスイッチングトランジスタＭ１がオフするように制御する。ＩＮＰＵＴ＝１であるので、第１１のスイッチングトランジスタＭ１１がオンして、入力信号端ＩＮＰＵＴのハイレベル信号をプルアップノードＰＵに供給し、プルアップノードＰＵの信号をハイレベル信号にし、第３のスイッチングトランジスタＭ３がオンするように制御し、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給する。記憶容量Ｃｓｔの作用により、プルアップノードＰＵをさらにプルアップして、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６とが完全にオンすることができる。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させる。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されているので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１は第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介してオンし、第１のプルダウンノードＰＤ１の信号は第１の参照信号端ＶＲ１のローレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御する。ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９がオンし、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。

Ｔ３段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝１である。

ＩＮＰＵＴ＝０であり、ＣＫ０＝１であるので、ＮＯＲゲートＮＯＲはローレベルの信号を出力し、第１のスイッチングトランジスタＭ１がオフするように制御する。ＩＮＰＵＴ＝０であるので、第１１のスイッチングトランジスタＭ１１はオフしている。ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９がオンし、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。これにより、プルアップノードＰＵがフローティング状態になり、記憶容量Ｃｓｔの作用により、プルアップノードＰＵの信号をハイレベルのまま保持できるので、第３のスイッチングトランジスタＭ３がオンするように制御して、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給する。記憶容量Ｃｓｔの作用により、プルアップノードＰＵをさらにプルアップして、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６が完全にオンさせることができる。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させる。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されているので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１は第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介してオンし、第１のプルダウンノードＰＤ１の信号は第１の参照信号端ＶＲ１のローレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御する。

Ｔ４段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝０である。

ＩＮＰＵＴ＝０であるので、第１１のスイッチングトランジスタＭ１１はオフしている。ＩＮＰＵＴ＝０であり、ＣＫ０＝０であるので、ＮＯＲゲートＮＯＲは、ハイレベルの信号を出力し、第１のスイッチングトランジスタＭ１がオンするように制御する。オンした第１のスイッチングトランジスタＭ１は、第１の参照信号端ＶＲ１のローレベル信号をプルアップノードＰＵに供給し、第３のスイッチングトランジスタＭ３及び第６のスイッチングトランジスタＭ６がオフするように制御する。第６のスイッチングトランジスタＭ６がオフするので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１とがオフされ、第１のプルダウンノードＰＤ１の信号は第２の参照信号端ＶＲ２のハイレベル信号に相当し、第７のスイッチングトランジスタＭ７がオンするように制御する。オンした第７のスイッチングトランジスタＭ７は、第１の参照信号端ＶＲ１のローレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにローレベル信号を出力させて出力信号端ＯＵＴをリセットする。ＣＫ０＝０であるので、第９のスイッチングトランジスタＭ９はオフしている。これにより、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオフし、第２のプルダウンノードＰＤ２の信号が第２の参照信号端ＶＲ２のハイレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオンするように制御する。オンした第１０のスイッチングトランジスタＭ１０は、第１の参照信号端ＶＲ１のローレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにローレベル信号を出力させて出力信号端ＯＵＴをリセットする。

Ｔ４段階の後に、Ｔ５段階、すなわちＩＮＰＵＴ＝０であり、ＣＫ０＝１である段階をさらに含んでもよい。ＩＮＰＵＴ＝０であるので、第１１のスイッチングトランジスタＭ１１はオフしている。ＩＮＰＵＴ＝０であり、ＣＫ０＝１であるので、ＮＯＲゲートＮＯＲはローレベルの信号を出力し、第１のスイッチングトランジスタＭ１がオフするように制御する。これにより、プルアップノードＰＵがフローティング状態になり、記憶容量Ｃｓｔの作用により、プルアップノードＰＵの信号をローレベルの信号のまま保持して、第３のスイッチングトランジスタＭ３および第６のスイッチングトランジスタＭ６がオフするように制御することができる。第６のスイッチングトランジスタＭ６がオフするので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１とがオフされ、第１のプルダウンノードＰＤ１の信号が第２の参照信号端ＶＲ２のハイレベル信号に相当し、第７のスイッチングトランジスタＭ７がオンするように制御する。オンした第７のスイッチングトランジスタＭ７は、第１の参照信号端ＶＲ１のローレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにローレベル信号を出力させる。ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９がオンする。従って、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して、第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。

本開示の実施例に提供される上記シフトレジスタは、Ｔ５段階の後に、入力信号端ＩＮＰＵＴの信号が再びハイレベルになるまで、Ｔ４段階及びＴ５段階の動作過程を繰り返すことができる。

以上のことから、本開示の実施例に提供される上記シフトレジスタは、１つのクロック信号を入力するだけで、出力信号端にシフトした信号を出力させることができ、これにより、設けられるクロック信号線の数量を低減し、配線の困難性、占有スペースを低減することができ、表示パネルの狭縁化に有利となると分かる。

本開示の実施例に提供される上記シフトレジスタは、回路の変更やプロセスの変更を行うことなく、クロック信号端の有効パルス信号(すなわち、クロック信号端における入力信号端の有効パルス信号と同レベルの信号)の期間を変更して、出力信号端から出力される有効パルス信号の期間を制御するだけでよく、シフトレジスタの難易度を低下させることができ、プロセスが複雑になる問題を低減し、コストを低減することができる。

次に、図３に示すシフトレジスタの構成を例に、図５ｂに示す回路のタイミングチャートを参照し、本開示の実施例に提供される上記シフトレジスタの動作過程を説明する。ただし、図５ｂのクロック信号端ＣＫ０の１周期におけるハイレベル信号の期間は、図５ａのクロック信号端ＣＫ０の１周期におけるハイレベル信号の期間よりも長い。図５ｂの入力信号端ＩＮＰＵＴの有効パルス信号の期間は、図５ａの入力信号端ＩＮＰＵＴの有効パルス信号の期間と同じである。また、１表示フレーム内において、クロック信号端ＣＫ０の１つの立ち上がりエッジのみが、入力信号端ＩＮＰＵＴの立ち上がりエッジと立ち下がりエッジの間にある。具体的には、図５ｂのＴ１、Ｔ２、Ｔ３、およびＴ４という４つの段階を選択する。また、第１の参照信号端ＶＲ１の信号はローレベルの信号であり、第２の参照信号端ＶＲ２の信号はハイレベルの信号である。

Ｔ１段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝０である。具体的な動作過程は、上述したＴ１段階の動作過程と同様であるので、ここでは贅言しない。

Ｔ２段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝１である。

ＩＮＰＵＴ＝１であり、ＣＫ０＝１であるので、ＮＯＲゲートＮＯＲはローレベルの信号を出力し、第１のスイッチングトランジスタＭ１がオフするように制御する。ＩＮＰＵＴ＝１であるので、第１１のスイッチングトランジスタＭ１１がオンして入力信号端ＩＮＰＵＴのハイレベル信号をプルアップノードＰＵに供給し、プルアップノードＰＵの信号をハイレベル信号にして第３のスイッチングトランジスタＭ３がオンするように制御し、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給する。記憶容量Ｃｓｔの作用により、プルアップノードＰＵをさらにプルアップして、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６とが完全にオンさせることができる。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させる。第５のスイッチングトランジスタＭ５はダイオード接続構成に形成されているので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１は第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介してオンし、第１のプルダウンノードＰＤ１の信号は第１の参照信号端ＶＲ１のローレベル信号に相当し、第７のスイッチングトランジスタＭ７はオフするように制御する。ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９がオンし、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。本実施例におけるＴ２段階は、上述したＴ２段階と同様の動作過程であることがわかる。

ＩＮＰＵＴ＝０であり、ＣＫ０＝１であるので、ＮＯＲゲートＮＯＲはローレベルの信号を出力し、第１のスイッチングトランジスタＭ１がオフするように制御する。ＩＮＰＵＴ＝０であるので、第１１のスイッチングトランジスタＭ１１はオフしている。ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９がオンし、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。これにより、プルアップノードＰＵがフローティング状態になり、記憶容量Ｃｓｔの作用により、プルアップノードＰＵの信号をハイレベルのまま保持し、第３のスイッチングトランジスタＭ３がオンするように制御して、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給する。記憶容量Ｃｓｔの作用により、プルアップノードＰＵをさらにプルアップして、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６とが完全にオンすることができる。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させる。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されているので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１は第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介してオンし、第１のプルダウンノードＰＤ１の信号は第１の参照信号端ＶＲ１のローレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御する。本実施例におけるＴ３段階は、上述したＴ３段階と同様の動作過程であることがわかる。

Ｔ４段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝０である。その具体的な動作過程は、上述したＴ４段階の動作と同様であるので、ここでは贅言しない。

もちろん、Ｔ４段階の後に、ＩＮＰＵＴ＝０であり、ＣＫ０＝１であるＴ５段階をさらに含んでもよい。その具体的な動作過程は、上述したＴ５段階の動作過程と同様であるので、ここでは贅言しない。

本開示の実施例に提供される上記シフトレジスタは、Ｔ５段階の後、入力信号端ＩＮＰＵＴの信号が再びハイレベルになるまで、Ｔ４段階及びＴ５段階の動作過程を繰り返すことができる。

図３に示す構成を例に、図６ａ～図６ｃに示す各信号のシミュレーションタイミングチャートを用いて、シフトレジスタの動作過程をシミュレーションした。図６ａ～図６ｃにおいて、縦軸は電圧を示し、横軸は時間を示し、図６ａは入力信号端ＩＮＰＵＴの信号を示し、図６ｂはクロック信号端ＣＫ０の信号を示し、図６ｃは出力信号端ＯＵＴの信号を示す。図６ａ～図６ｃから分かるように、本開示の実施例に提供される上記シフトレジスタは、クロック信号端ＣＫ０のハイレベル信号の期間が長くなると、それに対応して出力信号端ＯＵＴから出力されるハイレベル信号も長くなる。

次に、入力信号端の有効パルス信号がローレベル信号の場合、本発明の実施例に提供されるシフトレジスタの構成及び動作過程を説明する。

入力信号端の有効パルス信号がローレベル信号である場合には、本実施例におけるシフトレジスタの構成として、上記(例えば図３を参照)した第３～第１１のスイッチングトランジスタＭ３～Ｍ１１を、その接続態様を変えることなく、Ｎ型トランジスタから直接にＰ型トランジスタに置き換えることができる。なお、本実施例に提供されるシフトレジスタと先に提供されたシフトレジスタとの接続方式における同様な部分について、ここでは贅言しない。以下、相違点のみについて説明する。

具体的に実施する場合、リセット回路の具体的な構成は、他の実施形態を採用することもできる。本開示の実施例において、図７に示すように、リセット回路は、ＮＡＮＤゲートＮＡＮＤと第２のスイッチングトランジスタＭ２とを含んでもよく、ＮＡＮＤゲートＮＡＮＤは、第１の入力端が入力信号端ＩＮＰＵＴに接続され、第２の入力端がクロック信号端ＣＫ０に接続され、出力端が第２のスイッチングトランジスタＭ２のゲートに接続される。第２のスイッチングトランジスタＭ２は、第１の極が第１の参照信号端ＶＲ１に接続され、第２の極がプルアップノードＰＵに接続される。

具体的に実施する場合、ＮＡＮＤゲートは、その入力端がすべてハイレベル信号である場合にのみ、その出力端がローレベル信号を出力し、それ以外の場合にはその出力端がハイレベル信号を出力する。第２のスイッチングトランジスタは、そのゲートの信号の制御によってオンするときに、第１の参照信号端の信号をプルアップノードに供給することができる。

具体的に実施する場合、本発明の実施例において、図７に示すように、第２のスイッチングトランジスタＭ２はＰ型トランジスタであってもよい。

具体的に実施する場合、本発明の実施例において、ＮＡＮＤゲートの構成は、関連技術における構成と同一であってもよく、ここでは限定しない。

次に、図８ａに示す回路のタイミングチャートを参照して、図７に示すシフトレジスタの動作過程を説明する。以下の説明において、「１」はハイレベル信号を示し、「０」はローレベル信号を示し、「１」と「０」は論理レベルを示している。これは、本開示の実施例に提供されるシフトレジスタの動作過程をより良く説明するためのものであり、具体的に実施する場合に各スイッチングトランジスタのゲートに印加されるレベルを示すものではない。

具体的には、図８ａにおけるＴ１、Ｔ２、Ｔ３、およびＴ４という４つの段階が主に選択される。

Ｔ１段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝１である。

ＩＮＰＵＴ＝０であり、ＣＫ０＝１であるので、ＮＡＮＤゲートＮＡＮＤはハイレベルの信号を出力し、第２のスイッチングトランジスタＭ２がオフするように制御する。ＩＮＰＵＴ＝０であるので、第１１のスイッチングトランジスタＭ１１がオンして、入力信号端ＩＮＰＵＴのローレベル信号をプルアップノードＰＵに供給し、プルアップノードＰＵの信号がローレベル信号となって、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６がいずれもオンするように制御する。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のハイレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオフするように制御する。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されているので、第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介して第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオンし、第１のプルダウンノードＰＤ１の信号が第１の参照信号端ＶＲ１のハイレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御する。また、ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９がオフし、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオフし、第２のプルダウンノードＰＤ２の信号が第２の参照信号端ＶＲ２のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオンするように制御し、第１の参照信号端のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させる。

Ｔ２段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝０である。

ＩＮＰＵＴ＝０であり、ＣＫ０＝０であるので、ＮＡＮＤゲートＮＡＮＤはハイレベル信号を出力し、第２のスイッチングトランジスタＭ２がオフするように制御する。ＩＮＰＵＴ＝０であるので、第１１のスイッチングトランジスタＭ１１がオンして入力信号端ＩＮＰＵＴのローレベル信号をプルアップノードＰＵに供給し、プルアップノードＰＵの信号をローレベル信号にし、第３のスイッチングトランジスタＭ３がオンするように制御して、クロック信号端ＣＫ０のローレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のローレベル信号を出力信号端ＯＵＴに供給する。記憶容量Ｃｓｔの作用により、プルアップノードＰＵをさらに引き下げて、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６とが完全にオンさせる。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のローレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のローレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにローレベル信号を出力させる。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されているので、第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介して第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオンし、第１のプルダウンノードＰＤ１の信号が第１の参照信号端ＶＲ１のハイレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御する。ＣＫ０＝０であるので、第９のスイッチングトランジスタＭ９がオンし、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のハイレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。

Ｔ３段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝０である。

ＩＮＰＵＴ＝１であり、ＣＫ０＝０であるので、ＮＡＮＤゲートＮＡＮＤはハイレベルの信号を出力し、第２のスイッチングトランジスタＭ２がオフするように制御する。ＩＮＰＵＴ＝１であるので、第１１のスイッチングトランジスタＭ１１はオフする。ＣＫ０＝０であるので、第９のスイッチングトランジスタＭ９がオンし、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のハイレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。これにより、プルアップノードＰＵがフローティング状態になり、記憶容量Ｃｓｔの作用により、プルアップノードＰＵの信号をローレベルのまま保持することができ、第３のスイッチングトランジスタＭ３がオンするように制御して、クロック信号端ＣＫ０のローレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のローレベル信号を出力信号端ＯＵＴに供給する。記憶容量Ｃｓｔの作用により、プルアップノードＰＵをさらに引き下げて、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６とが完全にオンすることができる。オンした第３のスイッチングトランジスタＭ３は、クロック信号端ＣＫ０のローレベル信号を第４のスイッチングトランジスタＭ４のゲートに供給し、第４のスイッチングトランジスタＭ４がオンするように制御して、第２の参照信号端ＶＲ２のローレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにローレベル信号を出力させる。第５のスイッチングトランジスタＭ５がダイオード接続構成に形成されているので、第５のスイッチングトランジスタＭ５と第６のスイッチングトランジスタＭ６を介して第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオンし、第１のプルダウンノードＰＤ１の信号が第１の参照信号端ＶＲ１のハイレベル信号に相当し、第７のスイッチングトランジスタＭ７がオフするように制御する。

Ｔ４段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝１である。

ＩＮＰＵＴ＝１であるので、第１１のスイッチングトランジスタＭ１１はオフする。ＩＮＰＵＴ＝１であり、ＣＫ０＝１であるので、ＮＡＮＤゲートＮＡＮＤはローレベルの信号を出力し、第２のスイッチングトランジスタＭ２がオンするように制御する。オンした第２のスイッチングトランジスタＭ２は、第１の参照信号端ＶＲ１のハイレベル信号をプルアップノードＰＵに供給し、第３のスイッチングトランジスタＭ３及び第６のスイッチングトランジスタＭ６がオフするように制御する。第６のスイッチングトランジスタＭ６がオフしているので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオフし、第１のプルダウンノードＰＤ１の信号が第２の参照信号端ＶＲ２のローレベル信号に相当し、第７のスイッチングトランジスタＭ７がオンするように制御する。オンした第７のスイッチングトランジスタＭ７は、第１の参照信号端ＶＲ１のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させて出力信号端ＯＵＴをリセットする。ＣＫ０＝１であるので、第９のスイッチングトランジスタＭ９はオフする。これにより、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオフし、第２のプルダウンノードＰＤ２の信号が第２の参照信号端ＶＲ２のローレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオンするように制御する。オンした第１０のスイッチングトランジスタＭ１０は、第１の参照信号端ＶＲ１のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させて出力信号端ＯＵＴをリセットする。

Ｔ４段階の後に、ＩＮＰＵＴ＝１であり、ＣＫ０＝０であるＴ５段階を含んでもよい。ＩＮＰＵＴ＝１であるので、第１１のスイッチングトランジスタＭ１１はオフする。ＩＮＰＵＴ＝１であり、ＣＫ０＝０であるので、ＮＡＮＤゲートＮＡＮＤは、ハイレベルの信号を出力し、第２のスイッチングトランジスタＭ２がオフするように制御する。これにより、プルアップノードＰＵがフローティング状態になり、記憶容量Ｃｓｔの作用により、プルアップノードＰＵの信号をハイレベルの信号のまま保持し、第３のスイッチングトランジスタＭ３と第６のスイッチングトランジスタＭ６がオフするように制御することができる。第６のスイッチングトランジスタＭ６がオフしているので、第２の参照信号端ＶＲ２と第１の参照信号端ＶＲ１がオフし、第１のプルダウンノードＰＤ１の信号が第２の参照信号端ＶＲ２のローレベル信号に相当し、第７のスイッチングトランジスタＭ７がオンするように制御する。オンした第７のスイッチングトランジスタＭ７は、第１の参照信号端ＶＲ１のハイレベル信号を出力信号端ＯＵＴに供給し、出力信号端ＯＵＴにハイレベル信号を出力させる。ＣＫ０＝０であるので、第９のスイッチングトランジスタＭ９がオンする。従って、第８のスイッチングトランジスタＭ８及び第９のスイッチングトランジスタＭ９を介して、第２の参照信号端ＶＲ２及び第１の参照信号端ＶＲ１がオンし、第２のプルダウンノードＰＤ２の信号が第１の参照信号端ＶＲ１のハイレベル信号に相当し、第１０のスイッチングトランジスタＭ１０がオフするように制御する。

本開示の実施例に提供される上記シフトレジスタは、Ｔ５段階の後、入力信号端ＩＮＰＵＴの信号が再びローレベル信号になるまで、Ｔ４段階およびＴ５段階の動作過程を繰り返すことができる。

本実施例によれば、本公開の実施例に提供される上記シフトレジスタは、１つのクロック信号を入力するだけで、出力信号端にシフトした信号を出力することができ、設けられるクロック信号線の数量を低減することができ、配線の困難性や占有スペースを低減することができ、表示パネルの狭縁化に有利である。

本開示の実施例に提供される上記シフトレジスタは、回路の変更やプロセスの変更を行うことなく、クロック信号端の有効パルス信号(すなわち、クロック信号端における入力信号端の有効パルス信号のレベルと同じ信号)の期間を変更して、出力信号端から出力される有効パルス信号の期間を制御するだけでよく、シフトレジスタの難易度を低下させることができ、プロセスが複雑になる問題を低減し、コストを低減することができる。

次に、図７に示すシフトレジスタの構成を例に、図８ｂに示す回路のタイミングチャートを参照し、本発明の実施例に提供される上記シフトレジスタの動作過程を説明する。ただし、図８ｂのクロック信号端ＣＫ０の１周期におけるローレベル信号の期間は、図８ａのクロック信号端ＣＫ０の１周期におけるローレベル信号の期間よりも長い。図８ｂの入力信号端ＩＮＰＵＴの有効パルス信号の期間は、図８ａの入力信号端ＩＮＰＵＴの有効パルス信号の期間と同じである。また、１表示フレーム内において、クロック信号端ＣＫ０の１つの立ち下がりエッジだけが入力信号端ＩＮＰＵＴの立ち下がりエッジと立ち上がりエッジの間に存在している。具体的には、図８ｂのＴ１、Ｔ２、Ｔ３、およびＴ４という４つの段階が選択される。

Ｔ１段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝１である。その具体的な動作過程は、上述したＴ１段階の動作過程と同様であるので、ここでは贅言しない。

Ｔ２段階では、ＩＮＰＵＴ＝０であり、ＣＫ０＝０である。その具体的な動作過程は、上述したＴ２段階の動作過程と同様であるので、ここでは贅言しない。

Ｔ３段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝０である。その具体的な動作過程は、上述したＴ３段階の動作過程と同様であるので、ここでは贅言しない。

Ｔ４段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝１である。その具体的な動作過程は、上述したＴ４段階の動作過程と同様であるので、ここでは贅言しない。

もちろん、Ｔ４段階の後に、Ｔ５段階をさらに含んでもよく、Ｔ５段階では、ＩＮＰＵＴ＝１であり、ＣＫ０＝０である。その具体的な動作過程は、上述したＴ５段階の動作過程と同様であるので、ここでは贅言しない。

本開示の実施例に提供される上記シフトレジスタは、Ｔ５段階の後、入力信号端ＩＮＰＵＴの信号が再びローレベルになるまで、Ｔ４段階とＴ５段階の動作過程を繰り返すことができる。

同一の開示主旨に基づいて、本開示の実施例はゲート駆動回路をさらに提供しており、図９に示すように、ＳＲ（１）、ＳＲ（２）…ＳＲ（ｎ）…ＳＲ（Ｎ-１）、ＳＲ（Ｎ）（計Ｎ個のシフトレジスタ、１≦ｎ≦Ｎ）という縦続接続される複数の本開示の実施例に提供される上記シフトレジスタを含み、

第１段目のシフトレジスタＳＲ（１）は、入力信号端ＩＮＰＵＴがフレームトリガ信号端ＳＴＶに接続されており、
第１段目のシフトレジスタＳＲ（１）以外、他の各段のシフトレジスタＳＲ（ｎ）は、入力信号端ＩＮＰＵＴが、隣接する上段のシフトレジスタＳＲ（ｎ－１）の出力信号端ＯＵＴにそれぞれ接続されている。

具体的には、前記ゲート駆動回路の各シフトレジスタの具体的な構成は、本開示の上記シフトレジスタと機能的に及び構成的に同じであり、重複部分について贅言しない。

具体的に実施する場合、本開示の実施例において、図９に示すように、第３ｋ－２段目のシフトレジスタのクロック信号端ＣＫ０は、いずれも同じクロック線、すなわち、第１のクロック線ｃｋｖ１に接続されている。第３ｋ－１段目のシフトレジスタのクロック信号端ＣＫ０は、いずれも同じクロック線、すなわち、第２のクロック線ｃｋｖ２に接続されている。第３ｋ段目のシフトレジスタのクロック信号端ＣＫ０は、いずれも同じクロック線、すなわち、第３のクロック線ｃｋｖ３に接続されており、ただし、ｋは正の整数である。

具体的に実施する場合、本開示の実施例に提供されるゲート駆動回路は、液晶表示パネル(ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ、ＬＣＤ）に適用されてもよく、有機エレクトロルミネセンス(ＯｒｇａｎｉｃＬｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ、ＯＬＥＤ）表示パネルに適用されてもよい。ここでは限定しない。また、本発明の実施例におけるゲート駆動回路は、３つのクロック信号線のみによって表示パネルのゲート線を駆動することができるので、表示パネルの狭縁化に有利である。

同一の開示主旨に基づいて、本開示の実施例は、本発明の実施例に提供される上記ゲート駆動回路を含む表示装置をさらに提供している。この表示装置が問題を解決する原理は、前記シフトレジスタと似ているので、この表示装置の実施について、前記シフトレジスタの実施を参照することができ、重複部分について、ここでは贅言しない。

具体的に実施する場合、本開示の実施例に提供される表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有するあらゆる製品や部品であればよい。当該表示装置の他の必須構成要素がいずれも当業者に理解されるものであり、ここでは贅言しなく、本開示を限定するものではない。

本開示の実施例に提供されるシフトレジスタ、ゲート駆動回路及び表示装置は、入力回路により、入力信号端の制御によって、入力信号端の信号をプルアップノードに供給し、出力回路により、クロック信号端とプルアップノードの信号の制御によって、第２の参照信号端の信号を出力信号端に供給し、出力信号端に有効なパルス信号を出力させる。リセット回路により、入力信号端およびクロック信号端の制御によって、第１の参照信号端の信号をプルアップノードに供給し、プルアップノードをリセットする。プルダウン制御回路により、第１の参照信号端の信号に応じて、出力信号端をリセットし、出力信号端に無効パルス信号を出力させる。このように上記４つの回路の協力により、シフトレジスタが１つのみのクロック信号端の信号の制御によって正常なシフト出力を実現することができ、即ち、シフトレジスタの出力信号端から対応するゲート線に必要な走査信号を出力し、設けられるクロック信号線の数量を低減することができ、配線の難易度や占有スペースを低減することができ、表示パネルの狭縁化に有利である。

もちろん、当業者であれば、本開示の主旨および範囲から逸脱することなく、本開示に様々な変更や変形を行うことができることは明らかである。このように、本開示のこれらの変更や変形が本開示の特許請求の範囲及びその均等な範囲内にあれば、本開示はこれらの変更や変形を含むことが意図される。

10 入力回路
20 リセット回路
30 プルダウン制御回路 31 第１のプルダウン制御サブ回路
32 第２のプルダウン制御サブ回路
40 出力回路

Claims

入力信号端の制御によって、前記入力信号端の信号をプルアップノードに供給する入力回路と、
前記入力信号端及びクロック信号端の制御によって、第１の参照信号端の信号を前記プルアップノードに供給するリセット回路と、
前記クロック信号端及び前記プルアップノードの信号の制御によって、第２の参照信号端の信号を出力信号端に供給する出力回路と、
前記第１の参照信号端の信号に応じて前記出力信号端をリセットするプルダウン制御回路と、を含む、
ことを特徴とするシフトレジスタ。
前記リセット回路は、ＮＯＲゲートと第１のスイッチングトランジスタとを含み、
前記ＮＯＲゲートは、第１の入力端が前記入力信号端に接続され、第２の入力端が前記クロック信号端に接続され、出力端が前記第１のスイッチングトランジスタのゲートに接続され、
前記第１のスイッチングトランジスタは、第１の極が前記第１の参照信号端に接続され、第２の極が前記プルアップノードに接続される、
ことを特徴とする請求項１に記載のシフトレジスタ。
前記リセット回路は、ＮＡＮＤゲートと第２のスイッチングトランジスタとを含み、
前記ＮＡＮＤゲートは、第１の入力端が前記入力信号端に接続され、第２の入力端が前記クロック信号端に接続され、出力端が前記第２のスイッチングトランジスタのゲートに接続され、
前記第２のスイッチングトランジスタは、第１の極が前記第１の参照信号端に接続され、第２の極が前記プルアップノードに接続される、
ことを特徴とする請求項１に記載のシフトレジスタ。
前記出力回路は、第３のスイッチングトランジスタ、第４のスイッチングトランジスタ、及び、記憶容量を含み、
前記第３のスイッチングトランジスタは、ゲートが前記プルアップノードに接続され、第１の極が前記クロック信号端に接続され、第２の極が前記第４のスイッチングトランジスタのゲートに接続され、
前記第４のスイッチングトランジスタは、第１の極が前記第２の参照信号端に接続され、第２の極が前記出力信号端に接続され、
前記記憶容量は、前記プルアップノードと前記出力信号端との間に接続される、
ことを特徴とする請求項１に記載のシフトレジスタ。
前記プルダウン制御回路は、第１のプルダウン制御サブ回路を含み、
前記第１のプルダウン制御サブ回路は、前記プルアップノードの信号のレベルと前記入力信号端の有効パルス信号のレベルが逆である場合に、前記第１の参照信号端の信号を前記出力信号端に供給する、
ことを特徴とする請求項１に記載のシフトレジスタ。
前記プルダウン制御回路は、第２のプルダウン制御サブ回路を含み、
前記第２のプルダウン制御サブ回路は、前記クロック信号端のレベルと前記入力信号端の有効パルス信号のレベルが逆である場合に、前記第１の参照信号端の信号を前記出力信号端に供給する、
ことを特徴とする請求項１に記載のシフトレジスタ。
前記プルダウン制御回路は、第１のプルダウン制御サブ回路と第２のプルダウン制御サブ回路とを含み、
前記第１のプルダウン制御サブ回路は、前記プルアップノードの信号のレベルと前記入力信号端の有効パルス信号のレベルが逆である場合に、前記第１の参照信号端の信号を前記出力信号端に供給し、
前記第２のプルダウン制御サブ回路は、前記クロック信号端のレベルと前記入力信号端の有効パルス信号のレベルが逆である場合に、前記第１の参照信号端の信号を前記出力信号端に供給する、
ことを特徴とする請求項１に記載のシフトレジスタ。
前記第１のプルダウン制御サブ回路は、第５のスイッチングトランジスタ、第６のスイッチングトランジスタ及び第７のスイッチングトランジスタを含み、
前記第５のスイッチングトランジスタは、ゲート及びその第１の極がいずれも前記第２の参照信号端に接続され、第２の極が第１のプルダウンノードに接続され、
前記第６のスイッチングトランジスタは、ゲートが前記プルアップノードに接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記第１のプルダウンノードに接続され、
前記第７のスイッチングトランジスタは、ゲートが前記第１のプルダウンノードに接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記出力信号端に接続される、
ことを特徴とする請求項５又は７に記載のシフトレジスタ。
前記第２のプルダウン制御サブ回路は、第８のスイッチングトランジスタ、第９のスイッチングトランジスタ及び第１０のスイッチングトランジスタを含み、
前記第８のスイッチングトランジスタは、ゲート及びその第１の極がいずれも前記第２の参照信号端に接続され、第２の極が第２のプルダウンノードに接続され、
前記第９のスイッチングトランジスタは、ゲートが前記クロック信号端に接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記第２のプルダウンノードに接続され、
前記第１０のスイッチングトランジスタは、ゲートが前記第２のプルダウンノードに接続され、第１の極が前記第１の参照信号端に接続され、第２の極が前記出力信号端に接続される、
ことを特徴とする請求項６又は７に記載のシフトレジスタ。
前記入力回路は、第１１のスイッチングトランジスタを含み、
前記第１１のスイッチングトランジスタは、ゲート及びその第１の極がいずれも前記入力信号端に接続され、第２の極が前記プルアップノードに接続される、
ことを特徴とする請求項１に記載のシフトレジスタ。
縦続接続される複数の請求項１乃至１０のいずれか一項に記載のシフトレジスタを含み、
第１段目のシフトレジスタの入力信号端は、フレームトリガ信号端に接続され、
前記第１段目のシフトレジスタ以外の各段のシフトレジスタの入力信号端は、隣接する上段のシフトレジスタの出力信号端にそれぞれ接続される、
ことを特徴とするゲート駆動回路。
第３ｋ－２段目のシフトレジスタのクロック信号端は、いずれも第１のクロック線に接続され、第３ｋ－１段目のシフトレジスタのクロック信号端は、いずれも第２のクロック線に接続され、第３ｋ段目のシフトレジスタのクロック信号端は、いずれも第３のクロック線に接続され、ただし、ｋは正の整数である、
ことを特徴とする請求項１１に記載のゲート駆動回路。
請求項１１または１２に記載のゲート駆動回路を含む、
ことを特徴とする表示装置。
請求項１乃至１０のいずれか一項に記載のシフトレジスタを駆動する方法であって、
第１の段階において、前記シフトレジスタの入力信号端に有効パルス信号を入力し、前記シフトレジスタのクロック信号端に無効パルス信号を入力し、前記出力信号端に無効パルス信号を出力させ、
第２の段階において、前記シフトレジスタの入力信号端に有効パルス信号を入力し、前記シフトレジスタのクロック信号端に有効パルス信号を入力し、前記出力信号端に有効パルス信号を出力させ、
第３の段階において、前記シフトレジスタの入力信号端に無効パルス信号を入力し、前記シフトレジスタのクロック信号端に有効パルス信号を入力し、前記出力信号端に有効パルス信号を出力させ、
第４の段階において、前記シフトレジスタの入力信号端に無効パルス信号を入力し、前記シフトレジスタのクロック信号端に無効パルス信号を入力し、前記出力信号端に無効パルス信号を出力させ、および、
第５の段階において、前記シフトレジスタの入力信号端に無効パルス信号を入力し、前記シフトレジスタのクロック信号端に有効パルス信号を入力し、前記出力信号端に無効パルス信号を出力させる、ことを含む、
ことを特徴とするシフトレジスタ駆動方法。
前記リセット回路がＮＯＲゲートを含む場合、
前記有効パルス信号は、ハイレベルパルス信号であり、前記無効パルス信号は、ローレベルパルス信号である、
ことを特徴とする請求項１４に記載のシフトレジスタ駆動方法。
前記リセット回路がＮＡＮＤゲートを含む場合、
前記有効パルス信号は、ローレベルパルス信号であり、前記無効パルス信号は、ハイレベルパルス信号である、
ことを特徴とする請求項１４に記載のシフトレジスタ駆動方法。
前記クロック信号端に入力するパルス信号は、デューティ比が５０％よりも大きい、
ことを特徴とする請求項１４に記載のシフトレジスタ駆動方法。