KR102235950B1 - 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스 - Google Patents

시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스 Download PDF

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Abstract

본 출원은 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스를 개시한다. 입력 신호 단자의 신호는 입력 신호 단자의 제어 하에 입력 회로에 의해 풀업 노드에 제공되고; 제2 기준 신호 단자의 신호는 클록 신호 단자 및 풀업 노드의 신호의 제어 하에 출력 회로에 의해 출력 신호 단자에 제공된다. 제1 기준 신호 단자의 신호는 입력 신호 단자 및 클록 신호 단자의 제어 하에 리셋 회로에 의해 풀업 노드에 제공된다. 풀다운 제어 회로는 제1 기준 신호 단자의 신호에 따라 출력 신호 단자를 리셋한다.

Description

시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스
본 발명은 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스에 관한 것이다.
본 출원은 2018년 4월 12일자로 출원된 중국 특허 출원 제201810326790.0호에 대한 우선권을 주장하며, 그 내용들은 모든 목적들을 위해 그 전체가 참조로 본 명세서에 포함된다.
디스플레이 기술들의 급속한 발전으로, 디스플레이 패널들은 고집적화 및 저비용화를 향해 점점 더 개발되고 있다. GOA(Gate Driver on Array) 기술에서, TFT(Thin Film Transistor) 게이트 구동 회로가 디스플레이 패널에 대한 스캔 드라이브를 형성하기 위해 디스플레이 패널의 어레이 기판 상에 통합됨으로써, 게이트 집적 회로(IC)의 본딩 영역 및 팬-아웃 영역을 위한 배선 공간을 생략할 수 있으며, 이는 재료 비용 및 제조 프로세스의 관점에서 제품 비용을 줄일 뿐만 아니라, 디스플레이 패널을 대칭적인 양면 및 좁은 프레임을 갖는 아름다운 외관을 갖도록 설계할 수 있게 한다.
본 개시내용의 실시예는 입력 회로, 리셋 회로, 풀다운 제어 회로, 및 출력 회로를 포함하는 시프트 레지스터를 제공하는데;
여기서, 입력 회로는 입력 신호 단자의 제어 하에, 입력 신호 단자의 신호를 풀업 노드에 제공하도록 구성되고;
리셋 회로는 입력 신호 단자 및 클록 신호 단자의 제어 하에, 제1 기준 신호 단자의 신호를 풀업 노드에 제공하도록 구성되고;
출력 회로는 클록 신호 단자 및 풀업 노드의 신호의 제어 하에, 제2 기준 신호 단자의 신호를 출력 신호 단자에 제공하도록 구성되며;
풀다운 제어 회로는 제1 기준 신호 단자의 신호에 따라 출력 신호 단자를 리셋하도록 구성된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 리셋 회로는 NOR 게이트 및 제1 스위칭 트랜지스터를 포함하고;
NOR 게이트의 제1 입력 단자는 입력 신호 단자와 접속되고, NOR 게이트의 제2 입력 단자는 클록 신호 단자와 접속되고, NOR 게이트의 출력 단자는 제1 스위칭 트랜지스터의 게이트 전극과 접속되고;
제1 스위칭 트랜지스터의 제1 전극은 제1 기준 신호 단자와 접속되고, 제1 스위칭 트랜지스터의 제2 전극은 풀업 노드와 접속된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 리셋 회로는 NAND 게이트 및 제2 스위칭 트랜지스터를 포함하고;
NAND 게이트의 제1 입력 단자는 입력 신호 단자와 접속되고, NAND 게이트의 제2 입력 단자는 클록 신호 단자와 접속되고, NAND 게이트의 출력 단자는 제2 스위칭 트랜지스터의 게이트 전극과 접속되고;
제2 스위칭 트랜지스터의 제1 전극은 제1 기준 신호 단자와 접속되고, 제2 스위칭 트랜지스터의 제2 전극은 풀업 노드와 접속된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 출력 회로는 제3 스위칭 트랜지스터, 제4 스위칭 트랜지스터, 및 저장 커패시터를 포함하고;
제3 스위칭 트랜지스터의 게이트 전극은 풀업 노드와 접속되고, 제3 스위칭 트랜지스터의 제1 전극은 클록 신호 단자와 접속되고, 제3 스위칭 트랜지스터의 제2 전극은 제4 스위칭 트랜지스터의 게이트 전극과 접속되고;
제4 스위칭 트랜지스터의 제1 전극은 제2 기준 신호 단자와 접속되고, 제4 스위칭 트랜지스터의 제2 전극은 출력 신호 단자와 접속되며;
저장 커패시터는 풀업 노드와 출력 신호 단자 사이에 접속된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 풀다운 제어 회로는 제1 풀다운 제어 서브 회로 및/또는 제2 풀다운 제어 서브 회로를 포함하고;
제1 풀다운 제어 서브 회로는 풀업 노드의 신호의 레벨이 입력 신호 단자의 유효 펄스 신호의 레벨과 반대일 때 제1 기준 신호 단자의 신호를 출력 신호 단자에 제공하도록 구성되고;
제2 풀다운 제어 서브 회로는 클록 신호 단자의 레벨이 입력 신호 단자의 유효 펄스 신호의 레벨과 반대일 때 제1 기준 신호 단자의 신호를 출력 신호 단자에 제공하도록 구성된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 제1 풀다운 제어 서브 회로는 제5 스위칭 트랜지스터, 제6 스위칭 트랜지스터, 및 제7 스위칭 트랜지스터를 포함하고;
제5 스위칭 트랜지스터의 게이트 전극 및 제1 전극은 둘 다 제2 기준 신호 단자와 접속되고, 제5 스위칭 트랜지스터의 제2 전극은 제1 풀다운 노드와 접속되고;
제6 스위칭 트랜지스터의 게이트 전극은 풀업 노드와 접속되고, 제6 스위칭 트랜지스터의 제1 전극은 제1 기준 신호 단자와 접속되고, 제6 스위칭 트랜지스터의 제2 전극은 제1 풀다운 노드와 접속되고;
제7 스위칭 트랜지스터의 게이트 전극은 제1 풀다운 노드와 접속되고, 제7 스위칭 트랜지스터의 제1 전극은 제1 기준 신호 단자와 접속되고, 제7 스위칭 트랜지스터의 제2 전극은 출력 신호 단자와 접속된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 제2 풀다운 제어 서브 회로는 제8 스위칭 트랜지스터, 제9 스위칭 트랜지스터, 및 제10 스위칭 트랜지스터를 포함하고;
제8 스위칭 트랜지스터의 게이트 전극 및 제1 전극은 둘 다 제2 기준 신호 단자와 접속되고, 제8 스위칭 트랜지스터의 제2 전극은 제2 풀다운 노드와 접속되고;
제9 스위칭 트랜지스터의 게이트 전극은 클록 신호 단자와 접속되고, 제9 스위칭 트랜지스터의 제1 전극은 제1 기준 신호 단자와 접속되고, 제9 스위칭 트랜지스터의 제2 전극은 제2 풀다운 노드와 접속되고;
제10 스위칭 트랜지스터의 게이트 전극은 제2 풀다운 노드와 접속되고, 제10 스위칭 트랜지스터의 제1 전극은 제1 기준 신호 단자와 접속되고, 제10 스위칭 트랜지스터의 제2 전극은 출력 신호 단자와 접속된다.
일례에서, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 입력 회로는 제11 스위칭 트랜지스터를 포함하고;
제11 스위칭 트랜지스터의 게이트 전극 및 제1 전극은 둘 다 입력 신호 단자와 접속되고, 제11 스위칭 트랜지스터의 제2 전극은 풀업 노드와 접속된다.
따라서, 본 개시내용의 실시예는 본 개시내용의 실시예에서 제공되는 복수의 캐스케이드형 시프트 레지스터를 포함하는 게이트 구동 회로를 추가로 제공하고;
여기서, 시프트 레지스터들의 제1 스테이지의 입력 신호 단자는 프레임 트리거 신호 단자와 접속되고;
시프트 레지스터들의 제1 스테이지를 제외하고, 시프트 레지스터들의 다른 스테이지들의 입력 신호 단자들은 시프트 레지스터들의 그들의 인접한 이전 스테이지의 출력 신호 단자들과 각각 접속된다.
따라서, 본 개시내용의 실시예는 본 개시내용의 실시예에서 제공되는 게이트 구동 회로를 포함하는 디스플레이 디바이스를 추가로 제공한다.
도 1은 본 개시내용의 실시예에 따른 시프트 레지스터의 구조를 도시하는 제1 개략도이고;
도 2는 본 개시내용의 실시예에 따른 시프트 레지스터의 구조를 도시하는 제2 개략도이고;
도 3은 본 개시내용의 실시예에 따른 시프트 레지스터의 예시적인 특정 구조를 도시하는 제1 개략도이고;
도 4는 본 개시내용의 실시예에 따른 NOR 게이트의 예시적인 특정 구조를 도시하는 개략도이고;
도 5a는 본 개시내용의 실시예에 따른 제1 회로 타이밍도이고;
도 5b는 본 개시내용의 실시예에 따른 제2 회로 타이밍도이고;
도 6a는 입력 신호 단자에서의 신호를 도시하는 시뮬레이트된 도면이고;
도 6b는 클록 신호 단자에서의 신호를 도시하는 시뮬레이트된 도면이고;
도 6c는 출력 신호 단자에서의 신호를 도시하는 시뮬레이트된 도면이고;
도 7은 본 개시내용에 따른 시프트 레지스터의 예시적인 특정 구조를 도시하는 제2 개략도이고;
도 8a는 본 개시내용의 실시예에 따른 제3 회로 타이밍도이고;
도 8b는 본 개시내용의 실시예에 따른 제4 회로 타이밍도이고;
도 9는 본 개시내용의 실시예에 따른 게이트 구동 회로의 구조를 도시하는 개략도이다.
본 개시내용의 목적들, 기술적 해결책들 및 이점들을 더 명확하게 하기 위해, 본 개시내용의 실시예들에서 제공되는 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스의 특정 실시예들은 첨부 도면들을 참조하여 이하에 상세히 설명된다. 이하 설명되는 바람직한 실시예들은 단지 본 개시내용을 예시하고 설명하기 위한 것이며, 본 개시내용을 제한하려는 의도는 아니라는 점이 이해되어야 한다. 그리고 본 출원에서 실시예들 및 실시예들의 특징들은 충돌없이 서로 결합될 수 있다.
관련된 GOA 회로는 일반적으로 복수의 캐스케이드형 시프트 레지스터로 구성되며, 이들 각각은 접속된 게이트 라인을 구동하기 위해 구동 신호를 출력하기 위한 게이트 라인과 대응하여 접속된다. 현재, 일반적으로, 시프트 레지스터들의 각각의 스테이지는 구동 신호들의 시프트 출력을 위한 복수의 클록 신호들을 사용해야 하기 때문에, 클록 신호들을 송신하기 위한 복수의 클록 신호 라인들이 필요하며, 이는 배선 난이도를 증가시키고 점유 공간을 확대하고, 따라서 디스플레이 패널의 좁은 프레임 설계에 맞지 않다.
본 발명의 실시예들은 더 많은 클록 신호 라인들의 사용이 배선 난이도를 증가시키고 점유 공간을 확대하고 따라서 디스플레이 패널의 좁은 프레임 설계에 맞지 않다는 문제를 해결하기 위한 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스를 제공한다.
본 개시내용의 실시예에 따르면, 도 1에 도시된 바와 같이, 입력 회로(10), 리셋 회로(20), 풀다운 제어 회로(30) 및 출력 회로(40)를 포함하는 시프트 레지스터가 제공된다.
입력 회로(10)는 입력 신호 단자 INPUT의 제어 하에, 입력 신호 단자 INPUT의 신호를 풀업 노드 PU에 제공하도록 구성된다.
리셋 회로(20)는 입력 신호 단자 INPUT 및 클록 신호 단자 CK0의 제어 하에, 제1 기준 신호 단자 VR1의 신호를 풀업 노드 PU에 제공하도록 구성된다.
출력 회로(40)는 클록 신호 단자 CK0 및 풀업 노드 PU의 신호의 제어 하에, 제2 기준 신호 단자 VR2의 신호를 출력 신호 단자 OUT에 제공하도록 구성된다.
풀다운 제어 회로(30)는 제1 기준 신호 단자 VR1의 신호에 따라 출력 신호 단자 OUT를 리셋하도록 구성된다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터에 따르면, 입력 신호 단자의 제어 하에 입력 회로에 의해 입력 신호 단자의 신호가 풀업 노드에 제공되고; 제2 기준 신호 단자의 신호는 클록 신호 단자 및 풀업 노드의 신호의 제어 하에 출력 회로에 의해 출력 신호 단자에 제공되어, 출력 신호 단자가 유효 펄스 신호를 출력하게 한다. 제1 기준 신호 단자의 신호는 입력 신호 단자 및 클록 신호 단자의 제어 하에 리셋 회로에 의해 풀업 노드에 제공되어 풀업 노드를 리셋한다. 풀다운 제어 회로는 제1 기준 신호 단자의 신호에 따라 출력 신호 단자를 리셋하여 출력 신호 단자가 무효 펄스 신호를 출력할 수 있게 한다. 이러한 방식으로, 4개의 회로의 협력을 통해, 시프트 레지스터는 하나의 클록 신호 단자의 신호의 제어 하에서만 정상 시프트 출력을 실현할 수 있고, 따라서 시프트 레지스터의 출력 신호 단자는 대응하는 게이트 라인에 의해 요구되는 스캔 신호를 출력하고, 이는 설정된 클록 신호 라인들의 수를 감소시킬 수 있고, 배선 난이도 및 점유 공간을 더 감소시키며, 디스플레이 패널의 좁은 프레임 설계에 양호하다.
특정 구현에서, 본 개시내용의 실시예에서, 입력 신호 단자의 유효 펄스 신호는 하이 레벨 신호이고, 제1 기준 신호 단자의 신호는 로우 레벨 신호이고, 제2 기준 신호 단자의 신호는 하이 레벨 신호이고, 출력 신호 단자의 유효 펄스 신호는 하이 레벨 신호이며, 출력 신호 단자의 무효 펄스 신호는 로우 레벨 신호이다.
대안적으로, 입력 신호 단자의 유효 펄스 신호는 로우 레벨 신호이고, 제1 기준 신호 단자의 신호는 하이 레벨 신호이고, 제2 기준 신호 단자의 신호는 로우 레벨 신호이고, 출력 신호 단자의 유효 펄스 신호는 로우 레벨 신호이며, 출력 신호 단자의 무효 펄스 신호는 하이 레벨 신호이다. 실제 응용들에서, 신호들의 특정 전압들은 실제 응용 환경들에 따라 설계되고 결정되어야 하며, 본 명세서에서는 제한되지 않는다.
본 개시내용은 특정 실시예들을 참조하여 이하에서 상세히 설명된다. 이 실시예는 본 개시내용의 제한을 위해서가 아니라 본 개시내용의 보다 나은 설명을 위해 제공된다는 점에 유의해야 한다.
특정 구현에서, 본 개시내용의 실시예에서, 도 2에 도시된 바와 같이, 풀다운 제어 회로(30)는 제1 풀다운 제어 서브 회로(31)를 포함할 수 있고; 여기서, 제1 풀다운 제어 서브 회로(31)는 풀업 노드 PU의 신호의 레벨이 입력 신호 단자 INPUT의 유효 펄스 신호의 레벨과 반대일 때 제1 기준 신호 단자 VR1의 신호를 출력 신호 단자 OUT에 제공하도록 구성될 수 있다.
대안적으로, 특정 구현에서, 도 2에 도시된 바와 같이, 풀다운 제어 회로(30)는 또한 제2 풀다운 제어 서브 회로(32)를 포함할 수 있고; 여기서, 제2 풀다운 제어 서브 회로(32)는 클록 신호 단자 CK0의 레벨이 입력 신호 단자 INPUT의 유효 펄스 신호의 레벨과 반대일 때 제1 기준 신호 단자 VR1의 신호를 출력 신호 단자 OUT에 제공하도록 구성된다.
또한, 특정 구현에서, 본 개시내용의 실시예에서, 도 2에 도시된 바와 같이, 풀다운 제어 회로(30)는 또한 제1 풀다운 제어 서브 회로(31) 및 제2 풀다운 제어 서브 회로(32)를 포함할 수 있고; 여기서, 제1 풀다운 제어 서브 회로(31)는 풀업 노드 PU의 신호의 레벨이 입력 신호 단자 INPUT의 유효 펄스 신호의 레벨과 반대일 때 제1 기준 신호 단자 VR1의 신호를 출력 신호 단자 OUT에 제공하도록 구성될 수 있고, 제2 풀다운 제어 서브 회로(32)는 클록 신호 단자 CK0의 레벨이 입력 신호 단자 INPUT의 유효 펄스 신호의 레벨과 반대일 때 제1 기준 신호 단자 VR1의 신호를 출력 신호 단자 OUT에 제공하도록 구성된다.
특정 구현에서, 본 개시내용의 실시예에서, 도 3에 도시된 바와 같이, 제1 풀다운 제어 서브 회로(31)는 제5 스위칭 트랜지스터 M5, 제6 스위칭 트랜지스터 M6, 및 제7 스위칭 트랜지스터 M7를 포함할 수 있고; 여기서, 제5 스위칭 트랜지스터 M5의 게이트 전극 및 제1 전극은 둘 다 제2 기준 신호 단자 VR2와 접속되고, 제5 스위칭 트랜지스터의 제2 전극은 제1 풀다운 노드 PD1와 접속된다. 제6 스위칭 트랜지스터 M6의 게이트 전극은 풀업 노드 PU와 접속되고, 제6 스위칭 트랜지스터 M6의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제6 스위칭 트랜지스터 M6의 제2 전극은 제1 풀다운 노드 PD1와 접속된다. 제7 스위칭 트랜지스터 M7의 게이트 전극은 제1 풀다운 노드 PD1와 접속되고, 제7 스위칭 트랜지스터 M7의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제7 스위칭 트랜지스터 M7의 제2 전극은 출력 신호 단자 OUT와 접속된다.
특정 구현에서, 제5 스위칭 트랜지스터는 다이오드 구조를 형성하고 제2 기준 신호 단자와 제1 풀다운 노드 사이에 접속된다. 제6 스위칭 트랜지스터가 풀업 노드의 제어 하에 턴온될 때, 제2 기준 신호 단자 및 제1 기준 신호 단자는 제5 스위칭 트랜지스터 및 제6 스위칭 트랜지스터를 통해 접속되는데, 이는 제1 기준 신호 단자와 제1 풀다운 노드가 접속되어, 제7 스위칭 트랜지스터가 제1 풀다운 노드의 신호의 제어 하에 턴오프되는 것과 동등하다. 제6 스위칭 트랜지스터가 풀업 노드의 신호의 제어 하에 턴오프될 때, 제2 기준 신호 단자 및 제1 기준 신호 단자는 분리되는데, 이는 제1 풀다운 노드가 제2 기준 신호 단자와 직접적으로 접속되어, 제7 스위칭 트랜지스터가 제1 풀다운 노드의 신호의 제어 하에 턴온되는 것과 동등하며, 그에 의해 제1 기준 신호 단자의 신호를 출력 신호 단자에 제공하여 출력 신호 단자를 리셋하게 된다.
특정 구현에서, 본 개시내용의 실시예에서, 도 3에 도시된 바와 같이, 제2 풀다운 제어 서브 회로(32)는 제8 스위칭 트랜지스터 M8, 제9 스위칭 트랜지스터 M9, 및 제10 스위칭 트랜지스터 M10를 포함할 수 있고; 여기서, 제8 스위칭 트랜지스터 M8의 게이트 전극 및 제1 전극은 둘 다 제2 기준 신호 단자 VR2와 접속되고, 제8 스위칭 트랜지스터 M8의 제2 전극은 제2 풀다운 노드 PD2와 접속된다.
제9 스위칭 트랜지스터 M9의 게이트 전극은 클록 신호 단자 CK0와 접속되고, 제9 스위칭 트랜지스터 M9의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제9 스위칭 트랜지스터 M9의 제2 전극은 제2 풀다운 노드 PD2와 접속된다.
제10 스위칭 트랜지스터 M10의 게이트 전극은 제2 풀다운 노드 PD2와 접속되고, 제10 스위칭 트랜지스터 M10의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제10 스위칭 트랜지스터 M10의 제2 전극은 출력 신호 단자 OUT와 접속된다.
특정 구현에서, 제8 스위칭 트랜지스터는 다이오드 구조를 형성하고 제2 기준 신호 단자와 제2 풀다운 노드 사이에 접속된다. 제9 스위칭 트랜지스터가 클록 신호 단자의 제어 하에 턴온될 때, 제2 기준 신호 단자 및 제1 기준 신호 단자는 제8 스위칭 트랜지스터 및 제9 스위칭 트랜지스터를 통해 접속될 수 있는데, 이는 제1 기준 신호 단자와 제2 풀다운 노드가 접속되어, 제10 스위칭 트랜지스터가 제2 풀다운 노드의 신호의 제어 하에 턴오프되는 것과 동등하다. 제9 스위칭 트랜지스터가 클록 신호 단자의 제어 하에 턴오프될 때, 제2 기준 신호 단자 및 제1 기준 신호 단자는 분리되는데, 이는 제2 풀다운 노드가 제2 기준 신호 단자와 직접적으로 접속되어, 제10 스위칭 트랜지스터가 제2 풀다운 노드의 신호의 제어 하에 턴온되는 것과 동등하며, 그에 의해 제1 기준 신호 단자의 신호를 출력 신호 단자에 제공하여 출력 신호 단자를 리셋하게 된다.
특정 구현에서, 본 개시내용의 실시예에서, 도 3에 도시된 바와 같이, 입력 회로(10)는 제11 스위칭 트랜지스터 M11를 포함할 수 있고; 여기서, 제11 스위칭 트랜지스터 M11의 게이트 전극 및 제1 전극은 둘 다 입력 신호 단자 INPUT와 접속되고, 제11 스위칭 트랜지스터 M11의 제2 전극은 풀업 노드 PU와 접속된다.
특정 구현에서, 제11 스위칭 트랜지스터가 입력 신호 단자의 제어 하에 턴온될 때, 입력 신호 단자의 신호는 풀업 노드에 제공될 수 있다.
특정 구현에서, 본 개시내용의 실시예에서, 도 3에 도시된 바와 같이, 리셋 회로(20)는 NOR 게이트 NOR 및 제1 스위칭 트랜지스터 M1를 포함할 수 있고; 여기서, NOR 게이트 NOR의 제1 입력 단자는 입력 신호 단자 INPUT와 접속되고, NOR 게이트 NOR의 제2 입력 단자는 클록 신호 단자 CK0와 접속되고, NOR 게이트 NOR의 출력 단자는 제1 스위칭 트랜지스터 M1의 게이트 전극과 접속된다.
제1 스위칭 트랜지스터 M1의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제1 스위칭 트랜지스터 M1의 제2 전극은 풀업 노드 PU와 접속된다.
특정 구현에서, NOR 게이트는 모든 그의 입력 단자들이 로우 레벨 신호들일 때에만 그의 출력 단자로부터 하이 레벨 신호를 출력하고, 다른 경우들에서는 그의 출력 단자로부터 로우 레벨 신호를 출력할 수 있다. 제1 스위칭 트랜지스터는 그것의 게이트 전극의 신호의 제어 하에 턴온될 때 제1 기준 신호 단자의 신호를 풀업 노드에 제공할 수 있다.
특정 구현에서, 도 4에 도시된 바와 같이, NOR 게이트는, 제12 스위칭 트랜지스터 M12, 제13 스위칭 트랜지스터 M13, 제14 스위칭 트랜지스터 M14, 제15 스위칭 트랜지스터 M15, 제16 스위칭 트랜지스터 M16, 제17 스위칭 트랜지스터 M17, 제18 스위칭 트랜지스터 M18, 및 제19 스위칭 트랜지스터 M19를 포함할 수 있다.
제12 스위칭 트랜지스터 M12의 게이트 전극은 입력 신호 단자 INPUT와 접속되고, 제12 스위칭 트랜지스터 M12의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제12 스위칭 트랜지스터 M12의 제2 전극은 제15 스위칭 트랜지스터 M15의 게이트 전극과 접속된다.
제13 스위칭 트랜지스터 M13의 게이트 전극은 클록 신호 단자 CK0와 접속되고, 제13 스위칭 트랜지스터 M13의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제13 스위칭 트랜지스터 M13의 제2 전극은 제15 스위칭 트랜지스터 M15의 게이트 전극과 접속된다.
제14 스위칭 트랜지스터 M14의 게이트 전극 및 제1 전극은 둘 다 제2 기준 신호 단자 VR2와 접속되고, 제14 스위칭 트랜지스터 M14의 제2 전극은 제15 스위칭 트랜지스터 M15의 게이트 전극과 접속된다.
제15 스위칭 트랜지스터 M15의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제15 스위칭 트랜지스터 M15의 제2 전극은 제18 스위칭 트랜지스터 M18의 게이트 전극과 접속된다.
제16 스위칭 트랜지스터 M16의 게이트 전극은 입력 신호 단자 INPUT와 접속되고, 제16 스위칭 트랜지스터 M16의 제1 전극은 제2 기준 신호 단자 VR2와 접속되고, 제16 스위칭 트랜지스터 M16의 제2 전극은 제18 스위칭 트랜지스터 M18의 게이트 전극과 접속된다.
제17 스위칭 트랜지스터 M17의 게이트 전극은 클록 신호 단자 CK0와 접속되고, 제17 스위칭 트랜지스터 M17의 제1 전극은 제2 기준 신호 단자 VR2와 접속되고, 제17 스위칭 트랜지스터 M17의 제2 전극은 제18 스위칭 트랜지스터 M18의 게이트 전극과 접속된다.
제18 스위칭 트랜지스터 M18의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제18 스위칭 트랜지스터 M18의 제2 전극은 제1 스위칭 트랜지스터 M1의 게이트 전극과 접속된다.
제19 스위칭 트랜지스터 M19의 게이트 전극 및 제1 전극은 둘 다 제2 기준 신호 단자 VR2와 접속되고, 제19 스위칭 트랜지스터 M19의 제2 전극은 제1 스위칭 트랜지스터 M1의 게이트 전극과 접속된다. 물론, 상기는 NOR 게이트의 특정 구조의 예일 뿐이다. 본 개시내용의 실시예들에서의 NOR 게이트는 또한 관련 기술분야의 구조와 동일할 수 있고, 본 명세서에서 제한되지 않는다.
특정 구현에서, 본 개시내용의 실시예에서, 도 3에 도시된 바와 같이, 출력 회로(40)는 제3 스위칭 트랜지스터 M3, 제4 스위칭 트랜지스터 M4, 및 저장 커패시터 Cst를 포함할 수 있고; 여기서, 제3 스위칭 트랜지스터 M3의 게이트 전극은 풀업 노드 PU와 접속되고, 제3 스위칭 트랜지스터 M3의 제1 전극은 클록 신호 단자 CK0와 접속되고, 제3 스위칭 트랜지스터 M3의 제2 전극은 제4 스위칭 트랜지스터 M4의 게이트 전극과 접속된다.
제4 스위칭 트랜지스터 M4의 제1 전극은 제2 기준 신호 단자 VR2와 접속되고, 제4 스위칭 트랜지스터 M4의 제2 전극은 출력 신호 단자 OUT와 접속된다.
저장 커패시터 Cst는 풀업 노드 PU와 출력 신호 단자 OUT 사이에 접속된다.
특정 구현에서, 제3 스위칭 트랜지스터가 풀업 노드의 신호의 제어 하에 턴온될 때, 클록 신호 단자의 신호는 제4 스위칭 트랜지스터의 게이트 전극에 제공될 수 있다. 제4 스위칭 트랜지스터가 그것의 게이트 전극의 신호의 제어 하에 턴온될 때, 제2 기준 신호 단자의 신호는 출력 신호 단자에 제공될 수 있다. 저장 커패시터는 그의 양단에 걸쳐 전압을 저장할 수 있고, 풀업 노드가 플로팅 접속에 있을 때, 양단에 걸친 전압차는 안정적으로 유지될 수 있다.
상기는 단지 본 개시내용의 실시예에서 제공되는 시프트 레지스터 내의 회로들의 특정 구조들의 예에 불과하고, 특정 구현들에서, 회로들의 특정 구조들은 본 개시내용의 실시예에서 제공되는 구조들로 제한되지 않고, 본 기술분야의 통상의 기술자에게 공지된 다른 구조들일 수 있으며, 본 명세서에서 제한되지 않는다.
또한, 제조 프로세스를 단순화하기 위해, 특정 구현들에서, 본 개시내용의 실시예에서, 도 3에 도시된 바와 같이, 모든 스위칭 트랜지스터들은 N형 트랜지스터들일 수 있다.
본 개시내용의 상기 실시예들에서 언급된 스위칭 트랜지스터는 박막 트랜지스터(TFT)일 수 있고, 또한 금속 산화물 반도체(MOS)일 수 있으며, 이는 본 명세서에서 제한되지 않는다는 점에 유의해야 한다. 특정 구현에서, 스위칭 트랜지스터의 타입 및 신호 단자의 신호에 따라, 스위칭 트랜지스터의 제1 전극은 소스 전극일 수 있고, 스위칭 트랜지스터의 제2 전극은 드레인 전극일 수 있고; 대안적으로, 제1 전극은 드레인 전극일 수 있고, 제2 전극은 소스 전극일 수 있으며, 이는 본 명세서에서 제한되지 않는다.
도 3에 도시된 시프트 레지스터의 동작은 도 5a에 도시된 회로 타이밍도를 참조하여 설명될 것이다. 다음 설명에서, 1은 하이-레벨 신호를 나타내고, 0은 로우-레벨 신호를 나타내고, 1 및 0은 그것의 로직 레벨들을 나타내는데, 이는 특정 구현들에서 스위칭 트랜지스터들의 게이트 전극에 인가되는 레벨들보다는 본 개시내용의 실시예들에서 제공되는 시프트 레지스터의 동작을 더 잘 설명하기 위해서만 제공된다.
구체적으로, 도 5a의 4개의 스테이지 T1, T2, T3, 및 T4가 선택된다. 또한, 입력 신호 단자 INPUT의 유효 펄스 신호는 하이 레벨 신호이고, 제1 기준 신호 단자 VR1의 신호는 로우 레벨 신호이며, 제2 기준 신호 단자 VR2의 신호는 하이 레벨 신호이다.
T1 스테이지에서, INPUT=1, CK0=0이다.
INPUT=1 및 CK0=0이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. INPUT=1이기 때문에, 제11 스위칭 트랜지스터 M11가 턴온되어 입력 신호 단자 INPUT의 하이 레벨 신호를 풀업 노드 PU에 제공함으로써, 풀업 노드 PU의 신호가 하이 레벨 신호로 되고, 그에 의해 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 턴온되도록 제어된다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 로우-레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하여 제4 스위칭 트랜지스터 M4가 턴오프되도록 제어한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다. CK0=0이기 때문에, 제9 스위칭 트랜지스터 M9는 턴오프되고, 이는 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1가 턴오프되게 하여, 제2 풀다운 노드 PD2의 신호가 제2 기준 신호 단자 VR2의 하이 레벨 신호와 등가가 되도록 하며, 그에 의해 제10 스위칭 트랜지스터 M10가 턴온되도록 제어하여, 제1 기준 신호 단자의 로우 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 로우 레벨 신호를 출력하게 된다.
T2 스테이지에서, INPUT=1, CK0=1이다.
INPUT=1 및 CK0=1이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. INPUT=1이기 때문에, 제11 스위칭 트랜지스터 M11는 턴온되어 입력 신호 단자 INPUT의 하이 레벨 신호를 풀업 노드 PU에 제공함으로써, 풀업 노드 PU의 신호가 하이 레벨 신호로 되고, 그에 의해 제3 스위칭 트랜지스터 M3가 턴온되어 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하도록 제어하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여, 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공한다. 저장 커패시터 Cst의 기능으로 인해, 풀업 노드 PU가 더 높게 끌어올려져서, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 완전히 턴온될 수 있다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 하이 레벨 신호를 출력할 수 있게 한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다. CK0=1이기 때문에, 제9 스위칭 트랜지스터 M9는 턴온되고, 따라서 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다.
T3 스테이지에서, INPUT=0; CK0=1이다.
INPUT=0 및 CK0=1이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. INPUT=0이기 때문에, 제11 스위칭 트랜지스터 M11는 턴오프된다. CK0=1이기 때문에, 제9 스위칭 트랜지스터 M9가 턴온되고, 따라서 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되며, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다. 따라서, 풀업 노드 PU는 플로팅 접속에 있고, 풀업 노드 PU의 신호는 저장 커패시터 Cst의 기능으로 인해 하이 레벨 신호를 여전히 유지하고, 제3 스위칭 트랜지스터 M3를 턴온되도록 제어하여 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4를 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공한다. 저장 커패시터 Cst의 기능으로 인해, 풀업 노드 PU가 더 높게 끌어올려져서, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 완전히 턴온될 수 있다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 하이 레벨 신호를 출력할 수 있게 한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다.
T4 스테이지에서, INPUT=0, CK0=0이다.
INPUT=0이기 때문에, 제11 스위칭 트랜지스터 M11는 턴오프된다. INPUT=0 및 CK0=0이기 때문에, NOR 게이트는 하이 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴온되도록 제어한다. 턴-온된 제1 스위칭 트랜지스터 M1는 제1 기준 신호 단자 VR1의 로우 레벨 신호를 풀업 노드 PU에 제공하여 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 턴오프되도록 제어한다. 제6 스위칭 트랜지스터 M6가 턴오프되기 때문에, 제2 기준 신호 단자 VR2는 제1 기준 신호 단자 VR1로부터 분리되어, 제1 풀다운 노드 PD1의 신호가 제2 기준 신호 단자 VR2의 하이 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴온되도록 제어한다. 턴-온된 제7 스위칭 트랜지스터 M7는 제1 기준 신호 단자 VR1의 로우 레벨 신호를 출력 신호 단자 OUT에 제공하여, 출력 신호 단자 OUT가 로우 레벨 신호를 출력하게 하여 출력 신호 단자 OUT가 리셋되도록 한다. 제9 스위칭 트랜지스터 M9는 CK=0으로 인해 턴오프된다. 따라서, 제2 기준 신호 단자 VR2는 제1 기준 신호 단자 VR1로부터 분리되어, 제2 풀다운 노드 PD2의 신호가 제2 기준 신호 단자 VR2의 하이 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴온되도록 제어한다. 턴-온된 제10 스위칭 트랜지스터 M10는 제1 기준 신호 단자 VR1의 로우 레벨 신호를 출력 신호 단자 OUT에 제공하여, 출력 신호 단자 OUT가 로우 레벨 신호를 출력하게 하여 출력 신호 단자 OUT가 리셋되도록 한다.
스테이지 T4 후에, 스테이지 T5가 또한 포함될 수 있는데, 즉, INPUT=0, CK0=1이다. 제11 스위칭 트랜지스터 M11는 INPUT=0으로 인해 턴오프된다. INPUT=0 및 CK0=1이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. 따라서, 풀업 노드 PU는 플로팅 접속에 있고, 풀업 노드 PU의 신호는 저장 커패시터 Cst의 기능으로 인해 로우 레벨 신호를 유지하여, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 턴오프되도록 제어한다. 제6 스위칭 트랜지스터 M6가 턴오프되기 때문에, 제2 기준 신호 단자 VR2는 제1 기준 신호 단자 VR1로부터 분리되어, 제1 풀다운 노드 PD1의 신호가 제2 기준 신호 단자 VR2의 하이 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴온되도록 제어한다. 턴-온된 제7 스위칭 트랜지스터 M7는 제1 기준 신호 단자 VR1의 로우 레벨 신호를 출력 신호 단자 OUT에 제공하여, 출력 신호 단자 OUT가 로우 레벨 신호를 출력하게 한다. 제9 스위칭 트랜지스터 M9는 CK0=1로 인해 턴온된다. 따라서, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다.
본 개시내용의 실시예들에서 제공되는 시프트 레지스터에 따르면, T5 스테이지 후에, T4 스테이지 및 T5 스테이지에서의 동작들은 입력 신호 단자 INPUT의 신호가 다시 하이 레벨 신호로 될 때까지 반복적으로 수행될 수 있다.
알 수 있는 바와 같이, 본 개시내용의 실시예들에서 제공되는 시프트 레지스터는 출력 신호 단자가 시프트된 신호를 출력하게 하기 위해 하나의 클록 신호를 입력하기만 하면 되고, 이는 설정된 클록 신호 라인들의 수를 감소시킬 수 있고, 그에 의해 배선 난이도 및 점유 공간을 감소시킬 수 있고, 디스플레이 패널의 좁은 프레임 설계에 양호하다.
본 개시내용의 실시예들에서 제공되는 시프트 레지스터는 회로 및 프로세스를 변경하지 않고, 단지 클록 신호 단자의 유효 펄스 신호(예를 들어, 입력 신호 단자의 유효 펄스 신호와 동일한 레벨을 갖는 클록 신호 단자의 신호)의 지속기간을 변경함으로써 출력 신호 단자에 의해 출력되는 유효 펄스 신호의 지속기간을 제어할 수 있고, 이는 시프트 레지스터의 난이도를 감소시킬 수 있고, 처리 복잡도를 감소시키며, 비용을 감소시킬 수 있다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터의 동작은 도 3에 도시된 시프트 레지스터의 구조를 일례로서 취함으로써 도 5b에 도시된 회로 타이밍도와 관련하여 이하에서 설명될 것이다. 도 5b의 한 기간에서 클록 신호 단자 CK0의 하이 레벨 신호의 지속기간은 도 5a의 한 기간에서 클록 신호 단자 CK0의 하이 레벨 신호의 지속기간보다 길다. 도 5b에서의 입력 신호 단자 INPUT의 유효 펄스 신호의 지속기간은 도 5a에서의 입력 신호 단자 INPUT의 유효 펄스 신호의 지속기간과 동일하다. 더욱이, 디스플레이 프레임에서, 클록 신호 단자 CK0의 하나의 상승 에지만이 입력 신호 단자 INPUT의 상승 에지와 하강 에지 사이에 위치한다. 구체적으로, 도 5b에서는 4개의 스테이지 T1, T2, T3 및 T4가 선택된다. 제1 기준 신호 단자 VR1의 신호는 로우 레벨 신호이고, 제2 기준 신호 단자 VR2의 신호는 하이 레벨 신호이다.
T1 스테이지에서, INPUT=1, CK0=0이다. 그 특정 동작은 상술한 T1 스테이지의 동작과 동일하고, 본 명세서에서 상세히 설명되지 않는다.
T2 스테이지에서, INPUT=1, CK0=1이다.
INPUT=1 및 CK0=1이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. INPUT=1으로 인해, 제11 스위칭 트랜지스터 M11는 턴온되어 입력 신호 단자 INPUT의 하이 레벨 신호를 풀업 노드 PU에 제공함으로써, 풀업 노드 PU의 신호가 하이 레벨 신호로 되고, 그에 의해 제3 스위칭 트랜지스터 M3가 턴온되도록 제어하여 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공한다. 저장 커패시터 Cst의 기능으로 인해, 풀업 노드 PU가 더 높게 끌어올려져서, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 완전히 턴온될 수 있다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 하이 레벨 신호를 출력할 수 있게 한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다. CK0=1이기 때문에, 제9 스위칭 트랜지스터 M9는 턴온되고, 따라서 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다. 이 실시예에서의 T2 스테이지는 전술된 T2 스테이지의 동작과 동일하다는 것을 알 수 있다.
T3 스테이지에서, INPUT=0, CK0=1이다.
INPUT=0 및 CK0=1이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. 제11 스위칭 트랜지스터 M11는 INPUT=0으로 인해 턴오프된다. CK0=1이기 때문에, 제9 스위칭 트랜지스터 M9는 턴온되고, 따라서 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다. 따라서, 풀업 노드 PU는 플로팅 접속에 있고, 풀업 노드 PU의 신호는 저장 커패시터 Cst의 기능으로 인해 하이 레벨 신호를 유지하고, 제3 스위칭 트랜지스터 M3가 턴온되도록 제어하여 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공한다. 저장 커패시터 Cst의 기능으로 인해, 풀업 노드 PU가 더 높게 끌어올려져서, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 완전히 턴온될 수 있다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 하이 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 하이 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 하이 레벨 신호를 출력할 수 있게 한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다. 이 실시예에서의 T3 스테이지는 전술된 T3 스테이지의 동작과 동일하다는 것을 알 수 있다.
T4 스테이지에서, INPUT=0, CK0=0이다. 그 특정 동작은 전술된 T4 스테이지에서의 동작과 동일하고, 본 명세서에서 상세히 설명되지 않는다.
물론, T4 스테이지 후에 T5 스테이지가 또한 포함될 수 있는데, 여기서, INPUT=0, CK0=1이다. 그 특정 동작은 전술된 T5 스테이지에서의 동작과 동일하고, 여기서 상세히 설명되지 않는다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터에 따르면, T5 스테이지 후에, T4 스테이지 및 T5 스테이지의 동작들은 입력 신호 단자 INPUT의 신호가 다시 하이 레벨 신호로 될 때까지 반복적으로 수행될 수 있다.
도 3에 도시된 구조를 일례로서 취함으로써, 도 6a 내지 도 6c에 도시된 신호들의 시뮬레이션 타이밍도들은 시프트 레지스터의 동작을 시뮬레이션하는데 사용된다. 도 6a 내지 도 6c에서, 세로좌표는 전압을 나타내고, 가로좌표는 시간을 나타내는데, 여기서 도 6a는 입력 신호 단자 INPUT의 신호를 나타내고, 도 6b는 클록 신호 단자 CK0의 신호를 나타내고, 도 6c는 출력 신호 단자 OUT의 신호를 나타낸다. 도 6a 내지 도 6c로부터 알 수 있는 바와 같이, 본 개시내용의 실시예에서 제공되는 시프트 레지스터에서, 클록 신호 단자 CK0의 하이 레벨 신호의 지속기간이 연장될 때, 출력 신호 단자 OUT에 의해 출력되는 하이 레벨 신호도 대응하는 시간만큼 연장된다.
다음은 입력 신호 단자의 유효 펄스 신호가 로우 레벨 신호일 때 본 개시내용의 실시예에서 제공되는 시프트 레지스터의 구조 및 동작을 설명한다.
입력 신호 단자의 유효 펄스 신호는 로우 레벨 신호이고, 전술된 제3 내지 제11 스위칭 트랜지스터들(M3 내지 M11)(예를 들어, 도 3 참조)은 N형 트랜지스터들로부터 P형 트랜지스터들로 직접적으로 대체될 수 있고, 이들의 접속 모드들은 본 실시예에서 시프트 레지스터의 구조로서 역할하도록 변경되지 않는다. 또한, 이 실시예에서 제공되는 시프트 레지스터와 이전 실시예에서 제공되는 시프트 레지스터 사이의 동일한 접속 모드들은 생략되고, 그들 사이의 상이한 부분들만이 다음에 설명된다.
특정 구현에서, 리셋 회로의 특정 구조에 대한 다른 실시예들도 채택될 수 있다. 본 개시내용의 실시예에서, 도 7에 도시된 바와 같이, 리셋 회로는 NAND 게이트 및 제2 스위칭 트랜지스터 M2를 포함할 수 있고; 여기서, NAND 게이트의 제1 입력 단자는 입력 신호 단자 INPUT와 접속되고, NAND 게이트의 제2 입력 단자는 클록 신호 단자 CK0와 접속되고, NAND 게이트의 출력 단자는 제2 스위칭 트랜지스터 M2의 게이트 전극과 접속된다. 제2 스위칭 트랜지스터 M2의 제1 전극은 제1 기준 신호 단자 VR1와 접속되고, 제2 스위칭 트랜지스터 M2의 제2 전극은 풀업 노드 PU와 접속된다.
특정 구현에서, NAND 게이트의 출력 단자는 모든 그의 입력 단자들이 하이 레벨 신호일 때에만 로우 레벨 신호를 출력할 수 있고, NAND 게이트의 출력 단자는 다른 경우들에서는 하이 레벨 신호를 출력할 수 있다. 제2 스위칭 트랜지스터는 그것의 게이트 전극의 신호의 제어 하에 턴온될 때 제1 기준 신호 단자의 신호를 풀업 노드에 제공할 수 있다.
특정 구현에서, 본 개시내용의 실시예에서, 도 7에 도시된 바와 같이, 제2 스위칭 트랜지스터 M2는 P형 트랜지스터일 수 있다.
특정 구현에서, 본 개시내용의 실시예에서, NAND 게이트의 구조는 관련 기술 분야에서의 것과 동일할 수 있고, 본 명세서에서 제한되지 않는다.
도 7에 도시된 시프트 레지스터의 동작은 도 8a에 도시된 회로 타이밍도를 참조하여 이하에 설명될 것이다. 다음 설명에서, 1은 하이-레벨 신호를 나타내고, 0은 로우-레벨 신호를 나타내고, 1 및 0은 그것의 로직 레벨들을 나타내는데, 이는 특정 구현에서 스위칭 트랜지스터들의 게이트 전극들에 인가되는 레벨들보다는 본 개시내용의 실시예에서 제공되는 시프트 레지스터의 동작을 더 잘 설명하기 위해서만 제공된다.
구체적으로, 도 8a의 4개의 스테이지 T1, T2, T3, 및 T4가 주로 선택된다.
T1 스테이지에서, INPUT=0, CK0=1이다.
INPUT=0 및 CK0=0이기 때문에, NAND 게이트는 하이 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. INPUT=0이기 때문에, 제11 스위칭 트랜지스터 M11는 턴온되어 입력 신호 단자 INPUT의 로우 레벨 신호를 풀업 노드 PU에 제공함으로써, 풀업 노드 PU의 신호가 로우 레벨 신호로 되고, 그에 의해 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 턴온되도록 제어한다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 하이-레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 공급하여, 제4 스위칭 트랜지스터 M4가 턴오프되도록 제어한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 하이 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다. CK0=1이기 때문에, 제9 스위칭 트랜지스터 M9는 턴오프되는데, 이는 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1가 턴오프되게 하여, 제2 풀다운 노드 PD2의 신호가 제2 기준 신호 단자 VR2의 로우 레벨 신호와 등가가 되도록 함으로써, 제10 스위칭 트랜지스터 M10가 턴온되도록 제어하여 제1 기준 신호 단자의 하이 레벨 신호를 출력 신호 단자 OUT에 제공하기 때문에, 출력 신호 단자 OUT는 하이 레벨 신호를 출력하게 된다.
T2 스테이지에서, INPUT=0, CK0=0이다.
INPUT=0 및 CK0=0이기 때문에, NOR 게이트는 하이 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. INPUT=0이기 때문에, 제11 스위칭 트랜지스터 M11는 턴온되어 입력 신호 단자 INPUT의 로우 레벨 신호를 풀업 노드 PU에 제공함으로써, 풀업 노드 PU의 신호가 로우 레벨 신호로 되고, 그에 의해 제3 스위칭 트랜지스터 M3가 턴온되도록 제어하여 클록 신호 단자 CK0의 로우 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 로우 레벨 신호를 출력 신호 단자 OUT에 제공한다. 저장 커패시터 Cst의 기능으로 인해, 풀업 노드 PU는 더 풀다운될 수 있어서, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 완전히 턴온되게 된다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 로우 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 로우 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 로우 레벨 신호를 출력할 수 있게 한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 하이 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다. CK0=0이기 때문에, 제9 스위칭 트랜지스터 M9는 턴온되고, 따라서 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호는 제1 기준 신호 단자 VR1의 하이 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다.
T3 스테이지에서, INPUT=1, CK0=0이다.
INPUT=1 및 CK0=0이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. 제11 스위칭 트랜지스터 M11는 INPUT=1로 인해 턴오프된다. CK0=0이기 때문에, 제9 스위칭 트랜지스터 M9는 턴온되고, 따라서 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호는 제1 기준 신호 단자 VR1의 하이 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다. 따라서, 풀업 노드 PU는 플로팅 접속에 있고, 풀업 노드 PU의 신호는 저장 커패시터 Cst의 기능으로 인해 로우 레벨 신호를 여전히 유지하고, 제3 스위칭 트랜지스터 M3가 턴온되도록 제어하여 클록 신호 단자 CK0의 로우 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 로우 레벨 신호를 출력 신호 단자 OUT에 제공한다. 저장 커패시터 Cst의 기능으로 인해, 풀업 노드 PU는 더 풀다운될 수 있어서, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 완전히 턴온되게 된다. 턴-온된 제3 스위칭 트랜지스터 M3는 클록 신호 단자 CK0의 로우 레벨 신호를 제4 스위칭 트랜지스터 M4의 게이트 전극에 제공하고, 제4 스위칭 트랜지스터 M4가 턴온되도록 제어하여 제2 기준 신호 단자 VR2의 로우 레벨 신호를 출력 신호 단자 OUT에 제공함으로써, 출력 신호 단자 OUT가 로우 레벨 신호를 출력할 수 있게 한다. 제5 스위칭 트랜지스터 M5는 다이오드 접속 구조를 형성하기 때문에, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제5 스위칭 트랜지스터 M5 및 제6 스위칭 트랜지스터 M6를 통해 접속되어, 제1 풀다운 노드 PD1의 신호가 제1 기준 신호 단자 VR1의 하이 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴오프되도록 제어한다.
T4 스테이지에서, INPUT=1, CK0=1이다.
제11 스위칭 트랜지스터 M11는 INPUT=1로 인해 턴오프된다. INPUT=1 및 CK0=1이기 때문에, NOR 게이트는 로우 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴온되도록 제어한다. 턴-온된 제1 스위칭 트랜지스터 M1는 제1 기준 신호 단자 VR1의 하이 레벨 신호를 풀업 노드 PU에 제공하여 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 턴오프되도록 제어한다. 제6 스위칭 트랜지스터 M6가 턴오프되기 때문에, 제2 기준 신호 단자 VR2는 제1 기준 신호 단자 VR1로부터 분리되어, 제1 풀다운 노드 PD1의 신호가 제2 기준 신호 단자 VR2의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴온되도록 제어한다. 턴-온된 제7 스위칭 트랜지스터 M7는 제1 기준 신호 단자 VR1의 하이 레벨 신호를 출력 신호 단자 OUT에 제공하여, 출력 신호 단자 OUT가 하이 레벨 신호를 출력하여 출력 신호 단자 OUT를 리셋하게 한다. 제9 스위칭 트랜지스터 M9는 CK0=1로 인해 턴오프된다. 따라서, 제2 기준 신호 단자 VR2는 제1 기준 신호 단자 VR1로부터 분리되어, 제2 풀다운 노드 PD2의 신호가 제2 기준 신호 단자 VR2의 로우 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴온되도록 제어한다. 턴-온된 제10 스위칭 트랜지스터 M10는 제1 기준 신호 단자 VR1의 하이 레벨 신호를 출력 신호 단자 OUT에 제공하여, 출력 신호 단자 OUT가 하이 레벨 신호를 출력하여 출력 신호 단자 OUT를 리셋하게 한다.
스테이지 T4 후에, 스테이지 T5가 또한 포함될 수 있는데, 즉, INPUT=1, CK0=0이다. 제11 스위칭 트랜지스터 M11는 INPUT=1로 인해 턴오프된다. INPUT=1 및 CK0=0이기 때문에, NOR 게이트는 하이 레벨 신호를 출력하여 제1 스위칭 트랜지스터 M1가 턴오프되도록 제어한다. 따라서, 풀업 노드 PU는 플로팅 접속에 있고, 풀업 노드 PU의 신호는 저장 커패시터 Cst의 기능으로 인해 하이 레벨 신호를 유지하여, 제3 스위칭 트랜지스터 M3 및 제6 스위칭 트랜지스터 M6가 턴오프되도록 제어할 수 있다. 제6 스위칭 트랜지스터 M6가 턴오프되기 때문에, 제2 기준 신호 단자 VR2는 제1 기준 신호 단자 VR1로부터 분리되어, 제1 풀다운 노드 PD1의 신호가 제2 기준 신호 단자 VR2의 로우 레벨 신호와 등가가 되고, 그에 의해 제7 스위칭 트랜지스터 M7가 턴온되도록 제어한다. 턴-온된 제7 스위칭 트랜지스터 M7는 제1 기준 신호 단자 VR1의 하이 레벨 신호를 출력 신호 단자 OUT에 제공하여, 출력 신호 단자 OUT가 하이 레벨 신호를 출력하게 한다. 제9 스위칭 트랜지스터 M9는 CK0=0으로 인해 턴온된다. 따라서, 제2 기준 신호 단자 VR2 및 제1 기준 신호 단자 VR1는 제8 스위칭 트랜지스터 M8 및 제9 스위칭 트랜지스터 M9를 통해 접속되어, 제2 풀다운 노드 PD2의 신호가 제1 기준 신호 단자 VR1의 하이 레벨 신호와 등가가 되고, 그에 의해 제10 스위칭 트랜지스터 M10가 턴오프되도록 제어한다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터에 따르면, T5 스테이지 후에, T4 스테이지 및 T5 스테이지의 동작들은 입력 신호 단자 INPUT의 신호가 다시 로우 레벨 신호로 될 때까지 반복적으로 수행될 수 있다.
실시예로부터 알 수 있는 바와 같이, 본 개시내용의 실시예에서 제공되는 시프트 레지스터는 출력 신호 단자가 시프트된 신호를 출력하게 하기 위해 하나의 클록 신호를 입력하기만 하면 되고, 이는 설정된 클록 신호 라인들의 수를 감소시킬 수 있고, 그에 의해 배선 난이도 및 점유 공간을 감소시킬 수 있고, 디스플레이 패널의 좁은 프레임 설계에 양호하다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터는 또한 회로 및 프로세스를 변경하지 않고, 단지 클록 신호 단자의 유효 펄스 신호(예를 들어, 입력 신호 단자의 유효 펄스 신호와 동일한 레벨을 갖는 클록 신호 단자의 신호)의 지속기간을 변경함으로써 출력 신호 단자에 의해 출력되는 유효 펄스 신호의 지속기간을 제어할 수 있고, 이는 시프트 레지스터의 난이도를 감소시킬 수 있고, 처리 복잡도를 감소시키며, 비용을 감소시킬 수 있다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터의 동작은 도 7에 도시된 시프트 레지스터의 구조를 일례로서 취함으로써 도 8b에 도시된 회로 타이밍도와 관련하여 이하에 설명될 것이다. 도 8b의 한 기간에서 클록 신호 단자 CK0의 로우 레벨 신호의 지속기간은 도 8a의 한 기간에서 클록 신호 단자 CK0의 로우 레벨 신호의 지속기간보다 길다. 도 8b의 입력 신호 단자 INPUT의 유효 펄스 신호의 지속기간은 도 8a의 입력 신호 단자 INPUT의 유효 펄스 신호의 지속기간과 동일하다. 또한, 하나의 디스플레이 프레임에서, 클록 신호 단자 CK0의 하나의 하강 에지만이 입력 신호 단자 INPUT의 하강 에지와 상승 에지 사이에 위치한다. 구체적으로, 도 8b의 4개의 스테이지 T1, T2, T3, 및 T4가 선택된다.
T1 스테이지에서, INPUT=0, CK0=1이다. 그 특정 동작은 전술한 T1 스테이지의 동작과 동일하고, 본 명세서에서 상세히 설명되지 않는다.
T2 스테이지에서, INPUT=0, CK0=0이다. 그 특정 동작은 전술한 T2 스테이지의 동작과 동일하고, 본 명세서에서 상세히 설명되지 않는다.
T3 스테이지에서, INPUT=1, CK0=0이다. 그 특정 동작은 전술한 T3 스테이지의 동작과 동일하고, 본 명세서에서 상세히 설명되지 않는다.
T4 스테이지에서, INPUT=1, CK0=1이다. 그 특정 동작은 전술한 T4 스테이지의 동작과 동일하고, 본 명세서에서 상세히 설명되지 않는다.
물론, T4 스테이지 후에 T5 스테이지가 또한 포함될 수 있는데, 여기서 INPUT=1; CK0=0이다. 그 특정 동작은 전술한 T5 스테이지의 동작과 동일하고, 여기서 상세히 설명되지 않는다.
본 개시내용의 실시예에서 제공되는 시프트 레지스터에 따르면, T5 스테이지 후에, T4 스테이지 및 T5 스테이지의 동작들은 입력 신호 단자 INPUT의 신호가 다시 하이 레벨 신호로 될 때까지 반복적으로 수행될 수 있다.
동일한 개념에 기초하여, 본 개시내용의 실시예는 도 9에 도시된 바와 같이, 본 개시내용의 실시예들에서 제공되는 복수의 캐스케이드형 시프트 레지스터: SR(1), SR(2), ..., SR(n), .. SR(N-1), SR(N)(총 N개의 시프트 레지스터들에서, 1≤ n ≤ N)를 포함하는 게이트 구동 회로를 추가로 제공하는데,
여기서, 시프트 레지스터들의 제1 스테이지 SR(1)의 입력 신호 단자 INPUT는 프레임 트리거 신호 단자 STV와 접속되고;
시프트 레지스터들의 제1 스테이지 SR(1)를 제외하고, 시프트 레지스터들의 다른 스테이지들 SR(n)의 입력 신호 단자들 INPUT은 시프트 레지스터들의 그들의 인접한 이전 스테이지 SR(n-1)의 출력 신호 단자 OUT와 각각 접속된다.
구체적으로, 게이트 구동 회로에서의 각각의 시프트 레지스터의 특정 기능 및 구조는 본 개시내용에서의 시프트 레지스터와 동일하고, 반복되는 부분들은 반복되지 않는다.
특정 구현에서, 본 개시내용의 실시예에서, 도 9에 도시된 바와 같이,(3k-2)번째 스테이지 시프트 레지스터의 클록 신호 단자들 CK0은 모두 동일한 클록 라인과 접속되는데, 즉, 모두 제1 클록 라인 ckv1과 접속된다. (3k-1)번째 스테이지 시프트 레지스터들의 클록 신호 단자들 CK0은 모두는 동일한 클록 라인과 접속되는데, 즉, 모두 제2 클록 라인 ckv2과 접속된다. (3k)번째 스테이지 시프트 레지스터의 클록 신호 단자들 CK0은 모두 동일한 클록 라인과 접속되는데, 즉, 제3 클록 라인 ckv3과 접속되는데; 여기서 k는 양의 정수이다.
특정 구현에서, 본 개시내용의 실시예에서 제공되는 게이트 구동 회로는 액정 디스플레이(Liquid Crystal Display)(LCD) 패널에 적용될 수 있고, 또한 유기 발광 다이오드(OLED) 디스플레이 패널에 적용될 수 있으며, 이는 본 명세서에서 제한되지 않는다. 또한, 본 발명의 실시예에서의 그리드 구동 회로는 3개의 클록 신호 라인들에 의해서만 디스플레이 패널 내의 게이트 라인들을 구동할 수 있으며, 이는 디스플레이 패널의 좁은 프레임 설계에 양호하다.
동일한 개념에 기초하여, 본 개시내용의 실시예는 본 개시내용의 실시예에서 제공되는 게이트 구동 회로를 포함하는 디스플레이 디바이스를 추가로 제공한다. 문제점을 해결하기 위한 디스플레이 디바이스의 원리는 시프트 레지스터의 원리와 유사하므로, 디스플레이 디바이스의 구현은 시프트 레지스터의 구현을 참조할 수 있으며, 반복은 여기서 반복되지 않는다.
특정 구현에서, 본 개시내용의 실시예에서 제공되는 디스플레이 디바이스는: 모바일 폰, 태블릿 컴퓨터, 텔레비전, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터와 같은 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다. 디스플레이 디바이스의 다른 필수적인 컴포넌트들은 본 기술분야의 통상의 기술자에 의해 이해되며, 본 명세서에서는 상세히 설명되지 않고, 본 개시내용을 제한할 수 없다.
본 개시내용의 실시예들에서 제공되는 시프트 레지스터, 게이트 구동 회로 및 디스플레이 디바이스에 따르면, 입력 신호 단자의 제어 하에 입력 회로에 의해 입력 신호 단자의 신호가 풀업 노드에 제공되고; 제2 기준 신호 단자의 신호는 클록 신호 단자 및 풀업 노드의 신호의 제어 하에 출력 회로에 의해 출력 신호 단자에 제공되어, 출력 신호 단자가 유효 펄스 신호를 출력하게 한다. 제1 기준 신호 단자의 신호는 입력 신호 단자 및 클록 신호 단자의 제어 하에 리셋 회로에 의해 풀업 노드에 제공되어 풀업 노드를 리셋한다. 풀다운 제어 회로는 제1 기준 신호 단자의 신호에 따라 출력 신호 단자를 리셋하여 출력 신호 단자가 무효 펄스 신호를 출력할 수 있게 한다. 이러한 방식으로, 4개의 회로의 협력을 통해, 시프트 레지스터는 하나의 클록 신호 단자의 신호의 제어 하에서만 정상 시프트 출력을 실현할 수 있고, 따라서 시프트 레지스터의 출력 신호 단자는 대응하는 게이트 라인에 의해 요구되는 스캔 신호를 출력하고, 이는 설정된 클록 신호 라인들의 수를 감소시킬 수 있고, 배선 난이도 및 점유 공간을 더 감소시키며, 디스플레이 패널의 좁은 프레임 설계에 양호하다.
본 개시내용의 사상 및 범위로부터 벗어나지 않고 본 개시내용에 대해 다양한 변형들 및 수정들이 이루어질 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 개시내용의 이러한 수정들 및 변형들이 본 개시내용의 청구범위 및 이들의 균등물의 범위 내에 있는 한, 본 개시내용은 또한 이러한 수정들 및 변형들을 포함하도록 의도된다.

Claims (12)

  1. 시프트 레지스터로서,
    입력 회로, 리셋 회로, 풀다운 제어 회로 및 출력 회로를 포함하고;
    상기 입력 회로는 입력 신호 단자의 제어 하에, 입력 신호 단자의 신호를 풀업 노드에 제공하도록 구성되고;
    상기 리셋 회로는 상기 입력 신호 단자 및 클록 신호 단자의 제어 하에, 제1 기준 신호 단자의 신호를 상기 풀업 노드에 제공하도록 구성되고;
    상기 출력 회로는 상기 클록 신호 단자 및 상기 풀업 노드의 신호의 제어 하에, 제2 기준 신호 단자의 신호를 출력 신호 단자에 제공하도록 구성되며;
    상기 풀다운 제어 회로는 상기 제1 기준 신호 단자의 신호에 따라 상기 출력 신호 단자를 리셋하도록 구성되는 시프트 레지스터.
  2. 제1항에 있어서,
    상기 리셋 회로는 NOR 게이트 및 제1 스위칭 트랜지스터를 포함하고;
    상기 NOR 게이트의 제1 입력 단자는 상기 입력 신호 단자와 접속되고, 상기 NOR 게이트의 제2 입력 단자는 상기 클록 신호 단자와 접속되고, 상기 NOR 게이트의 출력 단자는 상기 제1 스위칭 트랜지스터의 게이트 전극과 접속되고;
    상기 제1 스위칭 트랜지스터의 제1 전극은 상기 제1 기준 신호 단자와 접속되고, 상기 제1 스위칭 트랜지스터의 제2 전극은 상기 풀업 노드와 접속되는 시프트 레지스터.
  3. 제1항에 있어서,
    상기 리셋 회로는 NAND 게이트 및 제2 스위칭 트랜지스터를 포함하고;
    상기 NAND 게이트의 제1 입력 단자는 상기 입력 신호 단자와 접속되고, 상기 NAND 게이트의 제2 입력 단자는 상기 클록 신호 단자와 접속되고, 상기 NAND 게이트의 출력 단자는 상기 제2 스위칭 트랜지스터의 게이트 전극과 접속되고;
    상기 제2 스위칭 트랜지스터의 제1 전극은 상기 제1 기준 신호 단자와 접속되고, 상기 제2 스위칭 트랜지스터의 제2 전극은 상기 풀업 노드와 접속되는 시프트 레지스터.
  4. 제1항에 있어서,
    상기 출력 회로는 제3 스위칭 트랜지스터, 제4 스위칭 트랜지스터, 및 저장 커패시터를 포함하고;
    상기 제3 스위칭 트랜지스터의 게이트 전극은 상기 풀업 노드와 접속되고, 상기 제3 스위칭 트랜지스터의 제1 전극은 상기 클록 신호 단자와 접속되고, 상기 제3 스위칭 트랜지스터의 제2 전극은 상기 제4 스위칭 트랜지스터의 게이트 전극과 접속되고;
    상기 제4 스위칭 트랜지스터의 제1 전극은 상기 제2 기준 신호 단자와 접속되고, 상기 제4 스위칭 트랜지스터의 제2 전극은 상기 출력 신호 단자와 접속되고;
    상기 저장 커패시터는 상기 풀업 노드와 상기 출력 신호 단자 사이에 접속되는 시프트 레지스터.
  5. 제1항에 있어서,
    상기 풀다운 제어 회로는 제1 풀다운 제어 서브 회로를 포함하고;
    상기 제1 풀다운 제어 서브 회로는 상기 풀업 노드의 신호의 레벨이 상기 입력 신호 단자의 유효 펄스 신호의 레벨과 반대일 때 상기 제1 기준 신호 단자의 신호를 상기 출력 신호 단자에 제공하도록 구성되는 시프트 레지스터.
  6. 제1항에 있어서,
    상기 풀다운 제어 회로는 제2 풀다운 제어 서브 회로를 포함하고;
    상기 제2 풀다운 제어 서브 회로는 상기 클록 신호 단자의 레벨이 상기 입력 신호 단자의 유효 펄스 신호의 레벨과 반대일 때 상기 제1 기준 신호 단자의 신호를 상기 출력 신호 단자에 제공하도록 구성되는 시프트 레지스터.
  7. 제1항에 있어서,
    상기 풀다운 제어 회로는 제1 풀다운 제어 서브 회로 및 제2 풀다운 제어 서브 회로를 포함하고;
    상기 제1 풀다운 제어 서브 회로는 상기 풀업 노드의 신호의 레벨이 상기 입력 신호 단자의 유효 펄스 신호의 레벨과 반대일 때 상기 제1 기준 신호 단자의 신호를 상기 출력 신호 단자에 제공하도록 구성되고;
    상기 제2 풀다운 제어 서브 회로는 상기 클록 신호 단자의 레벨이 상기 입력 신호 단자의 유효 펄스 신호의 레벨과 반대일 때 상기 제1 기준 신호 단자의 신호를 상기 출력 신호 단자에 제공하도록 구성되는 시프트 레지스터.
  8. 제5항 또는 제7항에 있어서,
    상기 제1 풀다운 제어 서브 회로는 제5 스위칭 트랜지스터, 제6 스위칭 트랜지스터 및 제7 스위칭 트랜지스터를 포함하고;
    상기 제5 스위칭 트랜지스터의 게이트 전극 및 제1 전극은 둘 다 상기 제2 기준 신호 단자와 접속되고, 상기 제5 스위칭 트랜지스터의 제2 전극은 제1 풀다운 노드와 접속되고;
    상기 제6 스위칭 트랜지스터의 게이트 전극은 상기 풀업 노드와 접속되고, 상기 제6 스위칭 트랜지스터의 제1 전극은 상기 제1 기준 신호 단자와 접속되고, 상기 제6 스위칭 트랜지스터의 제2 전극은 상기 제1 풀다운 노드와 접속되고;
    상기 제7 스위칭 트랜지스터의 게이트 전극은 상기 제1 풀다운 노드와 접속되고, 상기 제7 스위칭 트랜지스터의 제1 전극은 상기 제1 기준 신호 단자와 접속되고, 상기 제7 스위칭 트랜지스터의 제2 전극은 상기 출력 신호 단자와 접속되는 시프트 레지스터.
  9. 제6항 또는 제7항에 있어서,
    상기 제2 풀다운 제어 서브 회로는 제8 스위칭 트랜지스터, 제9 스위칭 트랜지스터, 및 제10 스위칭 트랜지스터를 포함하고;
    상기 제8 스위칭 트랜지스터의 게이트 전극 및 제1 전극은 둘 다 상기 제2 기준 신호 단자와 접속되고, 상기 제8 스위칭 트랜지스터의 제2 전극은 제2 풀다운 노드와 접속되고;
    상기 제9 스위칭 트랜지스터의 게이트 전극은 상기 클록 신호 단자와 접속되고, 상기 제9 스위칭 트랜지스터의 제1 전극은 상기 제1 기준 신호 단자와 접속되고, 상기 제9 스위칭 트랜지스터의 제2 전극은 상기 제2 풀다운 노드와 접속되고;
    상기 제10 스위칭 트랜지스터의 게이트 전극은 상기 제2 풀다운 노드와 접속되고, 상기 제10 스위칭 트랜지스터의 제1 전극은 상기 제1 기준 신호 단자와 접속되고, 상기 제10 스위칭 트랜지스터의 제2 전극은 상기 출력 신호 단자와 접속되는 시프트 레지스터.
  10. 제1항에 있어서,
    상기 입력 회로는 제11 스위칭 트랜지스터를 포함하고;
    상기 제11 스위칭 트랜지스터의 게이트 전극 및 제1 전극은 둘 다 상기 입력 신호 단자와 접속되고, 상기 제11 스위칭 트랜지스터의 제2 전극은 상기 풀업 노드와 접속되는 시프트 레지스터.
  11. 게이트 구동 회로로서,
    제1항에 따른 복수의 캐스케이드형 시프트 레지스터를 포함하고;
    상기 시프트 레지스터들의 제1 스테이지의 입력 신호 단자는 프레임 트리거 신호 단자와 접속되고;
    상기 시프트 레지스터들의 제1 스테이지를 제외하고, 상기 시프트 레지스터들의 다른 스테이지들의 입력 신호 단자들은 상기 시프트 레지스터들의 그들의 인접한 이전 스테이지의 출력 신호 단자들과 각각 접속되는 게이트 구동 회로.
  12. 디스플레이 디바이스로서,
    제11항에 따른 게이트 구동 회로를 포함하는 디스플레이 디바이스.
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