JP7159056B2

JP7159056B2 - シフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置

Info

Publication number: JP7159056B2
Application number: JP2018563671A
Authority: JP
Inventors: 宏▲剛▼ 古; ▲賢▼杰邵; 利利姚
Original assignee: BOE Technology Group Co Ltd; Hefei BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Hefei BOE Optoelectronics Technology Co Ltd
Priority date: 2017-08-17
Filing date: 2018-05-25
Publication date: 2022-10-24
Anticipated expiration: 2038-05-25
Also published as: JP2020532034A; US20210225229A1; WO2019033818A1; EP3671708A1; CN109410811A; EP3671708A4; CN109410811B; US11132927B2; EP3671708B1

Description

関連出願と相互参照
本願発明は、出願日が２０１７年８月１７日であり、出願番号が第２０１７１０７０７７７３．７である中国特許出願に対して優先権を主張する。本願発明は、本開示の例示の一部として、前記中国特許出願の全文を引用する。

本開示は、シフトレジスタ及びその駆動方法、ゲート駆動回路及び表示装置に関する。

表示パネルにおいて、ゲート駆動回路を介して画素領域のそれぞれの薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）のゲートにゲートオン信号が提供されるのが一般的である。ゲート駆動回路は、フラット表示パネルのアレイ基板上にアレイプロセス、即ち、アレイ基板行駆動（ＧＯＡ：ＧａｔｅＤｒｉｖｅｒｏｎａｒｒａｙ）プロセスによって、形成することができ、このような統合プロセスはコストを節約するだけでなく、フラット表示パネル（Ｐａｎｅｌ）の両端が対称される美観的デザインを実現することが可能である。同時に、ゲート集積回路（ＩＣ：ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）のボンディング（Ｂｏｎｄｉｎｇ）エリア及びファンアウト（Ｆａｎ－ｏｕｔ）の配線スペースも省略された。

ゲート駆動回路は、複数のカスケードシフトレジスタからなることができ、各段のシフトレジスタは上記段のシフトレジスタの信号出力端に連結されたゲートラインにゲートオン信号を提供して、対応する行の画素領域のＴＦＴをオンするように構成された。ここで、第１段のシフトレジスタのほかに、その他の各段のシフトレジスタの入力信号端は、前段のシフトレジスタの信号出力端にそれぞれ連結される。ここで、各段のシフトレジスタにおいて、制御信号出力端出力ゲートオン信号ノードは、プルアップノードと呼ばれる。既存のタッチと表示を時分割で駆動するタッチ表示パネルでは、画面の１フレームが表示される時間に複数のタッチ時間帯が挿入され、各タッチ時間は、一定の時間間隔に設定される。ｎ段のシフトレジスタの信号出力端のゲートオン信号の出力が終了してタッチ時間帯に入力され、この時、第ｎ＋１段のプルアップノードの中の電位は、もう高電位にプルアップされる。タッチ時間帯の間隔が比較的に長いため、この間、第ｎ＋１段のシフトレジスタの中のプルアップノードの電位は、それと接続されたＴＦＴを介して漏電状態になる恐れがあり、上記プルアップノードの電位が低下するようにする。タッチ時間帯が終了した後に、第ｎ＋１段のシフトレジスタが動作を開始し、そのプルアップノードの電位が減衰するために、上記シフトレジスタの信号出力によって出力されるゲートターンオン信号が減衰されるようになり、その上にピクセル領域のＴＦＴがオンできなくなり、タッチ表示パネルが異常であると表示するようになる。

本発明の実施例により提供されるシフトレジスタは、入力信号をプルアップノードに入力するように構成される第１の入力回路と、第１の端は第３の基準信号端に接続され、第２の端は第４基準信号に接続され、第３の端は前記プルアップノードに接続され、前記プルアップノードの電位が第１の電位であるときに、前記第３の基準信号端の第３の基準信号を前記プルアップノードに提供するように構成され、ここで、前記第３の基準信号は、前記プルアップノードの電位を第１の電位に保持するように構成され、前記プルアップノードの電位が第２の電位であるときに、第４の基準信号端の第４の基準信号を前記プルアップノードに提供し、ここで、前記第４の基準信号は、前記プルアップノードの電位を第２の電位に保持するように構成されたプルアップノード状態保持回路と、及び前記プルアップノードの電位の制御によって、ゲート信号出力端からゲートオン信号を出力する出力回路とを含む。

一部の実施例において、前記プルアップノード状態保持回路は、制御サブ回路と、第１の電位保持サブ回路と、第２の電位保持サブ回路とを含み、ここで、前記制御サブ回路の第１の端は、前記第３の基準信号端に接続され、前記制御サブ回路の第２の端は、前記プルアップノードに接続され、前記制御サブ回路の第３の端は、前記第４の基準信号端に接続され、前記制御サブ回路の第４の端は、前記第２の電位保持サブ回路の第１の端に接続され、前記制御サブ回路は、前記プルアップノードの電位の制御によって、制御信号を出力して、前記第２の電位保持サブ回路のオン・オフを制御するように構成され、前記第１の電位保持サブ回路の第１の端は、前記第３の基準信号端に接続され、前記第１の電位保持サブ回路の第２の端は、プルアップノード及び前記第２の電位保持サブ回路に接続され、前記第１の電位保持サブ回路は、前記第２の電位保持サブ回路がオフされるときに、前記第３の基準信号を前記プルアップノードに入力するように構成され、及び前記第２の電位保持サブ回路の第１の端は、前記制御サブ回路に接続され、前記第２の電位保持サブ回路の第２の端は、前記プルアップノードに接続され、前記第２の電位保持サブ回路の第３の端は、前記第４の基準信号端に接続され、前記第２の電位保持サブ回路は、前記第２の電位保持サブ回路が前記制御信号の制御によってオンされるときに前記第４の基準信号を前記プルアップノードに入力する。

一部の実施例において、前記制御サブ回路は、第１の制御トランジスタと第２の制御トランジスタとを含み、ここで、前記第１の制御トランジスタのゲートは、前記プルアップノードに連結され、前記第１の制御トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第１の制御トランジスタの第２の極は、前記第２の電位保持サブ回路と前記第２の制御トランジスタの第２の極に接続され、前記第２の制御トランジスタのゲートは、前記第２の制御トランジスタの第１の極に連結されて前記第３の基準信号端に接続される。

一部の実施例において、前記第１の電位保持サブ回路は、第１の電位保持トランジスタを含み、前記第１の電位保持トランジスタのゲートは、前記第１の電位保持トランジスタの第１の極に連結されて前記第３の信号端に接続され、前記第１の電位保持トランジスタの第２の極は、前記プルアップノードに連結される。

一部の実施例において、前記第２の電位保持サブ回路は、第２の電位保持トランジスタを含み、前記第２の電位保持トランジスタのゲートは、前記第１の制御トランジスタの第２の極に接続され、前記第２の電位保持トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第２の電位保持トランジスタの第２の極は、前記プルアップノードに連結される。

一部の実施例において、前記第１の制御トランジスタのチャネルの幅／長さ比は、前記第２の制御トランジスタのチャネルの幅／長さ比より大きい。

一部の実施例において、前記第２の電位保持トランジスタのチャネルの幅／長さ比は、前記第１の電位保持トランジスタのチャネル幅／長さ比より大きい。

一部の実施例において、前記第１の入力回路は、第１の入力トランジスタを含み、ここで、前記第１の入力トランジスタのゲートは、入力信号端に連結され、前記第１の入力トランジスタの第１の極は、第１の基準信号端に連結され、前記第１の入力トランジスタの第２の極は、前記プルアップノードに連結される。

一部の実施例において、前記シフトレジスタは、第１の端はリセット信号端に接続され、第２の端は第２の基準信号端に接続され、第３の端は前記プルアップノードに接続される第２の入力回路をさらに含み、ここで、前記第２の入力回路は、前記リセット信号端のリセット信号の制御によって、前記第２の基準信号端の信号をプルアップノードに提供する。

一部の実施例において、前記第２の入力回路は、第２の入力トランジスタを含み、前記第２の入力トランジスタのゲートは、前記リセット信号端に連結され、前記第２の入力トランジスタの第１の極は、前記第２の基準信号端に連結され、前記第２の入力トランジスタの第２の極は、前記プルアップノードに連結されることを特徴とする。

一部の実施例において、前記シフトレジスタは、第１の端は前記プルアップノードに接続され、第２の端は前記第３の基準信号端に接続され、第３の端は前記第４の基準信号端に接続され、及び第４の端は前記シフトレジスタのプルダウンノードに接続されるプルダウン制御回路をさらに含み、ここで、前記プルダウン制御回路は、前記プルアップノードが前記第１の電位であるときに、前記第４の基準信号端の信号を前記プルダウンノードに提供し、前記プルアップノードが前記第２の電位であるときに、前記第３の基準信号端の信号を前記プルダウンノードに提供する。

一部の実施例において、前記プルダウン回路は、第１のプルダウン制御トランジスタと第２のプルダウン制御トランジスタと、第３のプルダウン制御トランジスタと、第４のプルダウン制御トランジスタとを含み、ここで、前記第１のプルダウン制御トランジスタのゲートは、前記プルダウンノードに連結され、前記第１のプルダウン制御トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第１のプルダウントランジスタの第２の極は、前記プルダウンノードに連結され、前記第２のプルダウン制御トランジスタのゲートは、前記プルアップノードに連結され、前記第２のプルダウン制御トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第２のプルダウン制御トランジスタの第２の極は、前記第３のプルダウン制御トランジスタの第２の極と前記第４のプルダウン制御トランジスタのゲートに連結され、前記第３プルダウン制御トランジスタのゲートは、前記第４のプルダウン制御トランジスタの第２の極と前記第２プルダウン制御トランジスタの第２の極とにそれぞれ連結され、前記第３のプルダウン制御トランジスタの第１の極は、前記第３の基準信号端に連結され、前記第３のプルダウン制御トランジスタの第２の極は前記プルダウンノードに連結され、前記第４のプルダウン制御トランジスタのゲートは、前記第４のプルダウン制御トランジスタの第１の極に連結されて前記第３の基準信号端に接続され、前記第４のプルダウン制御トランジスタの第２の極は、前記第３のプルダウン制御トランジスタ的ゲートと前記第２のプルダウン制御トランジスタの第２の極に接続される。

一部の実施例において、第１の端は前記プルダウンノードに接続され、第２の端は前記プルアップノードに接続され、第３の端は前記ゲート信号出力端に接続され、第４の端は前記第４の基準信号端に接続されるプルダウン回路をさらに含み、ここで、前記プルダウン回路は、前記プルダウンノードの電位の制御によって、前記第４の基準信号端の信号を前記プルアップノードとゲート信号出力端に提供するように構成される。

一部の実施例において、前記プルダウン回路は、第１のプルダウントランジスタと第２のプルダウントランジスタとを含み、ここで、前記第１のプルダウントランジスタのゲートは、前記プルダウンノードに連結され、前記第１のプルダウントランジスタの第１の極は、前記第４の基準信号端に連結され、前記第１のプルダウントランジスタの第２の極は、前記ゲート信号出力端に連結され、前記第２のプルダウントランジスタのゲートは、前記プルダウンノードに連結され、前記第２のプルダウントランジスタの第１の極は、前記第４の基準信号端に連結され、前記第２のプルダウントランジスタの第２の極は、前記プルアップノードに連結される。

一部の実施例において、前記出力回路は、出力トランジスタと第１のキャパシタンスとを含み、ここで、前記出力トランジスタのゲートは、前記プルアップノードに連結され、前記出力トランジスタの第１の極は、第１のクロック信号端に連結され、前記出力トランジスタの第２の極は、前記ゲート信号出力端に連結され、及び前記第１のキャパシタンスの第１の端は、プルアップノードに接続され、前記第１のキャパシタンスの第２の端は、ゲート信号出力端に接続される。

一部の実施例において、前記シフトレジスタは、第１端は前記ゲート信号出力端を接続し、第２の端は前記プルアップノードを接続し、第３の端は前記第４の基準信号端を接続し、第４の端はノイズ放出回路信号端を接続するノイズ放出回路をさらに含み、前記ノイズ放出回路は、前記ノイズ放出信号端のノイズ放出回路信号の制御によって、前記第４の基準信号端の信号を前記ゲート信号出力端と前記プルアップノードに提供する。

相応に、本開示の実施例は、本開示の実施例によって提供される複数のシフトレジスタを含むゲート駆動回路をさらに提供する。

相応に、本開示の実施例は、本開示の実施例によって提供される前記いずれの一つのゲート駆動回路を含む表示装置をさらに提供する。

相応に、本開示の実施例は、入力信号を受信し、入力信号に応じて前記プルアップノードをオンレベルにプルアップすることと、前記プルアップノード電位保持回路を用いて前記プルアップノードの電位をオンレベルに保持することと、第１のクロック信号を受信し、第１のクロック信号に基づいて、前記プルアップノードの電位の制御によって、前記出力端でゲートオン信号を出力することと、を含む前記のシフトレジスタを駆動するための方法を提供する。

一部の実施例において、前記駆動方法は、リセット信号を受信し、前記リセット信号に応じて前記プルアップノードをカットオフレベルにプルダウンすることと、前記プルアップノード電位保持回路を用いて、前記プルアップノードの電位をカットオフレベルに保持することとを含む。

本開示の実施例によって提供されるシフトレジスタを用いて、本開示の実施例によって提供されるプルアップノード状態保持回路を用いて、プルアップノードの電位を保持し、プルアップノードの電位は、経時的に減衰しないように保持することができ、シフトレジスタの安定した出力を確保した。

本開示の実施例によって提供されるシフトレジスタの概略的なブロック図を示す。本開示の実施例によって提供されるシフトレジスタの概略的なブロック図を示す。本開示の実施例に係るシフトレジスタの概略的な回路構成図を示す。本開示の実施例に係る他のシフトレジスタの概略的なブロック図を示す。本開示に係る他のシフトレジスタの回路構成図を示す。本開示の実施例によって提供されるゲート駆動回路の概略図を示す。本開示の実施例によって提供される他のゲート駆動回路の概略図を示す。本開示の実施例に係るシフトレジスタの駆動方法のフローチャートを示す。本開示の実施例に係るシフトレジスタの例示的なタイミング図を示す。本開示の実施例に係るシフトレジスタの他の例示的なタイミング図を示す。従来技術に係るシフトレジスタのタイミング図を示す。

本開示の実施例の技術的解決策をより明確に説明するために、実施例の説明で使用される図面を以下に簡単に説明する。以下の説明における図面は、本開示の一部の実施例を説明するに過ぎず、当業者にとって、創作的な作業を行うことなく、これらの図面に基づいて他の図面を得ることが可能である。以下の図は、実際の寸法などの比例に縮小して描かず、本開示の要旨を示すのがポイントである。

本開示の実施例の目的、技術方案と長所をさらに明確にするために、以下、本開示の実施例の図面を結合して、本公開実施例の技術方案を明確に、完全に説明する。当然説明された実施例は、本公開の一部の実施例であり、すべての実施例ではない。説明された本公開の実施例に基づいて、当業者が創造的な労働を必要としない条件の下で得られた他の実施例は、すべて本開示の保護範囲に属する。

他に定義されない限り、ここで使用される技術用語又は、科学用語は、本発明が属する技術分野の通常の技術者によって理解される通常の意味でなければならない。本開示において使用される「第１の」、「第２の」及び類似の用語は、いずれの順序、数量又は重要性を示さず、異なる組成の部分を区別するためのものである。同様に、「含む」又は、「備える」など類似な用語は、上記用語の前に表示される部品又は物品が含まれ、前記用語の後ろに列挙する部品または物品及びその等しいものを指し、他の部品や物品を排除するものではない。「接続」又は「連結」など類似な用語は、物理的又は、機械的の接続に限定されず、電気的な接続を含むことができ、直接または間接的であることに関係しない。「上」、「下」、「左」、「右」等は、相対的な位置関係を示すためだけに用いられ、説明される対象の絶対位置が変更された後に、上記相対的な位置関係も相応に改変されることが可能である。

図１は、本開示の実施例によって提供されるシフトレジスタの概略的なブロック図を示す。図１に示されたように、シフトレジスタ１００は、第１の入力回路１と、プルアップノード状態保持回路３と、出力回路６と含む。

図１に示されたように、第１の入力回路１の第１の端は、入力信号端Ｉｎｐｕｔに接続され、第１の入力回路１の第２の端は、第１の基準信号端子Ｖｒｅｆ１に接続され、第１の入力回路１の第３の端は、プルアップノードＰＵに接続され、第１の入力回路１は、入力信号端Ｉｎｐｕｔの入力信号の制御によって、第１の基準信号端Ｖｒｅｆ１の第１の基準信号をプルアップノードＰＵに供給するように構成される。

図１は、第１の入力ループ１の一つの可能な実施形態のみ示していることに留意するべきだ。実際の状況に応じて、第１の入力回路１は、その他の形態に配置されることができ、例えば、第１の入力回路１の第１の端部と第２の端が全部入力信号端Ｉｎｐｕｔに接続され、入力信号端Ｉｎｐｕｔの入力信号の制御によって、プルアップノードＰＵの電位が引き上げる。また、例えば、第１の入力回路１は、第１の基準信号端Ｖｒｅｆ１の第１の基準信号の制御によって、入力信号端Ｉｎｐｕｔの入力信号をプルアップノードＰＵに提供するように構成される。

プルアップノード状態保持回路３の第１の端は、第３の基準信号端Ｖｒｅｆ３に接続され、プルアップノード状態保持回路３の第２の端は、第４基準信号端子Ｖｒｅｆ４及びプルアップノード状態保持回路３の第３の端は、シフトレジスタ１００のプルアップノードＰＵに接続される。

プルアップノード状態保持回路３は、プルアップノードＰＵの電位が第１の電位であるときに、第３の基準信号端子Ｖｒｅｆ３の信号をプルアップノードＰＵに供給し、プルアップノードＰＵの電位が第２電位であるときに、第４基準信号端Ｖｒｅｆ４の信号をプルアップノードＰＵに提供するように構成される。

一部の実施例において、第１の基準信号端Ｖｒｅｆ１、第３の基準信号端Ｖｒｅｆ３の電位は、第１の電位であり、第４の基準信号端Ｖｒｅｆ４の電位は第２の電位である。

出力回路６の第１の端は、プルアップノードＰＵに接続され、出力回路６の第２の端部は、第１のクロック信号端ＣＬＫに接続され、出力回路６の第３の端は、トランジスタ１００のゲート信号出力端Ｏｕｔｐｕｔに接続される。出力回路６は、プルアップノードＰＵの電位の制御によって、第１のクロック信号端ＣＬＫの第１のクロック信号をゲート信号出力端Ｏｕｔｐｕｔに提供するように構成される。

本開の実施例によって提供される前記シフトレジスタを用いて、プルアップノード状態保持回路を設置したために、プルアップノード状態保持回路を用いてプルアップノードの電位を制御することにより、プルアップノードの電位を時間とともに減衰しないように保持することとができ、シフトレジスタの安定した出力を確保した。

本開示の前記各実施例に説明される第１の電位と第２の電位は、全部高電位又は低電位を指し、具体的な電圧値ではなく、具体的な電圧値はここで限定しなく、トランジスタのオン又はオフを確保することができればよい。例えば、第１の電位がシフトレジスタ１００に用いられるトランジスタのオン電位であるときに、第２の電位は、シフトレジスタ１００に用いられるトランジスタのオフ電位であってもよい。

一部の実施例において、本開示の実施例によって提供される前記シフトレジスタのうち、ノード電位保持サブ回路はプルアップノードの電位を保持することが可能であるので、即ち、プルアップノードがオフ電位（例えば、低電位）であるときに、プルアップノードは低電位を保持し、プルアップノードがオン電位（例えば、高電位）であるときに、プルアップノードは高電位を保持して、プルアップノードの電位が減衰されないように保持することができ、したがって、前記シフトレジスタは、ＴｏｕｃｈｉｎｃｅｌｌタッチスクリーンのＨ－Ｂｌａｎｋモード（つまり、表示時間帯にタッチの時間帯を挿入する）。タッチ時間帯において、シフトレジスタユニットのゲート出力端は出力しなくて、タッチ信号に対するトオントーン信号の影響が回避され、タッチの正常な機能を確保した。また、プルアップノード状態保持回路がプルアップノード電位に対する保持は、タッチが終了した後、シフトレジスタが出力がないか、出力電圧が低すぎる現象がないことを確保して、通常のフォローアップを回復することが可能である。

もちろん、本開示の実施例によって提供される前記シフトレジスタは、ＴｏｕｃｈｉｎｃｅｌｌタッチスクリーンのＨ－Ｂｌａｎｋモード（つまり、二つのフレーム表示時間帯にタッチの時間帯を挿入する）にも適用し、この場合、前のフレームが終わって次のフレームが始まる前までに出力端は最後の段階の電位をそのまま保持し、次のフレームの信号に影響することがない。

もちろん、本開示の実施例によって提供される前記シフトレジスタは、従来のゲート駆動モード（即ち、表示時間帯だけあり、タッチ時間帯がない）にも適用し、ここで特に限定されない。

以下、具体的な実施例を結びつけて、本公開について詳細に説明する。本実施例は、さらによく本公開を解釈するためであり、本開示を制限しないことは説明する必要がある。

図２は、本開示の実施例によって提供されるシフトレジスタの概略的なブロック図を示す。図２に示されたように、シフトレジスタ２００は、第１の入力回路１と、プルアップノード状態保持回路３と、出力回路６を含むことが可能である。ここで、第１の入力回路１と出力回路６は、図１に示された第１の入力回路１と出力回路６と同様であるので、ここでは、いちいち説明しないことにする。

図２に示されたように、プルアップノード状態保持回路３は、制御サブ回路３１と、第１の電位保持回路３２と、電位保持サブ回路３３をさらに含むことが可能である。ここで、制御サブ回路３１の第１の端は、第３の基準信号端Ｖｒｅｆ３に接続され、制御サブ回路の第２の端は、プルアップノードＰＵに接続され、制御サブ回路３１の第３の端は、第４の基準信号端Ｖｒｅｆ４に接続され、制御サブ回路３１の第４の端は、第２の電位保持サブ回路３３の第１の端に接続される。制御サブ回路３１は、プルアップノードの電位の制御によって、制御信号を出力して、第２の電位保持サブ回路のオン・オフを制御するように構成される。

第１の電位保持サブ回路３２の第１の端は、第３の基準信号端Ｖｒｅｆ３に接続され、第１の電位保持サブ回路３２の第２の端は、プルアップノードＰＵ及び第２の電位保持サブ回路３３に接続される。第１の電位保持サブ回路３２は、制御信号に基づいて第３の基準信号をプルアップノードＰＵに入力するように構成される。例えば、第２の電位保持サブ回路３３が制御サブ回路３１が出力した制御信号の制御によってオフされる時、第１の電位保持サブ回路３２は、第３の基準信号をプルアップノードに入力するように構成される。

第２の電位保持サブ回路３３の第１の端は、制御サブ回路３１に接続され、第２の電位保持サブ回路３３の第２の端は、プルアップノードＰＵに接続され、第２の電位保持サブ回路３３の第３の端は、第４の基準信号端Ｖｒｅｆ４に接続される。第２の電位保持サブ回路３３は、制御信号に基づいて第４の基準信号をプルアップノードＰＵに入力するように構成される。例えば、第２の電位保持サブ回路３３が制御サブ回路３１が出力した制御信号の制御によってオンされるときに、第２の電位保持サブ回路３３を通じて、第４の基準信号をプルアップノードＰＵに入力する。

図３は、本開示の実施例に係るシフトレジスタの概略的な回路構成図を示す。以下、すべてのトランジスタは全部Ｎ型トランジスタであることを例に、本開示の原理を実現する。しかし、当業者は、上記トランジスタの一つまたは複数のトランジスタをＰ型トランジスタを採用しても可能であることを理解することが可能である。相応に、ソースとドレインの位置及び相応にゲートがアクセスされたレベルを調整すればよい。例えば、本発明の実施例で使用されたすべてのトランジスタは全部Ｎ型トランジスタである場合、第１の電位はハイレベルであり、第２の電位はロウレベルである。Ｎ型トランジスタをＰ型トランジスタに置き換える場合、第１の電位はロウレベルであり、第２の電位はハイレベルである。具体的な内容は、ここでいちいち説明しないが、本発明の範囲になければならない。

図３に示されたように、一つの実施例において、第１の入力回路１は第１の入力トランジスタＭ１を含むことが可能である。ここで、第１の入力トランジスタＭ１のゲートは、入力信号端Ｉｎｐｕｔに連結され、第１の入力トランジスタＭ１の第１の極は、第１の基準信号端Ｖｒｅｆ１に連結され、第１の入力トランジスタＭ１の第２の極は、プルアップノードＰＵに連結される。入力信号端Ｉｎｐｕｔがハイレベルの入力信号を入力する時、第１の入力トランジスタＭ１は、入力信号の制御によってオンされることができ、第１の基準信号端の信号をプルアップノードＰＵに入力する。第１の基準信号端の信号は、ハイレベルのオン信号であってもよい。

以上は、シフトレジスタのうちの第１の入力回路１の具体的な構成を例に挙げて説明し、第１の入力回路１の具体的な構成は、本開示の実施例によって提供される前記構成に限定されず、当業者に公知の他の構成であってもよく、ここで限定しない。例えば、第１の入力トランジスタＭ１のゲートと第１の入力信号端Ｉｎｐｕｔに接続することが可能である。他の例として、第１の入力トランジスタＭ１のゲートは、第１の基準信号端Ｖｒｅｆ１に連結され、第１の入力トランジスタＭ１の第１の入力信号端Ｉｎｐｕｔに接続される。

一実施例において、制御サブ回路３１は、第１の制御トランジスタＭ１２と第２の制御トランジスタＭ１３とを含むことが可能である。例えば、第１の制御トランジスタＭ１２のゲートは、プルアップノードＰＵに連結されることが可能であり、第１の制御トランジスタＭ１２の第１の極は、第４基準信号端Ｖｒｅｆ４に連結されることが可能であり、第１の制御トランジスタＭ１２の第２の極は、第２の電位保持サブ回路３３と第２の制御トランジスタＭ１２の第２の極に接続されてもよい。第２の制御トランジスタＭ１３のゲートは、第２の制御トランジスタＭ１３の第１の電極に接続され且第３の基準信号端Ｖｒｅｆ３に接続されてもよい。

一実施例において、第１の電位保持サブ回路３２は、第１の電位保持トランジスタＭ１４を含む。第１の電位保持トランジスタＭ１４のゲートは、第１の電位保持トランジスタＭ１４の第１の極に連結されて第３の基準信号端Ｖｒｅｆ３に接続され、第１の電位保持トランジスタＭ１４の第２の極は、プルアップノードＰＵに連結される。

一実施例において、第２の電位保持サブ回路３３は、第２の電位保持トランジスタＭ１１を含むことが可能である。第２の電位保持トランジスタＭ１１のゲートは、第１の制御トランジスタＭ１２の第２の極に接続されることが可能であり、第２の電位保持トランジスタＭ１１の第１の極は、第４の基準信号端Ｖｒｅｆ４に連結されることが可能であり、第２の電位保持トランジスタＭ１１の第２の極は、プルアップノードＰＵに連結されることが可能である。

以上は、シフトレジスタのうちの制御サブ回路３１と、第１の電位保持サブ回路３２と、第２の電位保持サブ回路３３の具体的な構成を例にして説明した。制御サブ回路３１、第１の電位保持サブ回路３２、第２の電位保持サブ回路３３の具体的な構成は、本開示の実施例によって提供される前記構成に限定しなく、当業者に公知の他の構成であってもよく、ここで限定しない。

一部の実施例において、プルアップノードＰＵがオン電位（例えば、高電位）であるときに、第１の制御トランジスタＭ１２は、プルアップノードＰＵの電位の制御によってオンされる。第３の基準信号端の電位が高電位であるため、第２の制御トランジスタＭ１３も第３の基準信号の制御によってオンになる。一部の実施例において、第１のトランジスタＭ１２と第２の制御トランジスタＭ１３のチャネル幅／長さ比を設定することによって、第１の制御トランジスタの比Ｍ１２のチャネル幅／長さ比が第２の制御トランジスタＭ１３より大きくなるように制御することが可能であり、第１の制御トランジスタＭ１２と第２の制御トランジスタＭ１３が共にオンすると、第４の基準信号端Ｖｒｅｆ４の第４の基準信号は、制御信号として第１の制御トランジスタＭ１２を介して第２の電位保持サブ回路３３に出力される。ここで、第４の基準信号の電位は、オフ電位（例えば、低電位）である。したがって、第４の基準信号の制御により、第２の電位保持トランジスタＭ１１がカットオフされる。このとき、第１の電位保持トランジスタＭ１４のゲートは、第３の基準信号Ｖｒｅｆ３に接続されるので、第１の電位保持トランジスタＭ１４が第３の基準信号の制御によってオンされ、第３の基準信号端が入力した第３の基準信号をプルアップノードＰＵに提供されるので、プルアップノードＰＵの電位は、ずっと高電位に保持される。

プルアップノードＰＵの電位が低電位であるときに、第１の制御トランジスタＭ１２は、プルアップノードＰＵの電位の制御によって、カットオフされる。第３の基準信号端Ｖｒｅｆ３の電位が高電位であるため、第２の制御トランジスタＭ１３は、第３の基準信号の制御によってオンになり、第３の基準信号を制御信号として第２の電位保持サブ回路３３出力する。第３の基準信号の制御によって、第２の電位保持トランジスタＭ１１がオンされ、第２の電位保持トランジスタＭ１１と第１の電位保持トランジスタＭ１４のチャネル幅／長さ比に設定することによって、第２の電位保持トランジスタＭ１１のチャネル幅／長さ比は、第１の電位保持トランジスタＭ１４のチャネル幅／長さ比より大きくようになり、第１の電位保持トランジスタＭ１４と第２の電位保持トランジスタＭ１１とが共にオンになると第２の電位保持トランジスタＭ１１を介して第４の基準信号をプルアップノードＰＵに入力し、プルアップノードに対して放電を行うことによって、プルアップノードの電位は、ずっと低電位に保持される。

一部の実施例において、図３に示されたように、出力回路６は、出力トランジスタＭ３と、第１のキャパシタンスＣ１を含むことが可能である。例えば、出力トランジスタＭ３のゲートは、プルアップノードＰＵに連結されることが可能であり、出力トランジスタＭ３の第１の極は、第１のクロック信号端に連結されることが可能であり、出力トランジスタＭ３の第２の極は、シフトレジスタ１００のゲート信号出力端Ｏｕｔｐｕｔに連結されることが可能である。第１のキャパシタンスの第１の端は、プルアップノードＰＵに接続されることが可能であり、第１のキャパシタンスＣ２の第２の端は、シフトレジスタ１００のゲート信号出力端Ｏｕｔｐｕｔに接続されることが可能である。

第１のクロック信号端ＣＬＫがハイレベルの第１のクロック信号を入力する時、出力トランジスタＭ３がプルアップノードＰＵの電位によってオンになるため、出力トランジスタＭ３は、ハイレベルの第１のクロック信号をゲート信号出力端Ｏｕｔｐｕｔに入力することとが可能であり、ゲート信号出力端Ｏｕｔｐｕｔからゲートオン信号を出力する。このとき、第１のキャパシタンスＣ１の存在により、プルアップノードＰＵは、ブートストラップ（ｂｏｏｔｓｔｒａｐ）作用によって、電位がさらに引き上げられる。

以上は、シフトレジスタのうちの出力回路６の具体的な構成を例にして説明しただけである。出力回路の具体的な構成は、本開示の実施例によって提供される前記構成に限定しなく、当業者に公知の他の構成であってもよく、ここで限定しない。

図４は、本開示の実施例に係る他のシフトレジスタの概略的なブロック図を示す。図４に示されたように、シフトレジスタ２００は、第１の入力回路１と、第２の入力回路２と、プルアップノード状態保持回路３と、プルダウン制御回路４と、プルダウン回路５と、出力回路６と、ノイズ放出回路７とを含むことが可能である。ここで、図４に示した第１の入力回路１と、プルアップノード状態保持回路３と、出力回路６とは、図１～３で説明した第１の入力回路１と、プルアップノード状態保持回路３と、出力回路６とを採用することが可能であるので、後でいちいち説明しない。

図４に示されたように、シフトレジスタ２００のうちの第２の入力回路２の第１の端は、リセット信号端Ｒｅｓｅｔに接続され、第２の入力回路２の第２の端は、第２の基準信号端Ｖｒｅｆ２に接続され、第２の入力回路２の第三端は、プルアップノードＰＵに接続される。一部の実施例において、第２の入力回路２は、リセット信号端のリセット信号の制御によって、第２の基準信号端Ｖｒｅｆ２の第２の参考信号をプルアップノードに提供するように構成されることが可能である。ここで、第２の基準信号端Ｖｒｅｆ２が入力した信号電位は、第１の基準信号端Ｖｒｅｆ１が入力した信号の電位と相反する。例えば、第１の基準信号端Ｖｒｅｆ１が高電位の信号が入力する時、第２の基準信号端Ｖｒｅｆ２は、低電位の信号を入力する。第１の基準信号端Ｖｒｅｆ１が低電位の信号を入力する時、第２の基準信号端Ｖｒｅｆ２は、高電位の信号を入力する。

以上、シフトレジスタのうちの入力回路の具体的な構成を例にして説明しただけである。第２の入力回路の具体的な構成は、本開示の実施例によって提供される前記構成に限定しなく、当業者に公知の他の構成であってもよく、ここで限定しない。本開示の実施例によって提供される前記シフトレジスタのうちで第１の入力回路は第２の入力回路と対称的に設計したため、上記シフトレジスタは双方向スキャン機能を実現することとが可能である。

シフトレジスタ２００のうちのプルダウン制御回路４の第１の端は、プルアップノードＰＵに接続されることが可能であり、プルダウン制御回路４の第２の端は、第３の基準信号端ＶＲｅｆ３に接続され、プルダウン制御回路４の第３の端は、第４の基準信号端Ｖｒｅｆ４に接続され、及びプルダウン制御回路４の第４の端は、シフトレジスタ２００のプルダウンノードＰＤに接続される。一部の実施例において、プルダウン制御回路４は、プルアップノードＰＵが前記第１の電位にある時、第４の基準信号端Ｖｒｅｆ４の信号をプルダウンノードＰＤに提供するように構成される。プルアップノードＰＵが第２の電位であるときに、第３の基準信号端Ｖｒｅｆ３の信号をプルダウンノードＰＤに提供する。

本開示の前記実施例で説明される第１の電位と第２の電位は全部高電位又は低電位を指し、具体的な電圧値を指すのではなく、その具体的な電圧値はここで限定しない。トランジスタのオン又はオフを確保することができればよい。例えば、第１の電位はシフトレジスタ２００で使用されるトランジスタのターンオン電位である場合、第２の電位はシフトレジスタ２００で使用されるトランジスタのターンオフ電位である。

シフトレジスタ２００のうちのプルダウン回路５の第１の端は、プルダウンノードＰＤに接続され、プルダウン回路５の第２の端は、プルアップノードＰＵに接続され、プルダウン回路５の第３の端は、シフトレジスタ２００のゲート信号出力端Ｏｕｔｐｕｔに接続され、プルダウン回路５の第４の端は、第４の基準信号端Ｖｒｅｆ４に接続される。一部の実施例において、プルダウン回路５は、プルダウンノードＰＤの電位の制御によって、第４の基準信号端Ｖｒｅｆ４の信号をプルアップノードＰＵとゲート信号出力端Ｏｕｔｐｕｔに提供するように構成される。

シフトレジスタ２００のうちのノイズ放出回路７の第１の端は、ゲート信号出力端Ｏｕｔｐｕｔを接続することが可能であり、ノイズ放出回路７の第２の端は、プルアップノードを接続することが可能であり、ノイズ放出回路の第３の端は、第４の基準信号端を接続することが可能であり、ノイズ放出回路の第４の端は、ノイズ放出回路信号端Ｓ１を接続することが可能である。一部の実施例において、ノイズ放出回路７は、ノイズ放出信号端Ｓ１のノイズ放出回路信号の制御によって、第４の基準信号端Ｖｒｅｆ４の信号をゲート信号出力端ＯｕｔｐｕｔとプルアップノードＰＵに提供するように構成される。

図４に示されたように、一部の実施例において、ノイズ放出回路７は、第１のノイズ放出サブ回路７－１と、第２のノイズ放出サブ回路７－２とを含むことが可能である。

第１のノイズ放出サブ回路７－１の第１の端は、ゲート信号出力端Ｏｕｔｐｕｔに接続されることが可能であり、第１のノイズ放出サブ回路７－１の第２の端は、ノイズ放出信号端Ｓ１に接続されることが可能であり、第１のノイズ放出サブ回路７－１の第３の端は、第４の基準信号端Ｖｒｅｆ４に接続されることが可能である。第１のノイズ放出サブ回路７－１は、ノイズ放出信号端Ｓ１の放出信号の制御によって、第４の基準信号端Ｖｒｅｆ４的信号をゲート信号出力端Ｏｕｔｐｕｔに提供するように構成される。

第２のノイズ放出サブ回路７－２の第１の端は、プルアップノードＰＵに接続されることが可能であり、第２のノイズ放出サブ回路７－２の第２の端は、ノイズ放出信号端Ｓ１に接続されることが可能であり、第２のノイズ放出サブ回路７－２の第３の端は、第４の基準信号端Ｖｒｅｆ４に接続されることが可能である。第２のノイズ放出サブ回路７－２は、ノイズ放出信号端Ｓ１の放出信号の制御によって、第４の基準信号端Ｖｒｅｆ４的信号をプルアップノードＰＵに提供するように構成される。

図５は、本開示に係る他のシフトレジスタの回路構成図を示す。図５に示されたように、シフトレジスタ２００は、第１の入力回路１と、第２の入力回路２と、プルアップノード状態保持回路３と、プルダウン制御回路４と、プルダウン回路５と、出力回路６と、ノイズ放出回路７とを含むことが可能である。ここで、図４に示した第１の入力回路１と、プルアップノード状態保持回路３と、出力回路６とは、図１～３で説明した第１の入力回路１と、プルアップノード状態保持回路３と、出力回路６とを採用することが可能であるので、後でいちいち説明しない。

一部の実施例において、第２の入力回路２は、第２の入力トランジスタＭ２を含むことが可能である。例えば、第２の入力トランジスタＭ２のゲートは、リセット信号端Ｒｅｓｅｔに連結されることが可能であり、第２の入力トランジスタＭ２の第１の極は、第２の基準信号端Ｖｒｅｆ２に連結されることが可能であり、第２の入力トランジスタＭ２的第２の極は、プルアップノードＰＵに連結されることが可能である。

一部の実施例において、プルダウン制御回路４は、第１のプルダウン制御トランジスタＭ６と、第２のプルダウン制御トランジスタＭ７と、第３のプルダウン制御トランジスタＭ８と、第４のプルダウントランジスタＭ９を含むことが可能である。例えば、第１のプルダウン制御トランジスタＭ６の第１の極は、第４の基準信号端Ｖｒｅｆ４に連結されることが可能であり、第１のプルダウン制御トランジスタＭ６の第２の極は、プルダウンノードＰＵに連結されることが可能である。

第２のプルダウン制御トランジスタＭ７のゲートは、プルアップノードＰＵに連結されることが可能であり、第２のプルダウン制御トランジスタＭ７の第１の極は、第４の基準信号端Ｖｒｅｆ４に連結されることが可能であり、第２のプルダウン制御トランジスタＭ７の第２の極は、第４のプルダウン制御トランジスタＭ９の第２の極と、第３のプルダウン制御トランジスタＭ８のゲートに接続されることが可能である。

第３のプルダウン制御トランジスタＭ８のゲートは、第４のプルダウン制御トランジスタＭ９の第２の極と第２のプルダウン制御トランジスタＭ７の第２の極にそれぞれ連結されることが可能であり、第３のプルダウン制御トランジスタＭ８の第１の極は、第３の基準信号端Ｖｒｅｆ３に連結されることが可能であり、第３のプルダウン制御トランジスタＭ８の第２の極は、プルダウンノードＰＤに連結されることが可能である。

第４のプルダウン制御トランジスタＭ９のゲートは、第４のプルダウン制御トランジスタＭ９の第１の極に連結されて第３の基準信号端Ｖｒｅｆ３に接続され、第４のプルダウン制御トランジスタＭ９の第２の極は、第３のプルダウン制御トランジスタＭ８のゲートに接続されることが可能であり、第２のプルダウン制御トランジスタＭ７の第２の極に連結される。

以上は、シフトレジスタのうちの制御回路４の具体的な構成を例にして説明しただけである。プルダウン制御回路４の具体的な構成は、本開示の実施例によって提供される前記構成に限定しなく、当業者に公知の他の構成であってもよく、ここで限定しない。

一部の実施例において、プルダウン回路５は、第１のプルダウントランジスタＭ４と第２のプルダウントランジスタＭ１０とを含むことが可能である。例えば、第１のプルダウントランジスタＭ４のゲートは、プルダウンノードＰＤに連結されることが可能であり、第１のプルダウントランジスタＭ４の第１の極は、第４の基準信号端Ｖｒｅｆ４に連結されることが可能であり、第１のプルダウントランジスタＭ４の第２の極は、ゲート信号出力端Ｏｕｔｐｕｔに連結されることが可能である。

第２のプルダウントランジスタＭ１０のゲートは、プルダウンノードＰＤに接続されることが可能であり、第２のプルダウントランジスタＭ１０の第１極は、第４の基準信号Ｖｒｅｆ４に連結されることが可能であり、第２のプルダウントランジスタＭ１０の第２の極は、プルアップノードＰＵに連結されることが可能である。

以上は、シフトレジスタのうちのプルダウン回路５の具体的な構成を例にして説明しただけである。プルダウン回路５の具体的な構成は、本開示の実施例によって提供される前記構成に限定しなく、当業者に公知の他の構成であってもよく、ここで限定しない。

一部の実施例において、出力ノイズ放出回路７は、第１のノイズ放出トランジスタＭ５を含むことが可能である。例えば、第１のノイズ放出トランジスタＭ５のゲートは、第４の基準信号端Ｖｒｅｆ４に連結されることが可能であり、第１のノイズ放出トランジスタＭ５の第２の極は、ゲート信号出力端Ｏｕｔｐｕｔに連結されることが可能である。

出力ノイズ放出回路７は、第２のノイズ放出トランジスタＭ１５をさらに含むことが可能である。例えば、第２のノイズ放出トランジスタＭ１５のゲートは、ノイズ放出信号端Ｓ１に連結されることが可能であり、第２のノイズ放出トランジスタＭ１５の第１の極は、第４の基準信号端Ｖｒｅｆ４に連結されることが可能であり、第２のノイズ放出トランジスタＭ１５の第２の極は、プルアップノードＰＵに連結されることが可能である。

以上は、シフトレジスタのうちの出力ノイズ放出回路７の具体的な構成を例にして説明しただけである。出力ノイズ放出回路７の具体的な構成は、本開示の実施例によって提供される前記構成に限定しなく、当業者に公知の他の構成であってもよく、ここで限定しない。

一部の実施例において、本開示の実施例によって提供されるシフトレジスタをゲート駆動回路に適用する場合、第１段のシフトレジスタのノイズ放出信号端は、別途の信号端に連結され、即ち、第１段のシフトレジスタのノイズ放出信号端は、Ｄｕｍｍｙ信号端に連結され、第１段の以外のほかの段のシフトレジスタのノイズ放出信号端をフレームスタート信号端に連結することができ、これで第１段のシフトレジスタがフレームスタート信号を受信すると同時に、第１段の以外のほかの段のシフトレジスタも上記フレームスタート信号を受信し、上記信号を介して第１段のシフトレジスタ以外の他の段のシフトレジスタに対してノイズ放出を行う。

一部の実施例において、本開示の実施例によって提供される前記シフトレジスタで、製造プロセスを簡素化するために、通常、トランジスタは全部同じ材質のトランジスタを採用する。したがって、すべてのトランジスタが全部Ｎ型トランジスタ又は全部Ｐ型トランジスタである。一部の実施例において、必要するゲートオン信号の電位が高電位であるときに、すべてのトランジスタは、全部Ｎ型トランジスタである。必要するゲートオン信号の電位が低電位であるときに、すべてのトランジスタは、全部Ｐ型トランジスタである。

さらに、一部の実施例において、Ｎ型トランジスタは、高電位の作用によってオンされ、低電位の作用によってカットオフされる。Ｐ型トランジスタは、高電位作用によってカットオフされ、低電位の作用によってオンされる。

本開示の前記の実施例で言及したトランジスタは、全部金属酸化物半導体電界効果トランジスタ（ＭＯＳ：ＭｅｔＰＵｌＯｘｉｄｅＳＰＤｍｉＰＤｏｎｄｕＰＤｔｏｒ）であることを説明必要がある。具体的な実施例において、このようなトランジスタの第１の極はソースであり、第２の極はドレインであり、又は第１の極はドレインであり、第２の極は第１の極限ソース、第２の極限ドレイン、又は、第１の極端なドレインソースであり、ここでは、具体的に区別しない。

さらに、本開示の実施例によって提供される前記シフトレジスタにおいて、第１の入力回路１と第２の入力回路２は、対称的な設計であるため、機能交換を実現することが可能であり、したがって、本開示の実施例によって提供される前記シフトレジスタ２００は、双方向スキャンを実現することが可能である。順方向スキャンをする時、入力信号端Ｉｎｐｕｔは、入力信号を受信し、リセット信号端Ｒｅｓｅｔは、リセット信号を受信し、第１の入力回路１を入力の機能とし、第２の入力回路２をリセットの機能とする。逆方向スキャンをする時、入力信号端Ｉｎｐｕｔは、リセット信号を受信し、リセット信号端Ｒｅｓｅｔは、入力信号を受信し、第２の入力回路２を入力の機能とし、第１の入力回路２をリセットの機能とする。

一部の実施例において、本開示の実施例によって提供される前述シフトレジスタで、必要なゲートオン信号の電位は高電位であるときに、順方向スキャンをするときに、第１の基準信号端の電位が高電位であり、第３の基準信号端は、高電位であり、第２の基準信号端と第３の基準信号端の電位は、共に低電位である。逆方向スキャンをする時、第２の基準信号端と第３の基準信号端の電位は、高電位であり、第１の基準信号端と第３の基準信号端の電位は低電位である。

一部の実施例において、本開示の実施例によって提供される前述シフトレジスタで、必要なゲートオン信号の電位が低電位であるときに、ここで、順方向スキャンをするときに、第１の基準信号端と第４の基準信号端の電位は高電位であり、第２の基準信号端と第４の基準信号端の電位は、共に高電位であり。逆方向スキャンをする時、第２の基準信号端と第３の基準信号端の電位は、低電位であり、第１の基準信号端と第３の基準信号端の電位は高電位である。

図６は、本開示の実施例によって提供されるゲート駆動回路の概略図を示す。図６に示されたように、ゲート駆動回路６００は、カスケードされた複数の本開示の実施例によって提供される前記いずれのシフトレジスタを含み：ＳＲ（１）、ＳＲ（２）…ＳＲ（ｎ） …ＳＲ（Ｎ－１）、ＳＲ（Ｎ）（合計Ｎのシフトレジスタ、１≦ｎ≦Ｎ）。

第１段のシフトレジスタＳＲ（１）のほかに、その他の各段のシフトレジスタＳＲ（ｎ）の入力信号端Ｏｕｔｐｕｔは、隣接する前段のシフトレジスタＳＲ（ｎ－１）のリセット信号端Ｒｅｓｅｔにそれぞれ連結される。

最後の１段のシフトレジスタＳＲ（Ｎ）のほかに、その他の各段のシフトレジスタＳＲ（ｎ）の入力信号端Ｏｕｔｐｕｔは、隣接する次段のシフトレジスタＳＲ（ｎ＋１）の入力信号端Ｉｎｐｕｔにそれぞれ連結される。

一つの例示例において、第１段のシフトレジスタＳＲ（１）の入力信号端Ｉｎｐｕｔは、フレームスタート信号端ＳＴＶに連結される。

一つの例示例において、本開示の実施例によって提供されるゲート駆動回路６００で、すべてのシフトレジスタの第１の基準信号端Ｖｒｅｆ１は、全部第１の基準信号線Ｖ１に連結され、すべてのシフトレジスタの第２の基準信号端Ｖｒｅｆ２は、全部第１の基準信号線Ｖ２に連結され、すべてのシフトレジスタの第３の基準信号端Ｖｒｅｆ３は、全部第３の基準信号線Ｖ３に連結され、すべてのシフトレジスタの第４の基準信号端Ｖｒｅｆ４は、全部第４の基準信号線Ｖ４に連結される。すべての奇数段のシフトレジスタの第１のクロック信号端ＣＬＫは、全部第１のクロック信号線Ｃ１に連結され、すべての奇数段のシフトレジスタの第２のクロック信号端ＣＬＫＢは、全部第２のクロック信号線Ｃ２に連結される。すべての偶数段のシフトレジスタの第１のクロック信号端ＣＬＫは、全部第２のクロック信号線Ｃ２に連結され、すべての偶数段のシフトレジスタの第２のクロック信号端ＣＬＫＢは、全部第１のクロック信号線Ｃ１に連結され、第１のクロック信号線Ｃ１のクロック信号は第２の信号線Ｃ２のクロック信号の位相と反対になる。

図７は、本開示の実施例によって提供される他のゲート駆動回路の概略図を示す。図７に示されたように、ゲート駆動回路のうちのシフトレジスタがノイズ放出回路を有する時、第１段のシフトレジスタＳＲ（１）のほかに、その他の各段ＳＲ（２）乃至ＳＲ（ｎ）のノイズ放出信号端Ｓ１は、フレームスタート信号端ＳＴＶに連結され、第１段のシフトレジスタＳＲ（１）のノイズ放出信号端Ｓ１は、別途に設置した信号端に連結され、即ち、Ｄｕｍｍｙ信号端に連結される。このように、第１段のシフトレジスタＳＲ（１）がフレームスタート信号を受信するとともに、第１段のシフトレジスタＳＲ（１）のほかのその他の段のシフトレジスタＳＲ（２）乃至ＳＲ（ｎ）も上記フレームスタート信号を受信し、上記信号は、第１段のシフトレジスタＳＲ（１）のほかのその他の段のシフトレジスタＳＲ（２）乃至ＳＲ（ｎ）に対してノイズ放出を行う。

本開示の少なくとも一つの実施例は、前記ゲート駆動回路を含む表示装置を提供し、上記ゲート駆動回路は、表示装置でアレイ基板上の各ゲート線のためにスキャン信号を提供する。上記表示装置は、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲータなどのいずれの表示機能を有する製品又は部品であってもよい。上記表示装置の実施は、上記ゲート駆動回路の実施例を参照することが可能であり、重複される部分に対しては、いちいち説明しないことにする。

本開示の実施例によって提供される前記シフトレジスタ、ゲート駆動回路及び表示装置を用いて、プルアップノード状態保持回路を設置したため、プルアップノード状態保持回路を用いて、タッチ時間帯にある時、プルアップノードの電位を持続して、プルアップノードの電位は、経時的に減衰しないように保持することができ、シフトレジスタの安定した出力を確保した。

図８は、本開示の実施例に係るシフトレジスタの駆動方法のフローチャートを示す。図８に示されたように、駆動方法８００は、以下のステップを含むことが可能である。

ステップＳ８０１において、入力信号を受信し、入力信号に応じてプルアップノードＰＵをオンレベルにプルアップする。

ステップＳ８０２において、プルアップノード電位保持回路を用いてプルアップノードＰＵの電位をオンレベルに保持する。

ステップＳ８０３において、第１のクロック信号を受信し、第１のクロック信号に基づいて、プルアップノードの電位の制御によって、出力端Ｏｕｔｐｕｔにゲートオン信号を出力する。

ステップＳ８０４において、リセット信号を受信し、リセット信号に応じて、プルアップノードＰＵをカットオフレベルにプルダウンする。

ステップＳ８０５において、プルアップノード電位保持回路を用いて、プルアップノードＰＵの電位をカットオフレベルに保持する。

以下では、回路タイミング図をそれぞれ結びつけて、本開示の実施例によって提供される前記シフトレジスタの動作プロセスを、順方向スキャンを例にして説明する。以下の説明では、１は、高電位信号などのトランジスタのオン電位を示し、０は、低電位信号などのトランジスタのオフ電位を示す。

図９は、本開示の実施例に係るシフトレジスタの例示的なタイミング図を示す。図９に示された駆動タイミングは、上述したいずれのシフトレジスタに適用することが可能である。

図５に示されたシフトレジスタを例として、ここで、図５に示されたシフトレジスタのうちトランジスタは、全部Ｎ型トランジスタであり、第１の基準信号端電圧Ｖｒｅｆ１と第３の基準信号端Ｖｒｅｆ３はすべて高電位であり、第２の基準信号端Ｖｒｅｆ２と第４の基準信号端Ｖｒｅｆ４は、すべて低電位である。

Ｔ１ステージでは、Ｉｎｐｕｔ＝１、Ｒｅｓｅｔ＝０、ＣＬＫ＝０。

入力信号端Ｉｎｐｕｔの信号は、ハイレベル信号であり、即ち、前段の出力信号であり、第１の入力トランジスタＭ１がオンされるようにし、第１の基準信号端Ｖｒｅｆ１が送信した第１の基準信号が第１の入力トランジスタＭ１を通じて第１のキャパシタンスＣ１に充電を行って、プルアップノードＰＵの電位を引き上げるようにする。プルアップノードＰＵがハイレベルであるため、第１のプルダウン制御トランジスタＭ６と第２のプルダウン制御トランジスタＭ７がオンされ、第２のプルダウン制御トランジスタＭ７のオンは、第４の基準信号端Ｖｒｅｆ４の第４の基準信号を第３のプルダウン制御トランジスタＭ８のゲートと第４のプルダウン制御トランジスタＭ９の第２の極にそれぞれ提供し、第１のプルダウン制御トランジスタＭ６のオンは、第４の基準信号端Ｖｒｅｆ４の第４の基準信号をプルダウンノードＰＤに提供し、プルダウンノードＰＤの電位を引き下げて、第１のプルダウントランジスタＭ４と第２のプルダウントランジスタＭ１０がカットオフされるようにして、信号出力端Ｏｕｔｐｕｔによって、出力された信号の安定性を確保した。

このとき、プルアップノードＰＵの電位は高電位であり、第１の制御
トランジスタＭ１２がオープンされ、第３の準信号端Ｖｒｅｆ３の電位が高電位であるため、第２の制御トランジスタＭ１３と第１の電位保持トランジスタＭ１４が全部オープンされ、ここで、第１の制御トランジスタＭ１２のチャネルの幅／長さ比は、第２の制御トランジスタＭ１３のチャネルの幅／長さ比より大きく、第１の制御トランジスタＭ１２のソースは、第４の基準信号端Ｖｒｅｆ４に接続され、ここで、第４の基準信号端Ｖｒｅｆ４は、低電位であるため、第２の電位保持トランジスタＭ１１がカットオフされ、第１の電位保持トランジスタＭ１４がオープンされたため、第３の基準信号端Ｖｒｅｆ３が送信した第３の基準信号を不断にプルアップノードＰＵに提供するため、プルアップノードＰＵの電位がずっと高電位にあるように保持して、プルアップノードＰＵがメモリ性ハイレベルを形成するようにする。

Ｔ２ステージでは、Ｉｎｐｕｔ＝０、Ｒｅｓｅｔ＝０、ＣＬＫ＝１。

入力信号端Ｉｎｐｕｔの信号は、ロウレベル信号であり、第１の入力トランジスタＭ１がカットオフされるようにし、プルアップノードＰＵは、続いて、前段の高電位を保持し、出力トランジスタＭ３はオン状態を保持し、この時、第１のクロック信号端ＣＬＫを送信した第１のクロック信号は、ハイレベル信号であり、第１のキャパシタンスＣ１のブートストラップ効果によって、プルアップノードＰＵの電位が引き上げられ、信号出力端Ｏｕｔｐｕｔに第１のクロック信号を出力し、この時、プルアップノードＰＵの電位は、高電位であり、第１のプルダウン制御トランジスタＭ６と第２のプルダウン制御トランジスタＭ７は、相変わらずオン状態にあって、第１のプルダウントランジスタＭ４と第２のプルダウントランジスタＭ１０がカットオフ状態を保持し、信号出力端Ｏｕｔｐｕｔの出力信号の安定性を確保した。

Ｔ３ステージでは、Ｉｎｐｕｔ＝０、Ｒｅｓｅｔ＝１、ＣＬＫ＝０。

リセット信号端Ｒｅｓｅｔの信号は、ハイレベル信号であり、即ち、次段の出力信号であり、第２の入力トランジスタＭ２がオンされるようにし、第２の基準信号端Ｖｒｅｆ２が送信した第２の基準信号をオンされた第２の入力トランジスタＭ２を通じてプルアップノードＰＵに提供して、出力トランジスタＭ３と、第１のプルダウントランジスタＭ４と、第２のプルダウン制御トランジスタＭ７がカットオフ状態にあるようにし、第３の基準信号端Ｖｒｅｆ３が高電位であるため、第３のプルダウン制御トランジスタＭ８と第４のプルダウン制御トランジスタＭ９がオープンされ、プルダウンノードＰＤが高電位にあるようにするため、第１のプルダウントランジスタＭ４と第２のプルダウントランジスタＭ１０がオンされ、第４の基準信号端Ｖｒｅｆ４の信号をプルアップノードＰＵと信号出力端Ｏｕｔｐｕｔに提供し、ここで、この時第４の基準信号端Ｖｒｅｆ４の信号はロウレベル信号である。

プルアップノードＰＵの電位は、低電位であるため、第１の制御トランジスタＭ１２がカットオフされ、第３の基準信号電圧Ｖｒｅｆ３は、高電位であるため、第２の制御トランジスタＭ１３と第１の電位保持トランジスタＭ１４が全部オンされ、ここで、第２の電位保持トランジスタＭ１１のチャネルの幅／長さ比は、第１の電位保持トランジスタＭ１４のチャネルの幅／長さ比より大きい。したがって、第２の電位保持トランジスタＭ１１は、第４の基準信号端Ｖｒｅｆ４の信号をプルアップノードＰＵ提供し、プルアップノードＰＵに対して放電を行いて、プルアップノードＰＵの電位がずっと高電位にあるように保持し、プルアップノードＰＵがメモリ性ハイレベルを形成するようにする。

Ｔ４ステージでは、Ｉｎｐｕｔ＝０、Ｒｅｓｅｔ＝０、ＣＬＫ＝１。

上記ステージは、無出力ステージであり、第１の入力トランジスタＭ１はずっとカットオフ状態にあり、第３の基準信号端Ｖｒｅｆ３の電位が高電位であるため、第３のプルダウン制御トランジスタＭ８と第四プルダウン制御トランジスタＭ９がオンされて、プルダウンノードが高電位を保持するようにし、第１のプルダウントランジスタＭ４と第２のプルダウントランジスタＭ１０がオンされ、プルアップノードＰＵに絶えずノイズ放出を行って、第１のクロック信号端ＣＬＫから生じたノイズ電圧が削除されて、低電圧出力を実現し、信号出力端Ｏｕｔｐｕｔの出力信号の安定性を確保する。

ここで、Ｔ４ステージの後、次のフレーム信号の到着前に、上記シフトレジスタはずっとＴ４ステージを繰り返し、絶えずシフトレジスタのノイズ放出を行う。また、前フレームが終わり且次のフレームが到着する前に、ノイズ放出信号端Ｓ１はハイレベルであり、第１のノイズ放出トランジスタＭ５は、オンされ、信号出力端Ｏｕｔｐｕｔに対して、ノイズ放出を行う。

前記実施例は、従来のＧＯＡモードに適している。もちろんＴｏｕｃｈｉｎｃｅｌｌのＶ－Ｂｌａｎｋのモードにも適している。具体的な応用は、ここで限定しない。

図１０は、本開示の実施例に係るシフトレジスタの他の例示的なタイミング図を示す。

図５に示されたシフトレジスタを例にとると、ここで、図５に示されたシフトレジスタでトランジスタは全部Ｎ型トランジスタであり、第１の基準信号端Ｖｒｅｆ１と第３の基準信号端Ｖｒｅｆ３は、全部高電位であり、第２の基準信号端Ｖｒｅｆ２と第４の基準信号端Ｖｒｅｆ４は、全部低電位であり、対応する入力出力タイミング図は、図１０に示されたようである。

本実施例によって提供されるシフトレジスタは、ＴｏｕｃｈｉｎｃｅｌｌのタッチスクリーンのＨ－Ｂｌａｎｋモード（表示時間帯にタッチ時間帯を挿入する）にも適用可能であり、Ｔ１ステージとＴ２ステージの間にタッチ信号を挿入するのを例として説明する。

Ｔ１ステージの後、タッチ信号がある場合には、この時、プルアップノードＰＵの電位が第２の保持トランジスタＭ１１、第１の制御トランジスタＭ１２、第２の制御トランジスタ１３及び第１の電位保持トランジスタ１４を通じて高電位を保持するので、即ち、プルアップノード状態保持回路３を通じて、プルアップノードＰＵの電位に対して保持を行うので、プルアップノードＰＵ電位の低下を回避して、次段の安定した出力を確保し、この時、第１のクロック信号端ＣＬＫにより送信された第１のクロック信号は、ロウレベル信号であり、シフトレジスタは無出力になるし、シフトレジスタの出力がタッチ信号に対する干渉を回避し、タッチの機能を確保する。同時に、他のラインのプルアップノードＰＵがロウレベルに保持するので、プルアップノード状態保持回路３は、ロウレベル保持を行うので、他のラインの次の作業に影響せず、タッチステージの終了後、Ｔ２ステージの動作が継続される。

プルアップノード状態保持回路３がプルアップノードＰＵの電位に対する保持がない時には、第２の入力トランジスタＭ２と第２のプルダウントランジスタＭ１０が漏電現象が現れる恐れがあるため、プルアップノードＰＵの電位が引き下げられるようにして、タッチステージが終了後、シフトレジスタは無出力又は出力電圧が低すぎる問題がある恐れがあり、具体的なタイミング図は、図１１に示されたようである。

タッチステージは、実施例１の四つのステージのいずれのステージとの間にあってもよい、前記は、Ｔ１ステージとＴ２ステージとの間を一例にして説明しただけあり、他のステージでも同じ動作原理であることは説明する必要があり、ここでは、いちいち説明しない。

前記シフトレジスタがＴｏｕｃｈｉｎｃｅｌｌタッチスクリーンのＨ－Ｂｌａｎｋモードに応用された場合、シフトレジスタの各ステージの動作プロセスは、実施例１での各ステージの動作プロセスと同様であるので、ここではいちいち説明しない。

他に定義されない限り、本明細書で使用するすべての用語（技術用語と科学用語を含む）は、本発明の本公開の当業者によって共同に理解される意味と同じ意味を有する。このような通常の辞書に定義された用語は、それが関連技術の文脈では、その意味と一致する意味を有すると理解されるべきであり、ここでは別に明確に定義していない限り、理想化あるいは極度に形式化された意味で解釈されてはいない。

上記は、本発明の本開示に対する説明であり、本発明に対する限定と解釈されるべきではない。本発明の本公開の若干の実施例について説明したが、当業者は、本発明の本公開の新規性と長所を脱離しない条件で、例示的な実施例について、様々な修正をすることができていることを容易に理解できる。したがって、すべてのこのような修正は、請求の範囲に限定される、本発明の本開示の範囲に属する。上記は本発明の本開示の説明であり、公開された特定の例に限定されないものと理解されるべきであり、公開された実施例及びその他の実施例の修正は、添付された請求項の範囲内に含まれる。本発明の本開示は、特許請求の範囲およびその同等技術方案によって限定される。

1 第１の入力回路
3 プルアップノード状態保持回路
4 プルダウン制御回路
5 プルダウン回路
6 出力回路
7－1 第１のノイズ放出サブ回路
7－2 第２のノイズ放出サブ回路
31 制御サブ回路
32 第１の電位保持サブ回路
33 第２の電位保持サブ回路

Claims

シフトレジスタであって、
入力信号をプルアップノードに入力するように構成される第１の入力回路と、
第１の端は第３の基準信号端に接続され、第２の端は第４基準信号に接続され、第３の端は前記プルアップノードに接続され、前記プルアップノードの電位が第１の電位であるときに、前記第３の基準信号端の第３の基準信号を前記プルアップノードに提供するように構成され、ここで、前記第３の基準信号は、前記プルアップノードの電位を第１の電位に保持するように構成され、前記プルアップノードの電位が第２の電位であるときに、第４の基準信号端の第４の基準信号を前記プルアップノードに提供し、ここで前記第４の基準信号は、前記プルアップノードの電位を第２の電位に保持するように構成されるプルアップノード状態保持回路と、及び
前記プルアップノードの電位の制御によって、ゲート信号出力端からゲートオン信号を出力する出力回路とを含み、
前記プルアップノード状態保持回路は、制御サブ回路と、第１の電位保持サブ回路と、第２の電位保持サブ回路とを含み、
前記制御サブ回路は、第１の制御トランジスタと第２の制御トランジスタとを含み、ここで、
前記第１の制御トランジスタのゲートは、前記プルアップノードに連結され、前記第１の制御トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第１の制御トランジスタの第２の極は、前記第２の電位保持サブ回路と前記第２の制御トランジスタの第２の極に接続され、
前記第２の制御トランジスタのゲートは、前記第２の制御トランジスタの第１の極に連結されて前記第３の基準信号端に接続され、
前記第１の電位保持サブ回路は、第１の電位保持トランジスタを含み、前記第１の電位保持トランジスタのゲートは、前記第１の電位保持トランジスタの第１の極に連結されて前記第３の基準信号端に接続され、前記第１の電位保持トランジスタの第２の極は、前記プルアップノードに連結され、
前記第２の電位保持サブ回路は、第２の電位保持トランジスタを含み、前記第２の電位保持トランジスタのゲートは、前記第１の制御トランジスタの第２の極に接続され、前記第２の電位保持トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第２の電位保持トランジスタの第２の極は、前記プルアップノードに連結されることを特徴とするシフトレジスタ。
前記制御サブ回路の第１の端は、前記第３の基準信号端に接続され、前記制御サブ回路の第２の端は、前記プルアップノードに接続され、前記制御サブ回路の第３の端は、前記第４の基準信号端に接続され、前記制御サブ回路の第４の端は、前記第２の電位保持サブ回路の第１の端に接続され、前記制御サブ回路は、前記プルアップノードの電位の制御によって、制御信号を出力して、前記第２の電位保持サブ回路のオン・オフを制御するように構成され、
前記第１の電位保持サブ回路の第１の端は、前記第３の基準信号端に接続され、前記第１の電位保持サブ回路の第２の端は、プルアップノード及び前記第２の電位保持サブ回路に接続され、前記第２の電位保持サブ回路がオフされるときに、前記第３の基準信号を前記プルアップノードに入力するように構成され、及び
前記第２の電位保持サブ回路の第１の端は、前記制御サブ回路に接続され、前記第２の電位保持サブ回路の第２の端は、前記プルアップノードに接続され、前記第２の電位保持サブ回路の第３の端は、前記第４の基準信号端に接続され、前記第２の電位保持サブ回路は、前記第２の電位保持サブ回路が前記制御信号の制御によってオンされるときに、前記第４の基準信号を前記プルアップノードに入力することを特徴とする
請求項１に記載のシフトレジスタ。
前記第１の制御トランジスタのチャネルの幅／長さ比は、前記第２の制御トランジスタのチャネルの幅／長さ比より大きいことを特徴とする
請求項１に記載のシフトレジスタ。
前記第２の電位保持トランジスタのチャネルの幅／長さ比は、前記第１の電位保持トランジスタのチャネル幅／長さ比より大きいことを特徴とする
請求項１に記載のシフトレジスタ。
前記第１の入力回路は、第１の入力トランジスタを含み、ここで、
前記第１の入力トランジスタのゲートは、入力信号端に連結され、前記第１の入力トランジスタの第１の極は、第１の基準信号端に連結され、前記第１の入力トランジスタの第２の極は、前記プルアップノードに連結されることを特徴とする
請求項１乃至４のいずれか１項に記載のシフトレジスタ。
第１の端はリセット信号端に接続され、第２の端は第２の基準信号端に接続され、第３の端は、前記プルアップノードに接続される第２の入力回路をさらに含み、ここで、
前記第２の入力回路は、前記リセット信号端のリセット信号の制御によって、前記第２の基準信号端の信号をプルアップノードに提供するように構成されることを特徴とする
請求項１乃至４のいずれか１項に記載のシフトレジスタ。
前記第２の入力回路は、第２の入力トランジスタを含み、
前記第２の入力トランジスタのゲートは、前記リセット信号端に連結され、前記第２の入力トランジスタの第１の極は、前記第２の基準信号端に連結され、前記第２の入力トランジスタの第２の極は、前記プルアップノードに連結されることを特徴とする
請求項６に記載のシフトレジスタ。
第１の端は前記プルアップノードに接続され、第２の端は前記第３の基準信号端に接続され、第３の端は前記第４の基準信号端に接続され、及び第４の端は前記シフトレジスタのプルダウンノードに接続されるプルダウン制御回路をさらに含み、ここで、
前記プルダウン制御回路は、前記プルアップノードが前記第１の電位であるときに、前記第４の基準信号端の信号を前記プルダウンノードに提供し、前記プルアップノードが前記第２の電位であるときに、前記第３の基準信号端の信号を前記プルダウンノードに提供するように構成されることを特徴とする
請求項１乃至４のいずれか１項に記載のシフトレジスタ。
前記プルダウン制御回路は、第１のプルダウン制御トランジスタと、第２のプルダウン制御トランジスタと、第３のプルダウン制御トランジスタと、第４のプルダウン制御トランジスタとを含み、ここで、
前記第１のプルダウン制御トランジスタのゲートは、前記プルアップノードに連結され、前記第１のプルダウン制御トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第１のプルダウン制御トランジスタの第２の極は、前記プルダウンノードに連結され、
前記第２のプルダウン制御トランジスタのゲートは、前記プルアップノードに連結され、前記第２のプルダウン制御トランジスタの第１の極は、前記第４の基準信号端に連結され、前記第２のプルダウン制御トランジスタの第２の極は、前記第４のプルダウン制御トランジスタの第２の極と前記第３のプルダウン制御トランジスタのゲートにそれぞれ連結され、
前記第３のプルダウン制御トランジスタのゲートは、前記第４のプルダウン制御トランジスタの第２の極と、前記第２のプルダウン制御トランジスタの第２の極とにそれぞれ連結され、前記第３のプルダウン制御トランジスタの第１の極は、前記第３の基準信号端に連結され、前記第３のプルダウン制御トランジスタの第２の極は、前記プルダウンノードに連結され、
前記第４のプルダウン制御トランジスタのゲートは、前記第４のプルダウン制御トランジスタの第１の極に連結されて前記第３の基準信号端に接続され、前記第４のプルダウン制御トランジスタの第２の極は、前記第３のプルダウン制御トランジスタのゲートと前記第２のプルダウン制御トランジスタの第２の極に接続されることを特徴とする
請求項８に記載のシフトレジスタ。
第１の端は前記シフトレジスタのプルダウンノードに接続され、第２の端は前記プルアップノードに接続され、第３の端は前記ゲート信号出力端に接続され、第４の端は前記第４の基準信号端に接続されるプルダウン回路をさらに含み、
前記プルダウン回路は、前記プルダウンノードの電位の制御によって、前記第４の基準信号端の信号を前記プルアップノードとゲート信号出力端に提供するように構成されることを特徴とする
請求項１乃至４のいずれか１項に記載のシフトレジスタ。
前記プルダウン回路は、第１のプルダウントランジスタと第２のプルダウントランジスタとを含み、ここで、
前記第１のプルダウントランジスタのゲートは、前記プルダウンノードに連結され、前記第１のプルダウントランジスタの第１の極は、前記第４の基準信号端に連結され、前記第１のプルダウントランジスタの第２の極は、前記ゲート信号出力端に連結され、
前記第２のプルダウントランジスタのゲートは、前記プルダウンノードに連結され、前記第２のプルダウントランジスタの第１の極は、前記第４の基準信号端に連結され、前記第２のプルダウントランジスタの第２の極は、前記プルアップノードに連結されることを特徴とする
請求項１０に記載のシフトレジスタ。
前記出力回路は、出力トランジスタと第１のキャパシタンスとを含み、ここで、
前記出力トランジスタのゲートは、前記プルアップノードに連結され、前記出力トランジスタの第１の極は、第１のクロック信号端に連結され、前記出力トランジスタの第２の極は、前記ゲート信号出力端に連結され、及び
前記第１のキャパシタンスの第１の端は、プルアップノードに接続され、前記第１のキャパシタンスの第２の端は、ゲート信号出力端に接続されることを特徴とする
請求項１乃至４のいずれか１項に記載のシフトレジスタ。
第１端は前記ゲート信号出力端を接続し、第２の端は前記プルアップノードを接続し、第３の端は前記第４の基準信号端を接続し、第４の端はノイズ放出信号端を接続するノイズ放出回路をさらに含み、
前記ノイズ放出回路は、前記ノイズ放出信号端のノイズ放出回路信号の制御によって、前記第４の基準信号端の信号を前記ゲート信号出力端と前記プルアップノードに提供するように構成されることを特徴とする
請求項１乃至４のいずれか１項に記載のシフトレジスタ。
カスケードされた請求項１乃至１３のいずれか１項に記載の複数のシフトレジスタを含むゲート駆動回路。
請求項１４に記載のゲート駆動回路を含む表示装置。
請求項１乃至１３のいずれか１項に記載のシフトレジスタの駆動方法であって、
入力信号を受信し、前記入力信号に応じて前記プルアップノードをオンレベルにプルアップすることと、
前記プルアップノード状態保持回路を用いて前記プルアップノードの電位をオンレベルに保持することと、
第１のクロック信号を受信し、前記第１のクロック信号に基づいて、前記プルアップノードの電位の制御によって、前記ゲート信号出力端でゲートオン信号を出力することと、を含むことを特徴とする
前記請求項１乃至１３のいずれか１項に記載のシフトレジスタの駆動方法。
リセット信号を受信し、前記リセット信号に応じて、前記プルアップノードをカットオフレベルにプルダウンすることと、
前記プルアップノード状態保持回路を用いて、前記プルアップノードの電位をカットオフレベルに保持することとを含む
請求項１６に記載のシフトレジスタの駆動方法。