JP2009140608A

JP2009140608A - シフトレジスタおよびそれを備える画像表示装置

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Publication number: JP2009140608A
Application number: JP2008190500A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-11-12
Filing date: 2008-07-24
Publication date: 2009-06-25
Anticipated expiration: 2028-07-24
Also published as: JP5207865B2

Abstract

【課題】信号のシフト方向を切り替えた場合に動作マージンの低下を伴わない双方向シフトレジスタを提供する。
【解決手段】複数段から成るシフトレジスタにおいて、その各段である単位シフトレジスタＳＲ_kは、各々が１段のシフトレジスタとして動作可能なゲート線駆動部４１、順方向シフト部４２、逆方向シフト部４３とから成る。ゲート線駆動部４１は、前段の順方向信号Ｇｎ_k-1および次段の逆方向信号Ｇｒ_k+1に応じて、ゲート線ＧＬ_kへゲート線駆動信号Ｇ_kを出力する。順方向シフト部４２は専ら前段の順方向信号Ｇｎ_k-1に応じて順方向信号Ｇｎ_kを後段へ出力する順方向シフトを行い、逆方向シフト部４３は専ら次段の逆方向信号Ｇｒ_k+1に応じて逆方向信号Ｇｒ_kを前段へ出力する逆方向シフトを行う。
【選択図】図７

Description

本発明は、例えば画像表示装置の走査線駆動回路などに使用される同一導電型の電界効果トランジスタのみにより構成されるシフトレジスタ回路に関するものであり、特に、信号をシフトさせる向きを反転可能な双方向シフトレジスタに関するものである。

液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。

ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている。電界効果トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などが用いられる。

ゲート線駆動回路は複数の段（ステージ）から成るシフトレジスタ（多段のシフトレジスタ）により構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、多段のシフトレジスタの各段を構成する個々のシフトレジスタ回路を「単位シフトレジスタ」と称する。

液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。

例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。

このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向（走査方向）を切り換えることが挙げられる。そのため、信号のシフト方向を切り替え可能なシフトレジスタが提案されている（例えば、下記の特許文献１）。以下、信号のシフト方向を切り替え可能なシフトレジスタを「双方向シフトレジスタ」と、その各段を「双方向単位シフトレジスタ」とそれぞれ称することもある。

特許文献１の図７には、Ｎチャネル型の電界効果トランジスタのみにより構成された双方向単位シフトレジスタが開示されている。当該単位シフトレジスタにおいて、その出力端子には、当該出力端子にクロック信号（φ１）を供給するための第１トランジスタ（ＭＮ２）が接続されると共に、当該出力端子を放電するための第２および第３トランジスタ（ＭＮ４，ＭＮ７）が接続される。第２トランジスタ（ＭＮ４）は後段（ｎ＋１）の出力信号により駆動され、第３トランジスタ（ＭＮ７）は前段（ｎ−１）の出力信号により駆動される。

第１トランジスタ（ＭＮ２）は、そのゲートノード（Ｇ）（以下「ノードＧ」）に接続する第４および第５トランジスタ（ＭＮ１，ＭＮ３）によって駆動される。第４トランジスタ（ＭＮ１）は、前段（ｎ−１）の出力信号により駆動され、所定の第１電圧信号（Ｖｂ）をノードＧへ供給する。第５トランジスタ（ＭＮ３）は、後段（ｎ＋１）の出力信号に駆動され、所定の第２電圧信号（Ｖｈ）をノードＧへ供給する。

上記第１および第２電圧信号（Ｖｂ，Ｖｈ）は、その一方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき他方がＬ（Low）レベルになる互いに相補な信号である。双方向単位シフトレジスタにおける信号のシフト方向は、それらのレベルによって決定される。

例えば第１電圧信号（Ｖｂ）がＨレベル、第２電圧信号（Ｖｈ）がＬレベルの場合、前段（ｎ−１）の出力信号がＨレベルになって第４トランジスタ（ＭＮ１）がオンしたときに、ノードＧがＨレベルになり、第１トランジスタ（ＭＮ２）がオンの状態になる。よってその次にクロック信号（φ１）がＨレベルになるタイミングで出力信号が出力される。つまり、第１電圧信号がＨレベル、第２電圧信号がＬレベルの場合には、当該単位シフトレジスタは自己の前段（ｎ−１）に続いて信号を出力するように動作する（この動作を「順方向シフト」と称す）。

逆に、第１電圧信号（Ｖｂ）がＬレベル、第２電圧信号（Ｖｈ）がＨレベルの場合、後段（ｎ＋１）の出力信号がＨレベルになって第５トランジスタ（ＭＮ３）がオンしたときに、ノードＧがＨレベルになり、第１トランジスタ（ＭＮ２）がオンの状態になる。よってその次にクロック信号（φ１）がＨレベルになるタイミングで出力信号が出力される。つまり、第１電圧信号がＬレベル、第２電圧信号がＨレベルの場合には、当該単位シフトレジスタは自己の後段（ｎ＋１）に続いて信号を出力するように動作する（この動作を「逆方向シフト」と称す）。

このように、従来の双方向単位シフトレジスタ（特許文献１の図７）では、第４および第５トランジスタ（ＭＮ１，ＭＮ３）を通して第１トランジスタ（ＭＮ２）のゲート（ノードＧ）に供給される第１および第２電圧信号（Ｖｂ，Ｖｈ）のレベルを切り替えることによって、信号のシフト方向が切り替わるようになっている。

特表平１１−５０２３５５号公報

ゲート線駆動回路のシフトレジスタを非晶質シリコンＴＦＴ（ａ−ＳｉＴＦＴ）で構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や大画面ディスプレイ装置などに広く採用されている。しかしその反面、ａ−ＳｉＴＦＴはゲート電極が継続的に正バイアスされた場合に、そのしきい値電圧が正側にシフトして駆動能力（電流を流す能力）が小さくなる傾向がある。また、このしきい値電圧シフトは、ａ−ＳｉＴＦＴのみならず有機ＴＦＴにおいても同様に生じることが分かっている。

特許文献１の図７の単位シフトレジスタが順方向シフトを行う場合、第１電圧信号（Ｖｂ）がＨレベル、第２電圧信号（Ｖｈ）がＬレベルであるので、第４トランジスタ（ＭＮ１）はノードＧを充電する働きをし、第５トランジスタ（ＭＮ３）はノードＧを放電する働きをする。反対に、順方向シフトを行う場合には、第１電圧信号（Ｖｂ）がＬレベル、第２電圧信号（Ｖｈ）がＨレベルであるので、第５トランジスタ（ＭＮ３）がノードＧを充電する働きをし、第４トランジスタ（ＭＮ１）がノードＧを放電する働きをする。

当該単位シフトレジスタが、画像表示装置のゲート線駆動回路に使用される場合、その各段の出力信号は、映像信号の１フレーム期間に１回ずつＨレベルになる。例えば順方向シフト（順方向走査）時には、各段の第５トランジスタ（ＭＮ３）は１フレーム期間に１回、後段（ｎ＋１）の出力信号がＨレベルになる期間（活性期間）にオンして、ノードＧの電荷を放電する。各段の活性期間は、それぞれ非常に短いものではあるが（１フレーム期間の１０００分の１〜３程度）、その期間は次段の第５トランジスタ（ＭＮ３）のゲート・ソース間が正バイアスされ、そのしきい値電圧が僅かに正側にシフトする。それが長期間繰り返されると、しきい値電圧の僅かなシフトが累積され、最終的には数ボルト程度のシフトとなり得る。

なお、順方向シフト時の第４トランジスタ（ＭＮ１）は、ノードＧの充電をソースフォロワ動作で行うため、そのゲート・ソース間電圧はしきい値電圧程度にしかならず、しきい値電圧シフトは生じない。

第５トランジスタ（ＭＮ３）が放電動作を行っている間は、そのしきい値電圧のシフトは当該放電動作に影響しない。しかし、その後にゲート線駆動回路の動作が逆方向シフト（逆方向走査）に切り換わった場合には以下の問題を生じさせる。

逆方向シフト時の第５トランジスタ（ＭＮ３）は、順方向シフト時の第４トランジスタ（ＭＮ１）と同様に、ソースフォロワ動作でノードＧの充電を行う。よって充電後のノードＧの電位は、第５トランジスタ（ＭＮ３）のゲート電圧からそのしきい値電圧分だけ降下した値になる。そのため、先の順方向シフト時に第５トランジスタ（ＭＮ３）のしきい値電圧に正側へのシフトが生じていると、そのシフト分だけ充電後のノードＧの電位が低くなる。その結果、単位シフトレジスタの動作マージンが低下して誤動作が発生しやすくなる問題が生じる。

本発明は以上のような課題を解決するために成されたものであり、信号のシフト方向を切り替えた場合に動作マージンの低下を伴わない双方向シフトレジスタを提供することを目的とする。

本発明に係るシフトレジスタは、複数段から成るシフトレジスタであって、前記複数段の各段は、各々が１段のシフトレジスタとして動作可能な第１〜第３要素シフトレジスタと、第１〜第３要素シフトレジスタそれぞれの出力信号である第１〜第３出力信号を出力するための第１〜第３出力端子と、前段の前記第２出力信号が入力される第１入力端子および後段の前記第３出力信号が入力される第２入力端子とを備え、前記第１要素シフトレジスタは、前記第１入力端子に入力される前段の第２出力信号および前記第２入力端子に入力される後段の前記第３出力信号の両方に応じて、前記第１出力端子から出力する前記第１出力信号を活性化させ、前記第２要素シフトレジスタは、専ら前記第１入力端子に入力される前段の前記第２出力信号に応じて、前記第２出力端子から出力する前記第２出力信号を活性化させ、前記第３要素シフトレジスタは、専ら前記第２入力端子に入力される後段の前記第３出力信号に応じて、前記第３出力端子から出力する前記第３出力信号を活性化させるものである。

本発明によれば、複数段のシフトレジスタの各段において、順方向シフト時においても、逆方向シフト時においても、しきい値電圧の正側へのシフトが生じない第２、第４、第７および第１０トランジスタが、第１〜第３ノードの充電に使用されることになる。従って信号のシフト方向を切り替えた場合においても、トランジスタのしきい値電圧シフトに起因して充電後の第１〜第３ノードレベルが低下することが防止される。その結果、トランジスタ第１、第６および第９トランジスタの駆動能力の低下が抑えられる。また単位シフトレジスタＳＲの動作マージンの低下を防ぎ、誤動作の発生を防止することができる。

以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。

液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係る双方向シフトレジスタはゲート線駆動回路３０に搭載される。

液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ₁，ＧＬ₂，…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ₁，ＤＬ₂，…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ₁およびデータ線ＤＬ₁，ＤＬ₂が代表的に示されている。

各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。

ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。本実施の形態では、ゲート線駆動回路３０は双方向シフトレジスタにより構成されており、ゲート線ＧＬを活性化させる順番の向きを切り替えることができる。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。

ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２⁶＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。

また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。

表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。

シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。

データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。

階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。

デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ₁，Ｎｄ₂，…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。

その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ₁，ＤＬ₂に対応するデコード出力ノードＮｄ₁，Ｎｄ₂が代表的に示されている。

アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ₁，Ｎｄ₂，…に出力された各表示電圧に対応したアナログ電圧を、それぞれデータ線ＤＬ₁，ＤＬ₂，…に出力する。

ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ₁，ＧＬ₂，…をこの順あるいはその逆順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。

なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成例を示したが、ゲート線駆動回路３０と液晶アレイ部２０とを一体的に形成し、ソースドライバ４０については液晶アレイ部２０の外部回路として設ける、あるいはゲート線駆動回路３０、およびソースドライバ４０については液晶アレイ部２０の外部回路として設けることも可能である。

本実施の形態に係るゲート線駆動回路３０の全体的な構成・動作およびその制御信号について説明する。図２は、本実施の形態に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、複数段の双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ₁，ＳＲ₂，…，ＳＲ_nから成っている（以下、縦続接続するシフトレジスタＳＲ₁，ＳＲ₂，…，ＳＲ_nを「単位シフトレジスタＳＲ」と総称することもある）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬ毎に１つずつ設けられる。

図２に示すクロック信号発生器３１は、クロック信号ＣＬＫ，／ＣＬＫ，ＣＬＫｎ，／ＣＬＫｎ，ＣＬＫｒ，／ＣＬＫｒをゲート線駆動回路３０の各単位シフトレジスタＳＲに供給するものである。クロック信号ＣＬＫ，／ＣＬＫは、互いに相補な（Ｈレベルになる期間（活性期間）が重ならない）信号であり、表示装置の走査周期に同期したタイミングで活性化されるように制御されている。

クロック信号ＣＬＫｎ，／ＣＬＫｎは、ゲート線駆動回路３０が図３のように前段から後段への向き（単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，…の順（この向きを「順方向」と定義する））に信号をシフトする場合に、それぞれクロック信号ＣＬＫ，／ＣＬＫと同じタイミングで活性化される。また図４のように、後段から前段への向き（単位シフトレジスタＳＲ_n，ＳＲ_n-1，ＳＲ_n-2，…の順（この向きを「逆方向」と定義する））に信号をシフトさせる場合には、非活性状態（Ｌレベルに固定）になる。

一方、クロック信号ＣＬＫｒ，／ＣＬＫｒは、ゲート線駆動回路３０が図３のように順方向シフトを行う場合に非活性状態（Ｌレベルに固定）になり、図４のように逆方向シフトを行う場合には、それぞれクロック信号ＣＬＫ，／ＣＬＫと同じタイミングで活性化される。

このようにクロック信号ＣＬＫｎ，／ＣＬＫｎは、順方向シフト時のみに活性化し、クロック信号ＣＬＫｒ，／ＣＬＫｒは、逆方向シフト時のみに活性化する。以下では、クロック信号ＣＬＫｎ，／ＣＬＫｎを「順方向クロック」称し、クロック信号ＣＬＫｒ，／ＣＬＫｒを「逆方向クロック」と称する。

図５（ａ），（ｂ）に、クロック信号発生器３１の構成例を示す。同図は、互いに相補な基本クロック信号ＣＬＫ０，／ＣＬＫ０を用いて、上記のクロック信号ＣＬＫ，／ＣＬＫ、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒを生成する回路を示している。

同図の如く、クロック信号ＣＬＫ，／ＣＬＫ、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒは、クロック信号発生器３１の端子ＣＯＵＴ１〜ＣＯＵＴ６からそれぞれ出力されるものとする。また同図の第１電源端子Ｓ１には、Ｌレベルの電位（低電位側電源電位ＶＳＳ）が供給されている。

スイッチＳＷ１は、クロック信号ＣＬＫの位相を切り換える役割をしており、端子ＣＯＵＴ１に基本クロック信号ＣＬＫ０，／ＣＬＫ０のいずれかを選択的に供給する。スイッチＳＷ２は、クロック信号／ＣＬＫの位相を切り換えるものであり、端子ＣＯＵＴ２に、基本クロック信号ＣＬＫ０，／ＣＬＫ０のうち端子ＣＯＵＴ１とは逆相のものを供給する。

スイッチＳＷ３は、順方向クロックＣＬＫｎの状態を切り替えるものであり、端子ＣＯＵＴ３の接続先を端子ＣＯＵＴ１または第１電源端子Ｓ１にする。スイッチＳＷ４は、順方向クロック／ＣＬＫｎの状態を切り替えるものであり、端子ＣＯＵＴ４の接続先を端子ＣＯＵＴ２または第１電源端子Ｓ１にする。スイッチＳＷ５は、逆方向クロックＣＬＫｒの状態を切り替えるものであり、端子ＣＯＵＴ５の接続先を端子ＣＯＵＴ１または第１電源端子Ｓ１にする。スイッチＳＷ６は、逆方向クロック／ＣＬＫｒの状態を切り替えるものであり、端子ＣＯＵＴ６の接続先を端子ＣＯＵＴ２または第１電源端子Ｓ１にする。

図５（ａ）は順方向シフト時の状態を示している。スイッチＳＷ１は、端子ＣＯＵＴ１に、クロック信号ＣＬＫとして基本クロック信号ＣＬＫ０を供給し、スイッチＳＷ２は、端子ＣＯＵＴ２に、クロック信号／ＣＬＫとして基本クロック信号／ＣＬＫ０を供給する。スイッチＳＷ３は、端子ＣＯＵＴ３を端子ＣＯＵＴ１に接続して、当該端子ＣＯＵＴ３に順方向クロックＣＬＫｎとしてクロック信号ＣＬＫを供給する。スイッチＳＷ４は、端子ＣＯＵＴ４を端子ＣＯＵＴ２に接続させ、当該端子ＣＯＵＴ４に順方向クロック／ＣＬＫｎとしてクロック信号／ＣＬＫを供給する。またスイッチＳＷ５，ＳＷ６は、端子ＣＯＵＴ５，ＣＯＵＴ６を第１電源端子Ｓ１に接続させ、逆方向クロックＣＬＫｒ，／ＣＬＫｒをＬレベルに固定する。

図５（ｂ）は逆方向シフト時の状態を示している。スイッチＳＷ１は、端子ＣＯＵＴ１に、クロック信号ＣＬＫとして基本クロック信号／ＣＬＫ０を供給し、スイッチＳＷ２は、端子ＣＯＵＴ２に、クロック信号／ＣＬＫとして基本クロック信号ＣＬＫ０を供給する。これにより、クロック信号ＣＬＫ，／ＣＬＫの位相が入れ代わる。スイッチＳＷ３，ＳＷ４は、端子ＣＯＵＴ３，ＣＯＵＴ４を第１電源端子Ｓ１に接続させ、順方向クロックＣＬＫｎ，／ＣＬＫｎをＬレベルに固定する。そしてスイッチＳＷ５は、端子ＣＯＵＴ５を端子ＣＯＵＴ１に接続して、当該端子ＣＯＵＴ５に逆方向クロックＣＬＫｒとしてクロック信号ＣＬＫを供給する。スイッチＳＷ６は、端子ＣＯＵＴ６を端子ＣＯＵＴ２に接続させ、当該端子ＣＯＵＴ６に逆方向クロック／ＣＬＫｒとしてクロック信号／ＣＬＫを供給する。

クロック信号発生器３１が、図５（ａ），（ｂ）のように動作することにより、クロック信号ＣＬＫ，／ＣＬＫ、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒのそれぞれが、図３、図４に示したように、信号のシフト方向に応じた挙動となる。

また図５（ａ），（ｂ）のような回路を用いれば、クロック信号発生器３１は、２つの基本クロック信号ＣＬＫ０，／ＣＬＫ０のみを用いて、クロック信号ＣＬＫ，／ＣＬＫ、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒという６つの信号を生成することができるため、コストの低減を図ることができる。もちろん、クロック信号発生器３１が、それら６つの信号をそれぞれ独立に生成するものであっても、ゲート線駆動回路３０の動作には問題はない。

図２に示すスタート／エンド信号発生器３２は、ゲート線駆動回路３０に信号のシフト動作を開始させるスタート信号、およびそれを終了させるエンド信号ＥＤを、ゲート線駆動回路３０の最前段（単位シフトレジスタＳＲ₁）あるいは最後段（単位シフトレジスタＳＲ_n）に供給するものである。スタート信号は映像信号のフレーム周期の先頭に対応したタイミングで活性化され、エンド信号は同フレーム期間の末尾に同期したタイミングで活性化される。

スタート／エンド信号発生器３２は、２つのスタート信号ＳＴｎ，ＳＴｒ、および２つのエンド信号ＥＤｎ，ＥＤｒを出力する。順方向シフト時には、それらのうちスタート信号ＳＴｎおよびエンド信号ＥＤｎが活性化され、スタート信号ＳＴｒおよびエンド信号ＥＤｒは非活性状態（Ｌレベルに固定）になる（図３参照）。逆方向シフト時には、スタート信号ＳＴｒおよびエンド信号ＥＤｒが活性化され、スタート信号ＳＴｎおよびエンド信号ＥＤｎは非活性状態になる（図４参照）。以下、スタート信号ＳＴｎを「順方向スタート信号」、エンド信号ＥＤｎを「順方向エンド信号」と称し、スタート信号ＳＴｒを「逆方向スタート信号」、エンド信号ＥＤｒを「逆方向エンド信号」と称する。

図６（ａ），（ｂ）にスタート／エンド信号発生器３２の構成例を示す。同図は、基本となる通常のスタート信号ＳＴおよびエンド信号ＥＤ（各フレーム期間の先頭および末尾にそれぞれ対応するもの）を用いて、上記の順方向スタート信号ＳＴｎ、順方向エンド信号ＥＤｎ、逆方向スタート信号ＳＴｒおよび逆方向エンド信号ＥＤｒを生成する回路を示している。

同図の如く、順方向スタート信号ＳＴｎ、順方向エンド信号ＥＤｎ、逆方向スタート信号ＳＴｒおよび逆方向エンド信号ＥＤｒは、それぞれスタート／エンド信号発生器３２の端子ＳＯＵＴ１，ＥＯＵＴ１，ＳＯＵＴ２，ＥＯＵＴ２から出力されるものとする。同図においても第１電源端子Ｓ１には、Ｌレベルの電位（低電位側電源電位ＶＳＳ）が供給されている。

スイッチＳＷ７は、順方向スタート信号ＳＴｎの状態を切り替えるものであり、端子ＳＯＵＴ１の接続先をスタート信号ＳＴまたは第１電源端子Ｓ１にする。スイッチＳＷ８は、順方向エンド信号ＥＤｎの状態を切り替えるものであり、端子ＥＯＵＴ１の接続先をエンド信号ＥＤまたは第１電源端子Ｓ１にする。スイッチＳＷ９は、逆方向スタート信号ＳＴｒの状態を切り替えるものであり、端子ＳＯＵＴ２の接続先をスタート信号ＳＴまたは第１電源端子Ｓ１にする。スイッチＳＷ１０は、逆方向エンド信号ＥＤｒの状態を切り替えるものであり、端子ＥＯＵＴ２の接続先をエンド信号ＥＤまたは第１電源端子Ｓ１にする。

図６（ａ）は順方向シフト時の状態を示している。スイッチＳＷ７は、端子ＳＯＵＴ１に順方向スタート信号ＳＴｎとしてスタート信号ＳＴを供給する。スイッチＳＷ８は、端子ＥＯＵＴ１に順方向エンド信号ＥＤｎとしてエンド信号ＥＤを供給する。またスイッチＳＷ９，ＳＷ１０は、端子ＳＯＵＴ２，ＥＯＵＴ２を第１電源端子Ｓ１に接続させ、逆方向スタート信号ＳＴｒおよび逆方向エンド信号ＥＤｒをＬレベルに固定する。

図６（ｂ）は逆方向シフト時の状態を示している。スイッチＳＷ７，ＳＷ８は、端子ＳＯＵＴ１，ＥＯＵＴ１を第１電源端子Ｓ１に接続させ、順方向スタート信号ＳＴｎおよび順方向エンド信号ＥＤｎをＬレベルに固定する。スイッチＳＷ９は、端子ＳＯＵＴ２に逆方向スタート信号ＳＴｒとしてスタート信号ＳＴを供給する。スイッチＳＷ１０は、端子ＥＯＵＴ２に逆方向エンド信号ＥＤｒとしてエンド信号ＥＤを供給する。

スタート／エンド信号発生器３２が、図６（ａ），（ｂ）のように動作することにより、順方向スタート信号ＳＴｎ、順方向エンド信号ＥＤｎ、逆方向スタート信号ＳＴｒおよび逆方向エンド信号ＥＤｒのそれぞれが、図３，図４に示したように、信号のシフト方向に応じた挙動となる。

また図６（ａ），（ｂ）のような回路を用いれば、スタート／エンド信号発生器３２は、通常のスタート信号ＳＴおよびエンド信号ＥＤのみを用いて、順方向スタート信号ＳＴｎ、順方向エンド信号ＥＤｎ、逆方向スタート信号ＳＴｒおよび逆方向エンド信号ＥＤｒという４つの信号を生成することができるため、コストの低減を図ることができる。もちろん、スタート／エンド信号発生器３２が、それら４つの信号をそれぞれ独立に生成するものであっても、ゲート線駆動回路３０の動作には問題はない。

なお、図５のクロック信号発生器３１および図６のスタート／エンド信号発生器３２が備えるスイッチＳＷ１〜ＳＷ１０の切り換えは、プログラムあるいは配線の接続変更により、信号のシフト方向に応じて行われる。配線の接続変更による切り換えは、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる切り換えは、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。

再び図２を参照する。各双方向単位シフトレジスタＳＲは、２つの入力端子（順方向入力端子ＩＮｎ（第１入力端子）および逆方向入力端子ＩＮｒ（第２入力端子））と、３つの出力端子（出力端子ＯＵＴ（第１出力端子）、順方向出力端子ＯＵＴｎ（第２出力端子）および逆方向出力端子ＯＵＴｒ（第３出力端子））と、２つのリセット端子（順方向リセット端子ＲＳＴｎ（第１リセット端子）および逆方向リセット端子ＲＳＴｒ（第２リセット端子））と、４つのクロック端子（第１および第２クロック端子ＣＫ１，ＣＫ２、第１順方向クロック端子ＣＫ１ｎ並びに第１逆方向クロック端子ＣＫ１ｒ）とを備える。各端子の機能については後述することとし、ここでは各単位シフトレジスタＳＲにおける接続関係を説明する。

各単位シフトレジスタＳＲにおいて、第１および第２クロック端子ＣＫ１，ＣＫ２には、互いに位相が異なるクロック信号がそれぞれ入力される。本実施の形態では図２の如く、第１および第２クロック端子ＣＫ１，ＣＫ２には、クロック信号発生器３１からのクロック信号ＣＬＫ、／ＣＬＫのいずれかが供給される。図２の例では、奇数段（単位シフトレジスタＳＲ₁，ＳＲ₃，…，ＳＲ_n-1）では、第１クロック端子ＣＫ１にクロック信号ＣＬＫが、第２クロック端子ＣＫ２にクロック信号／ＣＬＫがそれぞれ入力される。また偶数段（単位シフトレジスタＳＲ₂，ＳＲ４，…，ＳＲ_n）では、第１クロック端子ＣＫ１にクロック信号／ＣＬＫが、第２クロック端子ＣＫ２にクロック信号ＣＬＫがそれぞれ入力される。

一方、各単位シフトレジスタＳＲの第１順方向クロック端子ＣＫ１ｎには、順方向クロックＣＬＫｎ，／ＣＬＫｎのいずれかが入力される。図２の例では、奇数段に順方向クロックＣＬＫｎが、偶数段に順方向クロック／ＣＬＫｎがそれぞれ入力される。また各単位シフトレジスタＳＲの第１逆方向クロック端子ＣＫ１ｒには、逆方向クロックＣＬＫｒ，／ＣＬＫｒの何れかが入力される。図２の例では、奇数段に逆方向クロックＣＬＫｒが、偶数段に逆方向クロック／ＣＬＫｒがそれぞれ入力される。

また、各単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴから出力される信号Ｇは、ゲート線ＧＬを活性化するための垂直（水平）走査パルスとなる。

各単位シフトレジスタＳＲの順方向出力端子ＯＵＴｎは、自己の次段の順方向入力端子ＩＮｎ並びに自己の前段の順方向リセット端子ＲＳＴｎに接続される。また、逆方向出力端子ＯＵＴｒは、自己の前段の逆方向入力端子ＩＮｒ並びに自己の次段の逆方向リセット端子ＲＳＴｒに接続される。言い換えれば、各単位シフトレジスタＳＲの順方向入力端子ＩＮｎは自己の前段の順方向出力端子ＯＵＴｎに、順方向リセット端子ＲＳＴｎは自己の後段の順方向出力端子ＯＵＴｎに、逆方向入力端子ＩＮｒは自己の後段の逆方向出力端子ＯＵＴｒに、逆方向リセット端子ＲＳＴｒは自己の前段の逆方向出力端子ＯＵＴｒにそれぞれ接続される。

但し、最前段である単位シフトレジスタＳＲ₁においては、順方向入力端子ＩＮｎに順方向スタート信号ＳＴｎが入力され、逆方向リセット端子ＲＳＴｒに逆方向エンド信号ＥＤｒが入力される。また、最後段である単位シフトレジスタＳＲ_nにおいては、逆方向入力端子ＩＮｒに逆方向スタート信号ＳＴｒが入力され、順方向リセット端子ＲＳＴｎに順方向エンド信号ＥＤｎが入力される。

本実施の形態では、各単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであり、ここでは全てＮ型のａ−ＳｉＴＦＴであるものとする。Ｎ型ＴＦＴは、ゲートがＨレベルになると活性（オン）状態となり、Ｌレベルで非活性（オフ）状態となる。但し、単位シフトレジスタはＰ型トランジスタで構成することも可能であり、Ｐ型トランジスタの場合はゲートがＬレベルになると活性（オン）状態となり、Ｈレベルで非活性（オフ）状態となる。また本発明はａ−ＳｉＴＦＴで構成されたシフトレジスタだけでなく、例えば有機ＴＦＴで構成されたものに対しても適用可能である。

図７〜図９は、本実施の形態に係る単位シフトレジスタＳＲの回路図である。図７はゲート線駆動回路３０の中間段（単位シフトレジスタＳＲ₂〜ＳＲ_n-1）に属する第ｋ段目の単位シフトレジスタＳＲ_kを、図８は最前段である単位シフトレジスタＳＲ₁を、図９は最後段である単位シフトレジスタＳＲ_nをそれぞれ示している。最前段、中間段、最後段とで入力される信号が若干異なるものの、基本的に単位シフトレジスタＳＲ₁〜ＳＲ_nの回路構成は全て同じである。

なお、図７に示す単位シフトレジスタＳＲ_kでは、第１クロック端子ＣＫ１にクロック信号ＣＬＫが、第２クロック端子ＣＫ２にクロック信号／ＣＬＫが、第１順方向クロック端子ＣＫ１ｎに順方向クロックＣＬＫｎが、第１逆方向クロック端子ＣＫ１ｒに逆方向クロックＣＬＫｒがそれぞれ入力されている。つまり図７の単位シフトレジスタＳＲ_kは奇数段である（図２参照）。先に述べたように、偶数段では、第１クロック端子ＣＫ１にクロック信号／ＣＬＫが、第２クロック端子ＣＫ２にクロック信号ＣＬＫが、第１順方向クロック端子ＣＫ１ｎに順方向クロック／ＣＬＫｎが、第１逆方向クロック端子ＣＫ１ｒに逆方向クロック／ＣＬＫｒがそれぞれ入力される。回路構成は偶数段も奇数段も同じなので、偶数段の回路の図示は省略する。

単位シフトレジスタＳＲ₁〜ＳＲ_nは全て同じ構成であるので、ここでは代表的に図７の単位シフトレジスタＳＲ_kを参照してその構成を説明する。図７のように、単位シフトレジスタＳＲ_kは、図２に示した各端子の他に、低電位電源電位ＶＳＳが供給される第１電源端子Ｓ１を有している（図５，図６の第１電源端子Ｓ１と共通でよい）。以下の説明では、低電位電源電位ＶＳＳを回路の基準電位（＝０Ｖ）とするが、実際の画像表示装置の基準電位は、画素に書き込まれる表示信号の電圧を基準にして設定され、例えば−１２Ｖなどと設定される。その場合、クロック信号ＣＬＫ、／ＣＬＫをはじめとする各制御信号のＬレベルも−１２Ｖとされ、Ｈレベルは例えば１７Ｖ程度に設定される。

単位シフトレジスタＳＲ_kは、それぞれが１段のシフトレジスタとしての機能を備える３つの回路、即ちゲート線駆動部４１（第１要素シフトレジスタ）、順方向シフト部４２（第２要素シフトレジスタ）および逆方向シフト部４３（第３要素シフトレジスタ）とから成っている。

ゲート線駆動部４１は、出力端子ＯＵＴから信号Ｇ_k（第１出力信号）を出力する。出力端子ＯＵＴは対応するゲート線ＧＬ_kに接続されており、信号Ｇ_kはゲート線ＧＬ_kの駆動に使用される。以下、単位シフトレジスタＳＲの出力端子ＯＵＴから出力される信号Ｇを「ゲート線駆動信号」と称する。通常、ゲート線ＧＬは比較的大きな寄生容量を有しており、それを高速に充放電できるよう、ゲート線駆動部４１は一定以上の駆動能力を有している。

一方、順方向シフト部４２並びに逆方向シフト部４３は、当該ゲート線駆動回路３０における信号のシフト方向を制御する働きをする。順方向シフト部４２の順方向出力端子ＯＵＴｎから出力される信号Ｇｎ_k（第２出力信号）および、逆方向シフト部４３の逆方向出力端子ＯＵＴｒから出力される信号Ｇｒ_k（第３出力信号）は、シフト方向の制御信号として使用される。以下、各単位シフトレジスタＳＲから出力される信号Ｇｎを「順方向信号」、信号Ｇｒを「逆方向信号」と称する。

図７から分かるように、順方向シフト部４２と逆方向シフト部４３とは同一の回路構成である。しかし両者は信号のシフト方向が互いに異なっている。順方向シフト部４２は、専ら順方向シフトの動作を行うものであり、逆方向シフト部４３は、専ら逆方向シフトの動作を行うものである。つまり、順方向シフト部４２は、前段の順方向信号Ｇｎ_k-1信号が活性化したとき、それに続いて順方向信号Ｇｎ_kを活性化させるように動作し、逆方向シフト部４３は、次段の逆方向信号Ｇｒ_k+1が活性化したとき、それに続いて逆方向信号Ｇｒ_kを活性化させるように動作する。

それに対し、上記のゲート線駆動部４１は、順方向信号Ｇｎについての順方向シフトと、逆方向信号Ｇｒについての逆方向シフトの両方を行う。つまり単位シフトレジスタＳＲ_kのゲート線駆動部４１は、順方向入力端子ＩＮｎに入力される前段の順方向信号Ｇｎ_k-1が活性化されたときと、逆方向入力端子ＩＮｒに入力される次段の逆方向信号Ｇｒ_k+1が活性化されたときの両方に、それに続いてゲート線駆動信号Ｇ_kを活性化させる。

ゲート線駆動部４１の回路構成を説明する。ゲート線駆動部４１の出力端子ＯＵＴにはトランジスタＱ１，Ｑ２Ａ，Ｑ２Ｂが接続している。トランジスタＱ１（第１トランジスタ）は、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続する。即ちトランジスタＱ１は、第１クロック端子ＣＫ１に入力されるクロック信号を出力端子ＯＵＴへ供給するトランジスタである。トランジスタＱ２Ａ，Ｑ２Ｂは共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続する。即ちトランジスタＱ２Ａ，Ｑ２Ｂは、出力端子ＯＵＴを放電するトランジスタである。ここで、トランジスタＱ１のゲートが接続するノード（ゲートノード）を「ノードＮ１」と定義する。

トランジスタＱ１のゲート・ソース間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１とを容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。

トランジスタＱ１は、ノードＮ１に接続したトランジスタＱ３Ｄｎ，Ｑ４Ｄｎ，Ｑ３Ｄｒ，Ｑ４Ｄｒから成る回路によって駆動される。トランジスタＱ３Ｄｎは、ノードＮ１と順方向入力端子ＩＮｎとの間に接続し、ゲートが順方向入力端子ＩＮｎに接続している。即ち、トランジスタＱ３Ｄｎは、順方向入力端子ＩＮｎ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続されている。従って、トランジスタＱ３Ｄｎは、前段の順方向信号Ｇｎ_k-1に応じてノードＮ１を充電するよう機能する。トランジスタＱ４Ｄｎは、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートが順方向リセット端子ＲＳＴｎに接続している。よってトランジスタＱ４Ｄｎは、次段の順方向信号Ｇｎ_k+1に応じてノードＮ１を放電するよう機能する。

トランジスタＱ３Ｄｒは、ノードＮ１と逆方向入力端子ＩＮｒとの間に接続し、ゲートが逆方向入力端子ＩＮｒに接続している。即ち、トランジスタＱ３Ｄｒは、逆方向入力端子ＩＮｒ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続されている。従って、トランジスタＱ３Ｄｒは、次段の逆方向信号Ｇｒ_k+1に応じてノードＮ１を充電するよう機能する。トランジスタＱ４Ｄｒは、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートが逆方向リセット端子ＲＳＴｒに接続している。よってトランジスタＱ４Ｄｒは、前段の逆方向信号Ｇｒ_k-1に応じてノードＮ１を放電するよう機能する。

またゲート線駆動部４１は、ノードＮ１を入力端とするインバータを備えている。当該インバータは、容量素子Ｃ２とトランジスタＱ６とから成っており、当該容量素子Ｃ２を負荷素子とする容量性負荷型のインバータである。但し、当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号が電源として供給されている点で、通常のインバータとは異なる。

当該インバータの出力端を「ノードＮ２」と定義すると、容量素子Ｃ２は、ノードＮ２と第１クロック端子ＣＫ１との間に接続している（即ちノードＮ２は、容量素子Ｃ２（負荷）を介して第１クロック端子ＣＫ１に接続している）。当該容量素子Ｃ２は、インバータの負荷素子であると共に、その出力端（ノードＮ２）と第１クロック端子ＣＫ１との間の結合容量としても機能する。またトランジスタＱ６は、ノードＮ２と第１電源端子Ｓ１との間に接続し、ゲートが当該インバータの入力端であるノードＮ１に接続している。つまりトランジスタＱ６は、ノードＮ１のレベルにより制御され、ノードＮ２を放電するものである。

当該インバータの電源は第１クロック端子ＣＫ１に入力されるクロック信号であり、また容量素子Ｃ２が第１クロック端子ＣＫ１とノードＮ２とを容量結合させるので、当該インバータは、第１クロック端子ＣＫ１に入力されるクロック信号に同期して活性化される交流的な動作を行う。具体的には、第１クロック端子ＣＫ１に入力されるクロック信号が活性化される（Ｈレベルになる）と、当該インバータは、ノードＮ１のレベルを反転させてノードＮ２に出力する。しかし第１クロック端子ＣＫ１に入力されるクロック信号が非活性（Ｌレベル）のときには、ノードＮ１のレベルに関係なくノードＮ２はＬレベルになる。

トランジスタＱ２ＡのゲートはノードＮ２に接続される。つまりトランジスタＱ２Ａは、容量素子Ｃ２およびトランジスタＱ６から成るインバータにより駆動される。一方、トランジスタＱ２Ｂのゲートは、第２クロック端子ＣＫ２に接続される。第２クロック端子ＣＫ２には、第１クロック端子ＣＫ１に入力されるものとは位相が異なるクロック信号が入力される。単位シフトレジスタＳＲ_kでは、第１クロック端子ＣＫ１にクロック信号ＣＬＫが、第２クロック端子ＣＫ２にクロック信号／ＣＬＫがそれぞれ入力されている。

さらにゲート線駆動部４１は、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートがノードＮ２に接続したトランジスタＱ５を備えている。つまりトランジスタＱ５は、容量素子Ｃ２およびトランジスタＱ６から成るインバータの出力により制御され、ノードＮ１を放電するトランジスタである。

次に、順方向シフト部４２および逆方向シフト部４３の構成を説明する。順方向シフト部４２および逆方向シフト部４３は共に同じ回路構成であり、その構成はゲート線駆動部４１に類似している（図７では、ゲート線駆動部４１と順方向シフト部４２とで同様に機能する要素には、「Ｄ」、「ｎ」、「ｒ」等の添え字を除いて共通した符号を付してある）。

順方向シフト部４２の順方向出力端子ＯＵＴｎには、トランジスタＱ１ｎ，Ｑ２Ａｎ，Ｑ２Ｂｎが接続している。トランジスタＱ１ｎは、順方向出力端子ＯＵＴｎと第１順方向クロック端子ＣＫ１ｎとの間に接続する。即ちトランジスタＱ１ｎは、第１順方向クロック端子ＣＫ１ｎに入力されるクロック信号（順方向クロック）を順方向出力端子ＯＵＴｎへ供給するトランジスタである。単位シフトレジスタＳＲ_kの第１順方向クロック端子ＣＫ１ｎには順方向クロックＣＬＫｎが入力されている。

トランジスタＱ２Ａｎ，Ｑ２Ｂｎは共に順方向出力端子ＯＵＴｎと第１電源端子Ｓ１との間に接続する。よってトランジスタＱ２Ａｎ，Ｑ２Ｂｎは、順方向出力端子ＯＵＴｎを放電するよう機能する。ここで、トランジスタＱ１ｎのゲートノードを「ノードＮ１ｎ」と定義する。

トランジスタＱ１ｎのゲート・ソース間すなわちノードＮ１ｎと順方向出力端子ＯＵＴｎとの間には容量素子Ｃ１ｎが設けられている。この容量素子Ｃ１ｎは、順方向出力端子ＯＵＴｎのレベル上昇に伴うノードＮ１ｎの昇圧効果を高めるためのものである。この容量素子Ｃ１ｎも、トランジスタＱ１ｎのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。

トランジスタＱ１ｎは、ノードＮ１ｎに接続したトランジスタＱ３ｎ，Ｑ４ｎから成る回路によって駆動される。トランジスタＱ３ｎは、ノードＮ１ｎと順方向入力端子ＩＮｎとの間に接続し、ゲートが順方向入力端子ＩＮｎに接続している。即ち、トランジスタＱ３ｎは、順方向入力端子ＩＮｎ側がアノード、ノードＮ１ｎ側がカソードとなるようにダイオード接続されている。従って、トランジスタＱ３ｎは、前段の順方向信号Ｇｎ_k-1に応じてノードＮ１ｎを充電するよう機能する。トランジスタＱ４ｎは、ノードＮ１ｎと第１電源端子Ｓ１との間に接続し、ゲートが順方向リセット端子ＲＳＴｎに接続している。よってトランジスタＱ４ｎは、次段の順方向信号Ｇｎ_k+1が活性化したときに、それに応じてノードＮ１ｎを放電するよう機能する。

本実施の形態において、順方向シフト部４２自体はインバータを含んでいないが、ゲート線駆動部４１の容量素子Ｃ２およびトランジスタＱ６から成るインバータの出力が、順方向シフト部４２にも共有されている。つまりトランジスタＱ２Ａｎは、ゲート線駆動部４１が備えるインバータの出力端であるノードＮ２に接続される。また、ノードＮ１ｎと第１電源端子Ｓ１との間に接続するトランジスタＱ５ｎのゲートもノードＮ２に接続される。トランジスタＱ２Ｂｎのゲートは、第２クロック端子ＣＫ２に接続される。

一方、逆方向シフト部４３の逆方向出力端子ＯＵＴｒには、トランジスタＱ１ｒ，Ｑ２Ａｒ，Ｑ２Ｂｒが接続している。トランジスタＱ１ｒは、逆方向出力端子ＯＵＴｒと第１逆方向クロック端子ＣＫ１ｒとの間に接続する。即ちトランジスタＱ１ｒは、第１逆方向クロック端子ＣＫ１ｒに入力されるクロック信号（逆方向クロック）を逆方向出力端子ＯＵＴｒへ供給するトランジスタである。トランジスタＱ２Ａｒ，Ｑ２Ｂｒは共に逆方向出力端子ＯＵＴｒと第１電源端子Ｓ１との間に接続する。即ちトランジスタＱ２Ａｒ，Ｑ２Ｂｒは、逆方向出力端子ＯＵＴｒを放電するトランジスタである。ここで、トランジスタＱ１ｒのゲートノードを「ノードＮ１ｒ」と定義する。

トランジスタＱ１ｒのゲート・ソース間すなわちノードＮ１ｒと逆方向出力端子ＯＵＴｒとの間には容量素子Ｃ１ｒが設けられている。この容量素子Ｃ１ｒは、逆方向出力端子ＯＵＴｒのレベル上昇に伴うノードＮ１ｒの昇圧効果を高めるためのものである。この容量素子Ｃ１ｒも、トランジスタＱ１ｒのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができ、その場合には省略してもよい。

トランジスタＱ１ｒは、ノードＮ１ｒに接続するトランジスタＱ３ｒ，Ｑ４ｒから成る回路によって駆動される。トランジスタＱ３ｒは、ノードＮ１ｒと逆方向入力端子ＩＮｒとの間に接続し、ゲートが逆方向入力端子ＩＮｒに接続している。即ち、トランジスタＱ３ｒは、逆方向入力端子ＩＮｒ側がアノード、ノードＮ１ｒ側がカソードとなるようにダイオード接続されている。従って、トランジスタＱ３ｒは、前段の逆方向信号Ｇｒ_k-1に応じてノードＮ１ｒを充電するよう機能する。トランジスタＱ４ｒは、ノードＮ１ｒと第１電源端子Ｓ１との間に接続し、逆方向リセット端子ＲＳＴｒに接続している。よってトランジスタＱ４ｒは、次段の逆方向信号Ｇｒ_k+1が活性化したときに、それに応じてノードＮ１ｒを放電するよう機能する。

逆方向シフト部４３もインバータを含んでいないが、ゲート線駆動部４１のインバータの出力が、逆方向シフト部４３にも共有されている。つまりトランジスタＱ２Ａｒは、ゲート線駆動部４１が備えるインバータの出力端であるノードＮ２に接続される。また、ノードＮ１ｒと第１電源端子Ｓ１との間に接続するトランジスタＱ５ｒのゲートもノードＮ２に接続される。トランジスタＱ２Ｂｒのゲートは、第２クロック端子ＣＫ２に接続される。

以上が、図７に示した単位シフトレジスタＳＲ_kの構成である。図８および図９に示した単位シフトレジスタＳＲ₁，ＳＲ_nもそれと同様の構成である。但し、図２を用いて説明したように、最前段である単位シフトレジスタＳＲ₁においては、順方向入力端子ＩＮｎに順方向スタート信号ＳＴｎが入力され、逆方向リセット端子ＲＳＴｒに逆方向エンド信号ＥＤｒが入力される。また、最後段である単位シフトレジスタＳＲ_nにおいては、逆方向入力端子ＩＮｒに逆方向スタート信号ＳＴｒが入力され、順方向リセット端子ＲＳＴｎに順方向エンド信号ＥＤｎが入力される。

次に、本実施の形態に係る双方向単位シフトレジスタＳＲの動作について説明する。以下では簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒ、順方向スタート信号ＳＴｎ、順方向エンド信号ＥＤｎ、逆方向スタート信号ＳＴｒ、並びに逆方向エンド信号ＥＤｒのＨレベルおよびＬレベルの電位はそれぞれ互いに等しいものとする。そして、そのＨレベルの電位は高電位側電源電位ＶＤＤであり、Ｌレベルの電位は低電位側電源電位ＶＳＳ（＝０Ｖ）であるとする。さらに、単位シフトレジスタＳＲを構成するトランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。

単位シフトレジスタＳＲ₁〜ＳＲ_nの動作は基本的に全て同じであるので、ここでも代表的に、図７に示した第ｋ段目の単位シフトレジスタＳＲ_kの動作について説明する。ここでも単位シフトレジスタＳＲ_kは図２の奇数段であると仮定し、第１クロック端子ＣＫ１には、図４の如くクロック信号ＣＬＫが入力され、第２クロック端子ＣＫ２にはクロック信号／ＣＬＫが入力されるものとする。またその第１順方向クロック端子ＣＫ１ｎには順方向クロックＣＬＫｎが、第１逆方向クロック端子ＣＫ１ｒには逆方向クロックＣＬＫｒがそれぞれ入力されるものとする。

まず、単位シフトレジスタＳＲ_kの順方向シフト時の動作を説明する。図１０は、単位シフトレジスタＳＲ_kの順方向シフト時の動作を示すタイミング図である。なお、同図ではクロック信号ＣＬＫの活性期間（Ｈレベルになる期間）とクロック信号／ＣＬＫの活性期間との間に一定の間隔を設けた例を示しているが、この間隔は無くてもよい。即ち、クロック信号ＣＬＫが立ち上がるのと同時にクロック信号／ＣＬＫが立ち下がり、クロック信号ＣＬＫが立ち下がるのと同時にクロック信号／ＣＬＫが立ち上がるような２相クロックでよい。

順方向シフト時には、クロック信号発生器３１から供給される順方向クロックＣＬＫｎ，／ＣＬＫｎは、それぞれクロック信号ＣＬＫ，／ＣＬＫと同じタイミングで活性化し、逆方向クロックＣＬＫｒ，／ＣＬＫｒはＬレベルに固定される。逆方向シフト部４３が出力する逆方向信号Ｇｒ_kは、逆方向クロックＣＬＫｒに応じて活性化されるものであるので、順方向シフト時には逆方向信号Ｇｒ_kは常にＬレベルである。

初期状態の単位シフトレジスタＳＲ_kとして、ゲート線駆動部４１のノードＮ１、順方向シフト部４２のノードＮ１ｎおよび逆方向シフト部４３のノードＮ１ｒが、それぞれＬレベルである状態を仮定する。以下では、ノードＮ１、ノードＮ１ｎおよびノードＮ１ｒがＬレベルである状態を、ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３それぞれの「リセット状態」と称する。ノードＮ１がＬレベルのときにはトランジスタＱ６はオフであるので、ノードＮ２はフローティング状態になるが、この初期状態ではノードＮ２はＬレベル（ＶＳＳ）であると仮定する。またこのときクロック信号ＣＬＫ，／ＣＬＫはいずれもＬレベルであるとする。

上記初期状態から、クロック信号／ＣＬＫおよび順方向クロック／ＣＬＫｎがＨレベルになる時刻ｔ₁で、図１０の如く前段の単位シフトレジスタＳＲ_k-1からゲート線駆動信号Ｇ_k-1および順方向信号Ｇｎ_k-1がＨレベルになったとする。このとき単位シフトレジスタＳＲ_kでは、クロック信号／ＣＬＫがＨになったことで、トランジスタＱ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒがオンする。また前段の順方向信号Ｇｎ_k-1がＨレベルになったことで、トランジスタＱ３Ｄｎ，Ｑ３ｎがオンし、ノードＮ１，Ｎ１ｎがそれぞれ充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じて、トランジスタＱ１，Ｑ１ｎがオンになる。以下、ノードＮ１、ノードＮ１ｎおよびノードＮ１ｒがＨレベルである状態を、ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３それぞれの「セット状態」と称する。

このようにトランジスタＱ１，Ｑ１ｎ，Ｑ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒがオン状態になるので、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎおよび逆方向出力端子ＯＵＴｒはそれぞれ低インピーダンスのＬレベルになる。出力端子ＯＵＴ、順方向出力端子ＯＵＴｎおよび逆方向出力端子ＯＵＴｒが低インピーダンスでＬレベルにされている間は、ノイズ等の影響により、誤信号としてのゲート線駆動信号Ｇ_k、順方向信号Ｇｎ_kおよび逆方向信号Ｇｒ_kが出力されることが防止される。

またノードＮ１がＨレベルであるので、トランジスタＱ６がオンし、ノードＮ２も低インピーダンスのＬレベルになる。よってこのときトランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒ，Ｑ５，Ｑ５ｎ，Ｑ５ｒはオフに維持される。

時刻ｔ₂で、クロック信号／ＣＬＫおよび順方向クロック／ＣＬＫｎがＬレベルになると、前段のゲート線駆動信号Ｇ_k-1および順方向信号Ｇｎ_k-1もＬレベルになる。よってトランジスタＱ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒ，Ｑ３Ｄｎ，Ｑ３ｎがオフになる。ノードＮ１，Ｎ１ｎはフローティング状態でＨレベルに維持され、トランジスタＱ１，Ｑ１ｎのオン状態は続き、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎは低インピーダンスのＬレベルに維持される。またトランジスタＱ６のオンも維持されるので、ノードＮ２も低インピーダンスのＬレベルに維持される。但し、トランジスタＱ１ｒはオフであるので、ノードＯＵＴｒは高インピーダンスのＬレベルとなる。

時刻ｔ₃で、クロック信号ＣＬＫおよび順方向クロックＣＬＫｎがＨレベルになると、ゲート線ＧＬ_kの選択動作が開始される。即ち、クロック信号ＣＬＫおよび順方向クロックＣＬＫｎのＨレベルが、それぞれオン状態のトランジスタＱ１，Ｑ１ｎを介して出力端子ＯＵＴおよび順方向出力端子ＯＵＴｎに伝達され、ゲート線駆動信号Ｇ_kおよび順方向信号Ｇｎ_kがＨレベルとなる。

このとき、容量素子Ｃ１，Ｃ１ｎを介する結合により、ノードＮ１，Ｎ１ｎがそれぞれ昇圧され、それらの電位は共に２×ＶＤＤ−Ｖｔｈにまで上昇する。その結果、トランジスタＱ１，Ｑ１ｎは非飽和領域の動作（非飽和動作）となり、ゲート線駆動信号Ｇ_kおよび順方向信号Ｇｎ_kの電位は、クロック信号ＣＬＫおよび順方向クロックＣＬＫｎと同じＶＤＤにまで上昇する。

ゲート線駆動信号Ｇ_kは、対応するゲート線ＧＬ_kに供給され、当該ゲート線ＧＬ_kを活性化する。一方、順方向信号Ｇｎ_kは、次段（単位シフトレジスタＳＲ_k+1）の順方向入力端子ＩＮｎに供給され、当該次段のゲート線駆動部４１および順方向シフト部４２をセット状態にする。また順方向信号Ｇｎ_kは、前段（単位シフトレジスタＳＲ_k-1）の順方向リセット端子ＲＳＴｎにも供給され、当該前段のゲート線駆動部４１および順方向シフト部４２をリセット状態にする。

なお時刻ｔ₃では、クロック信号ＣＬＫの立ち上がり時に、容量素子Ｃ２を介する結合によって、ノードＮ２のレベルが上昇しようとするが、トランジスタＱ６がオンしているのでそのレベル上昇はすぐに引き下げられ、当該単位シフトレジスタＳＲ_kの動作には影響しない。

時刻ｔ₄で、クロック信号ＣＬＫおよび順方向クロックＣＬＫｎがＬレベルになると、出力端子ＯＵＴおよび順方向出力端子ＯＵＴｎがそれぞれトランジスタＱ１，Ｑ１ｎを通して放電されて、ゲート線駆動信号Ｇ_kおよび順方向信号Ｇｎ_kはＬレベル（ＶＳＳ）になる。その結果、ゲート線ＧＬ_kの選択動作が終了する。

時刻ｔ₅で、クロック信号／ＣＬＫおよび順方向クロック／ＣＬＫｎがＨレベルになると、後段（単位シフトレジスタＳＲ_k+1）のゲート線駆動信号Ｇ_k+1および順方向信号Ｇｎ_k+1がＨレベルになる。ゲート線駆動信号Ｇ_k+1は、ゲート線ＧＬ_k+1の活性化（選択）を行う。一方、順方向信号Ｇｎ_k+1は、単位シフトレジスタＳＲ_kの順方向リセット端子ＲＳＴｎに入力される。

単位シフトレジスタＳＲ_kでは、次段の順方向信号Ｇｎ_k+1がＨレベルになると、トランジスタＱ４Ｄｎ，Ｑ４ｎがオンになり、ノードＮ１，Ｎ１ｎをＬレベルにする。即ち、ゲート線駆動部４１および順方向シフト部４２はリセット状態に戻る。ノードＮ１がＬレベルになったことでトランジスタＱ６がオフになるが、クロック信号ＣＬＫがＬレベルである（容量素子Ｃ２およびトランジスタＱ６から成るインバータは非活性状態である）ので、ノードＮ２の電位は上昇せず、高インピーダンスのＬレベルになる。一方、クロック信号／ＣＬＫがＨレベルになったことで、トランジスタＱ２Ｂ、Ｑ２Ｂｎ、Ｑ２Ｂｒがオンになり、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎおよびＯＵＴｒは低インピーダンスのＬレベルになる。

時刻ｔ₆で、クロック信号／ＣＬＫおよび順方向クロック／ＣＬＫｎがＬレベルになると、次段のゲート線駆動信号Ｇ_k+1および順方向信号Ｇｎ_k+1がＬレベルになる。その結果、トランジスタＱ４Ｄｎ，Ｑ４ｎがオフになり、ノードＮ１，Ｎ１ｎは高インピーダンスのＬレベルになる。

時刻ｔ₇で、クロック信号ＣＬＫおよび順方向クロックＣＬＫｎがＨレベルになる（容量素子Ｃ２およびトランジスタＱ６から成るインバータが活性化される）と、容量素子Ｃ２を介した結合により、ノードＮ２がＨレベルになる。応じて、トランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒがオンし、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ並びに逆方向出力端子ＯＵＴｒはそれぞれ低インピーダンスのＬレベルになる。またノードＮ２がＨレベルになったことにより、トランジスタＱ５，Ｑ５ｎ，Ｑ５ｒもオンし、それぞれノードＮ１，Ｎ１ｎ，Ｎ１ｒを低インピーダンスのＬレベルにする。

ここでトランジスタＱ５，Ｑ５ｎ，Ｑ５ｒの働きについて説明する。例えば単位シフトレジスタＳＲ_kがゲート線駆動信号Ｇ_kを活性化させない（Ｌレベルに維持する）期間（非選択期間）においては、そのノードＮ１はＬレベルであり、トランジスタＱ１はオフに維持されるべきである。しかしクロック信号ＣＬＫの立ち上がり時には、トランジスタＱ１のドレイン・ゲート間のオーバラップ容量（不図示）を介した結合により、ノードＮ１の電位が上昇しようとする。その電位上昇によりトランジスタＱ１がオンすると、誤信号としてのゲート線駆動信号Ｇ_kが出力され問題となる。時刻ｔ₇におけるように、トランジスタＱ５は、非選択期間においてクロック信号ＣＬＫがＨレベルになるときオンし、ノードＮ１の電荷を放電する。その結果、非選択期間におけるクロック信号ＣＬＫの立ち上がり時でのノードＮ１の電位上昇を防止でき、誤信号としてのゲート線駆動信号Ｇ_kの発生が防止される。

単位シフトレジスタＳＲ_kのトランジスタＱ５ｎ，Ｑ５ｒについても同様であり、それらも非選択期間におけるクロック信号ＣＬＫの立ち上がり時にオンする。順方向クロックＣＬＫｎは順方向シフト時にクロック信号ＣＬＫに同期し、逆方向クロックＣＬＫｒは逆方向シフト時にクロック信号ＣＬＫに同期するので、結果として、トランジスタＱ５ｎ，Ｑ５ｒは、それぞれ順方向クロックＣＬＫｎおよび逆方向クロックＣＬＫｒの立ち上がり時にオンすることになる。よって、非選択期間におけるトランジスタＱ１ｎ，Ｑ１ｒのドレイン・ゲート間のオーバラップ容量によるノードＮ１ｎ，Ｎ１ｒの電位上昇を防止することができ、誤信号としての順方向信号Ｇｎ_kおよび逆方向信号Ｇｒ_kの発生を防止できる。

続く時刻ｔ₈で、クロック信号ＣＬＫおよび順方向クロックＣＬＫｎがＬレベルになる。クロック信号ＣＬＫがＬレベルになる（容量素子Ｃ２およびトランジスタＱ６から成るインバータが非活性状態になる）ことにより、ノードＮ２はＬレベルになる。応じて、トランジスタＱ５，Ｑ５ｎ，Ｑ５ｒがオフになり、ノードＮ１，Ｎ１ｎ，Ｎ１ｒは高インピーダンスのＬレベルになる。またトランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒがオフになり、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ並びに逆方向出力端子ＯＵＴｒも、それぞれ高インピーダンスのＬレベルになる。

そして時刻ｔ₉で、クロック信号／ＣＬＫおよび順方向クロック／ＣＬＫｎがＨレベルになると、トランジスタＱ２Ｂ、Ｑ２Ｂｎ、Ｑ２Ｂｒがオンし、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ並びに逆方向出力端子ＯＵＴｒは低インピーダンスのＬレベルになる。

時刻ｔ₁₀でクロック信号／ＣＬＫ、順方向クロック／ＣＬＫｎがＬレベルになると、トランジスタＱ２Ｂ、Ｑ２Ｂｎ、Ｑ２Ｂｒがオフになり、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ並びに逆方向出力端子ＯＵＴｒは高インピーダンスのＬレベルになる。

以降、次のフレーム期間における単位シフトレジスタＳＲ_kの選択期間まで、時刻ｔ₇〜時刻ｔ₁₀の動作が繰り返され、ゲート線駆動信号Ｇ_kおよび順方向信号Ｇｎ_kはＬレベルに維持される。

以上のように、順方向シフト時の単位シフトレジスタＳＲ_kにおいては、前段の順方向信号Ｇｎ_k-1を受けると、ゲート線駆動部４１および順方向シフト部４２がセット状態となり、その次にクロック信号ＣＬＫおよび順方向クロックＣＬＫｎが活性化するタイミングで、ゲート線駆動信号Ｇ_kおよび順方向信号Ｇｎ_kが活性化される（Ｈレベルになる）。そして次段の順方向信号Ｇｎ_k+1を受けるとゲート線駆動部４１および順方向シフト部４２はリセット状態に戻り、ゲート線駆動信号Ｇ_kおよび順方向信号Ｇｎ_kをＬレベルに維持する。

なお単位シフトレジスタＳＲ₁（図８）および単位シフトレジスタＳＲ_n（図９）においても、順方向入力端子ＩＮｎおよび順方向リセット端子ＲＳＴｎに入力される信号がそれぞれ順方向スタート信号ＳＴｎおよび順方向エンド信号ＥＤｎであるという違いがあるものの、単位シフトレジスタＳＲ_kと同様の動作が行われる。

このように動作する単位シフトレジスタＳＲが図２のように縦続接続して成るゲート線駆動回路３０によれば、図３の如く、単位シフトレジスタＳＲ₁に入力される順方向スタート信号ＳＴｎを切っ掛けにして、単位シフトレジスタＳＲ₁，ＳＲ₂，ＳＲ₃，…からゲート線駆動信号Ｇ₁，Ｇ₂，Ｇ₃，…が、クロック信号ＣＬＫ，／ＣＬＫに同期してこの順に出力される。それによってゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ₁，ＧＬ₂，ＧＬ₃，…を順に駆動することができる。なお、図３に示すように、順方向エンド信号ＥＤｎは、最後段の単位シフトレジスタＳＲ_nがゲート線駆動信号Ｇｎを出力した直後に、単位シフトレジスタＳＲ_nに入力される。

次に、単位シフトレジスタＳＲ_kの逆方向シフト時の動作を説明する。図１１は、単位シフトレジスタＳＲ_kの逆方向シフト時の動作を示すタイミング図である。ゲート線駆動回路３０が逆方向シフトの動作を行う場合、クロック信号発生器３１は、順方向クロックＣＬＫｎ，／ＣＬＫｎはＬレベルに固定し、逆方向クロックＣＬＫｒ，／ＣＬＫｒをクロック信号ＣＬＫ，／ＣＬＫと同じタイミングでレベル遷移させる。

この場合、単位シフトレジスタＳＲ_kの順方向シフト部４２の順方向出力端子ＯＵＴｎは活性化されることはないので、順方向信号Ｇｎ_kは常にＬレベルである。一方、逆方向シフト部４３は、順方向シフト時における順方向シフト部４２と同様に動作し、逆方向信号Ｇｒ_kを出力するようになる。詳細な説明は省略するが、図１０と図１１の波形を比較すれば、順方向シフト部４２の動作と逆方向シフト部４３の動作が、順方向シフトの場合と入れ代わっていることが分かる。

その結果、各単位シフトレジスタＳＲのから逆方向信号Ｇｒが出力されるようになることで、単位シフトレジスタＳＲ_kのゲート線駆動部４１においては、順方向シフト時にはオンすることが無かったトランジスタＱ３Ｄｒ，Ｑ４Ｄｒが、順方向シフト時のトランジスタＱ３Ｄｎ，Ｑ４Ｄｎと同様に動作してノードＮ１の充放電を行うようになる（図１０と図１１とではノードＮ１のレベルの振る舞いは同じである）。

従って、逆方向シフト時の単位シフトレジスタＳＲ_kにおいては、次段の逆方向信号Ｇｒ_k+1を受けると、ゲート線駆動部４１および逆方向シフト部４３がセット状態となり、その次にクロック信号ＣＬＫおよび逆方向クロックＣＬＫｒが活性化するタイミングで、ゲート線駆動信号Ｇ_kおよび逆方向信号Ｇｒ_kが出力される。そして前段の逆方向信号Ｇｒ_k-1を受けるとゲート線駆動部４１および逆方向シフト部４３はリセット状態に戻り、ゲート線駆動信号Ｇ_kおよび逆方向信号Ｇｒ_kをＬレベルに維持する。

なお単位シフトレジスタＳＲ₁（図８）および単位シフトレジスタＳＲ_n（図９）においても、逆方向リセット端子ＲＳＴｒおよび逆方向入力端子ＩＮｒに入力される信号がそれぞれ逆方向エンド信号ＥＤｒおよび逆方向スタート信号ＳＴｒであるという違いがあるものの、単位シフトレジスタＳＲ_kと同様の動作が行われる。

このように動作する単位シフトレジスタＳＲが図２のように縦続接続して成るゲート線駆動回路３０によれば、図４の如く、単位シフトレジスタＳＲ_nに入力される逆方向スタート信号ＳＴｒの活性化を切っ掛けにして、単位シフトレジスタＳＲ_n，ＳＲ_n-1，ＳＲ_n-2，…からゲート線駆動信号Ｇ_n，Ｇ_n-1，Ｇ_n-2，…が、クロック信号ＣＬＫ，／ＣＬＫに同期してこの順に活性化される。それによってゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ_n，ＧＬ_n-1，ＧＬ_n-2，…を順に駆動することができる。なお、図４に示すように、逆方向エンド信号ＥＤｒは、最後段の単位シフトレジスタＳＲ₁がゲート線駆動信号Ｇ₁を活性化した直後に活性化される。

本実施の形態に係る単位シフトレジスタＳＲでは、順方向シフトの場合、ノードＮ１，Ｎ１ｎがトランジスタＱ３Ｄｎ，Ｑ３ｎによって充電され、トランジスタＱ４Ｄｎ，Ｑ４ｎによって放電される。このときトランジスタＱ３Ｄｎ，Ｑ３ｎはソースフォロワ動作であるのでしきい値電圧の正側へのシフトは生じないが、トランジスタＱ４Ｄｎ，Ｑ４ｎではしきい値電圧の正側へのシフトが生じる。一方、トランジスタＱ３Ｄｒ，Ｑ３ｒ，Ｑ４Ｄｒ，Ｑ４ｒのゲートはＬレベルに固定されているため、それらのしきい値電圧の正側へのシフトは生じない。

また逆方向シフトの場合には、ノードＮ１，Ｎ１ｒがトランジスタＱ３Ｄｒ，Ｑ３ｒによって充電され、トランジスタＱ４Ｄｒ，Ｑ４ｒによって放電される。このときトランジスタＱ３Ｄｒ，Ｑ３ｒはソースフォロワ動作であるのでしきい値電圧の正側へのシフトは生じないが、トランジスタＱ４Ｄｒ，Ｑ４ｒではしきい値電圧の正側へのシフトが生じる。一方、逆方向シフト時のトランジスタＱ３Ｄｎ，Ｑ３ｎ，Ｑ４Ｄｎ，Ｑ４ｎのゲートはＬレベルに固定されるため、それらのしきい値電圧の正側へのシフトは生じない。

このように、本実施の形態に係る単位シフトレジスタＳＲにおいては、順方向シフト時においても、逆方向シフト時においても、しきい値電圧の正側へのシフトが生じないトランジスタＱ３Ｄｎ，Ｑ３ｎ，Ｑ３Ｄｒ，Ｑ３ｒが、ノードＮ１，Ｎ１ｎ，Ｎ１ｒの充電に使用されることになる。従って信号のシフト方向を切り替えた場合においても、トランジスタのしきい値電圧シフトに起因して充電後のノードＮ１，Ｎ１ｎ，Ｎ１ｒレベルが低下することが防止される。その結果、トランジスタＱ１，Ｑ１ｎ，Ｑ１ｒの駆動能力の低下が抑えられる。また単位シフトレジスタＳＲの動作マージンの低下を防ぎ、誤動作の発生を防止することができる。

ところで、各単位シフトレジスタＳＲの非選択期間では、その出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ、逆方向出力端子ＯＵＴｒ、およびノードＮ１，Ｎ１ｎ，Ｎ１ｒは、誤信号の発生を防止するためにＬレベルに維持される必要がある。第ｋ段目の単位シフトレジスタＳＲ_kを例にすると、その非選択期間では、トランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒがクロック信号ＣＬＫの活性期間にオンして、それぞれ出力端子ＯＵＴ、順方向出力端子ＯＵＴｎおよび逆方向出力端子ＯＵＴｒを放電する。またトランジスタＱ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒがクロック信号／ＣＬＫの活性期間にオンして、それぞれ出力端子ＯＵＴ、順方向出力端子ＯＵＴｎおよび逆方向出力端子ＯＵＴｒを放電する。

つまり非選択期間の単位シフトレジスタＳＲ_kにおいては、トランジスタＱ２Ａ，Ｑ２Ｂがクロック信号ＣＬＫ，／ＣＬＫの周期で交互に出力端子ＯＵＴを放電し、トランジスタＱ２Ａｒ，Ｑ２Ｂｒが同周期で交互に順方向出力端子ＯＵＴｎを放電し、トランジスタＱ２Ａ，Ｑ２Ｂが同周期で交互に逆方向出力端子ＯＵＴｒを放電する。よって、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ、逆方向出力端子ＯＵＴｒは非選択期間中の殆どの期間、低インピーダンスのＬレベルにされ、誤信号の発生が防止されている。

また上記したように、単位シフトレジスタＳＲ_kのトランジスタＱ５，Ｑ５ｎ，Ｑ５ｒは、非選択期間において、クロック信号ＣＬＫの活性期間にオンし、それぞれノードＮ１，Ｎ１ｎ，Ｎ１ｒを放電する。それにより、トランジスタＱ１，Ｑ１ｎ，Ｑ１ｒのドレイン・ゲート間のオーバラップ容量に起因するノードＮ１，Ｎ１ｎ，Ｎ１ｒのレベル上昇を抑え、誤信号の発生を防止している。

このように誤信号の発生を防止するための放電動作を行うトランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ２Ａｎ，Ｑ２Ｂｎ，Ｑ２Ａｒ，Ｑ２Ｂｒ，Ｑ５，Ｑ５ｎ，Ｑ５ｒの各ゲートは、非選択期間の間、継続的（直流的）にバイアスされるのではなく、クロック信号ＣＬＫ，／ＣＬＫの周期で交流的にバイアスされる。従って、トランジスタＱ２Ａ，Ｑ２Ｂ，Ｑ２Ａｎ，Ｑ２Ｂｎ，Ｑ２Ａｒ，Ｑ２Ｂｒ，Ｑ５，Ｑ５ｎ，Ｑ５ｒのしきい値電圧シフトは抑えられている。よって、それらの駆動能力の低下を抑制でき、より確実に誤信号の発生を防止することができる。

＜実施の形態２＞
図１２は、実施の形態２に係る単位シフトレジスタＳＲの回路図である。実施の形態１と同様に、基本的に単位シフトレジスタＳＲ₁〜ＳＲ_nは同じ回路となるので、ここでも代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本実施の形態の単位シフトレジスタＳＲは、第２順方向クロック端子ＣＫ２ｎおよび第２逆方向クロック端子ＣＫ２ｒを備えている。第２順方向クロック端子ＣＫ２ｎは、第１順方向クロック端子ＣＫ１ｎと同様に順方向クロックＣＬＫｎ，／ＣＬＫｎの何れかが供給されるものであるが、第１順方向クロック端子ＣＫ１ｎとは逆のものが供給される。例えば図１２のように、第１順方向クロック端子ＣＫ１ｎに順方向クロックＣＬＫｎが供給される単位シフトレジスタＳＲ_kにおいては、その第２順方向クロック端子ＣＫ２ｎに順方向クロック／ＣＬＫｎが供給される。

また第２逆方向クロック端子ＣＫ２ｒは、第１逆方向クロック端子ＣＫ１ｒと同様に逆方向クロックＣＬＫｒ，／ＣＬＫｒの何れかが供給されるものであるが、第１逆方向クロック端子ＣＫ１ｒとは逆のものが供給される。例えば図１２のように、第１逆方向クロック端子ＣＫ１ｒに逆方向クロックＣＬＫｒが供給される単位シフトレジスタＳＲ_kにおいては、その第２逆方向クロック端子ＣＫ２ｒに逆方向クロック／ＣＬＫｒが供給される。

図１２の単位シフトレジスタＳＲは、図７の回路に対し、トランジスタＱ２Ｂｎのゲートを第２順方向クロック端子ＣＫ２ｎに接続させ、トランジスタＱ２Ｂｒのゲートを第２逆方向クロック端子ＣＫ２ｒに接続させたものである。このような構成をとっても、実施の形態１の単位シフトレジスタＳＲと同様の動作が可能である。

本実施の形態では、順方向シフト時のトランジスタＱ２Ｂｒおよび逆方向シフト時のトランジスタＱ２Ｂｎが駆動されなくなるので、順方向シフト部４２および逆方向シフト部４３うちの非活性側のもの（順方向シフト時の逆方向シフト部４３および逆方向シフト時の順方向シフト部４２）における無効電力を削減できるという効果が得られる。

但し、順方向シフト時にトランジスタＱ２Ｂｒがオフに維持され、逆方向シフト時のＱ２Ｂｎがオフに維持されるので、例えば順方向シフト時には、トランジスタＱ２Ａｒがオフしたとき逆方向出力端子ＯＵＴｒが高インピーダンスになる。また逆方向シフト時には、トランジスタＱ２Ａｎがオフしたとき順方向出力端子ＯＵＴｎが高インピーダンスになる。従って、実施の形態１と比較すると、ノイズ等の影響によって誤信号としての順方向信号Ｇｎおよび逆方向信号Ｇｒが出力されやすい点に留意すべきである。

なお、本実施の形態では各単位シフトレジスタＳＲに供給される信号の数が実施の形態１の場合よりも増えるのでそのための配線が必要になる。しかし実施の形態１でも、例えば図７の単位シフトレジスタＳＲ_kに隣接する単位シフトレジスタＳＲ_k-1，ＳＲ_k+1（不図示）には、順方向クロック／ＣＬＫｎおよび逆方向クロック／ＣＬＫｒが供給されているので、単位シフトレジスタＳＲ_kにそれらの信号を引き込むために必要な（実施の形態１からの）レイアウト変更は僅かでよい。従って実施の形態１に比較しても回路面積の増大は伴わない。

＜実施の形態３＞
図１３は、実施の形態３に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

図７の単位シフトレジスタＳＲ_kでは、非選択期間にクロック信号ＣＬＫがＬレベルになると、トランジスタＱ５，Ｑ５ｎ，Ｑ５ｒがオフになり、そのときノードＮ１，Ｎ１ｎ，Ｎ１ｒは高インピーダンスのＬレベルになる。よってその間は、ノードＮ１，Ｎ１ｎ，Ｎ１ｒのレベルがノイズの影響等を受けやすくなる。本実施の形態では、その問題の対策の一つを提案する。

本実施の形態の単位シフトレジスタＳＲでは、順方向リセット端子ＲＳＴｎに、順方向クロックＣＬＫｎ，／ＣＬＫｎのうち、第１順方向クロック端子ＣＫ１ｎとは逆のものを入力し、逆方向リセット端子ＲＳＴｒに、逆方向クロックＣＬＫｒ，／ＣＬＫｒのうち、第１逆方向クロック端子ＣＫ１ｒとは逆のものを入力する。例えば単位シフトレジスタＳＲ_kでは、図１３のように順方向リセット端子ＲＳＴｎに順方向クロック／ＣＬＫｎを入力し、逆方向リセット端子ＲＳＴｒには逆方向クロック／ＣＬＫｒを入力する。そして、トランジスタＱ４Ｄｎ，Ｑ４ｎのソースを順方向入力端子ＩＮｎに接続させ、トランジスタＱ４Ｄｒ，Ｑ４ｒのソースを逆方向入力端子ＩＮｒに接続させる。

本実施の形態の単位シフトレジスタＳＲによれば、順方向シフト時の非選択期間にはトランジスタＱ４Ｄｎ，Ｑ４ｎとトランジスタＱ５，Ｑ５ｎとが交互にオンするようになり、非選択期間の殆どでノードＮ１，Ｎ１ｎが低インピーダンスになる。また逆順方向シフト時の非選択期間にはトランジスタＱ４Ｄｒ，Ｑ４ｒとトランジスタＱ５，Ｑ５ｒとが交互にオンするようになり、非選択期間の殆どでノードＮ１，Ｎ１ｒが低インピーダンスになる。従って、実施の形態１の単位シフトレジスタＳＲよりも、ノイズの影響を受けにくくなり、動作の信頼性が高まる。

またトランジスタＱ４Ｄｎ，Ｑ４ｎのソースには、前段の順方向信号Ｇｎ_k-1が供給されているので、前段の順方向信号Ｇｎ_k-1が活性化されるときにはトランジスタＱ４Ｄｎ，Ｑ４ｎはオンしない。よって、順方向シフトの動作においてトランジスタＱ３Ｄｎ，Ｑ３ｎがノードＮ１，Ｎ１ｎの充電を行うときに、トランジスタＱ４Ｄｎ，Ｑ４ｎがそれを妨げることはない。従って、図１３の単位シフトレジスタＳＲも、図７の単位シフトレジスタＳＲと同様の順方向シフトが可能である。

同様に、トランジスタＱ４Ｄｒ，Ｑ４ｒのソースには、次段の逆方向信号Ｇｒ_k+1が供給されているので、次段の逆方向信号Ｇｒ_k+1が活性化されるときにはトランジスタＱ４Ｄｒ，Ｑ４ｒはオンしない。よって、逆方向シフトの動作においてトランジスタＱ３Ｄｒ，Ｑ３ｒがノードＮ１，Ｎ１ｒの充電を行うときに、トランジスタＱ４Ｄｒ，Ｑ４ｒがそれを妨げることはない。従って、図１３の単位シフトレジスタＳＲも、図７の単位シフトレジスタＳＲと同様の逆方向シフトが可能である。

また本実施の形態では、各単位シフトレジスタＳＲの順方向リセット端子ＲＳＴｎに、次段の順方向信号Ｇｎを入力させる必要がなく、また逆方向リセット端子ＲＳＴｒに前段の逆方向信号Ｇｒを入力させる必要がない。つまり、各単位シフトレジスタＳＲ間でやり取りする信号の数が減るので、配線が単純化され、回路のレイアウト設計が容易になる。

さらに、各単位シフトレジスタＳＲの順方向信号Ｇｎおよび逆方向信号Ｇｒにかかる負荷容量が減少するので、それらの立ち上がり速度が高速化される。従ってゲート線駆動回路３０の動作の高速化を図ることができる。

但し、非選択期間においても、トランジスタＱ４Ｄｎ，Ｑ４ｎ（順方向シフト時）またはトランジスタＱ４Ｄｒ，Ｑ４ｒ（逆方向シフト時）のゲート容量の充放電が繰り返されるようになるため、実施の形態１の場合よりも消費電力が増大する点に留意すべきである。

本実施の形態の変形例として、順方向リセット端子ＲＳＴｎおよび逆方向リセット端子ＲＳＴｒに、第２クロック端子ＣＫ２と同じクロック信号を入力してもよい。例えば、図１３の単位シフトレジスタＳＲ_kであれば、順方向リセット端子ＲＳＴｎおよび逆方向リセット端子ＲＳＴｒにクロック信号／ＣＬＫを入力する。この変形例によれば、逆順方向シフト、逆方向シフトを問わず、非選択期間にはトランジスタＱ４Ｄｎ，Ｑ４ｎ，Ｑ４ｒとトランジスタＱ５，Ｑ５ｎ，Ｑ５ｒとが交互にオンするようになり、非選択期間の殆どでノードＮ１，Ｎ１ｎ，Ｎ１ｒが低インピーダンスになり、上記と同様の効果が得られる。

また上記の実施の形態２は本実施の形態の単位シフトレジスタＳＲに対しても適用可能である。即ち、図１３の単位シフトレジスタＳＲに対し、トランジスタＱ２Ｂｎ，Ｑ２Ｂｒのゲートをそれぞれ第２逆方向クロック端子ＣＫ２ｒおよび第２逆方向クロック端子ＣＫ２ｒにそれぞれ接続させてもよい。

＜実施の形態４＞
図１４は、実施の形態４に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本実施の形態の単位シフトレジスタＳＲでは、図７の回路に対し、トランジスタＱ３Ｄｎ，Ｑ３Ｄｒ，Ｑ３ｎ，Ｑ３ｒのドレインを、一定電位ＶＤＤ１が供給される第２電源端子Ｓ２に接続させたものである。電位ＶＤＤ１のレベルは、ゲート線駆動回路３０が正常に動作する範囲内であれば任意でよいが、クロック信号ＣＬＫ，／ＣＬＫ等のＨレベルの電位（実施の形態１での電位ＶＤＤ）と同じであってもよい。

実施の形態１では、単位シフトレジスタＳＲのノードＮ１，Ｎ１ｎ，Ｎ１ｒを充電するための電源として、前段の順方向信号Ｇｎおよび後段の逆方向信号Ｇｒが用いられるが、本実施の形態ではその電源は第２電源端子Ｓ２から供給される。従って、各単位シフトレジスタＳＲにおいて順方向信号Ｇｎおよび後段の逆方向信号Ｇｒにかかる負荷が軽減され、それらの立ち上がり速度が高速化される。従ってゲート線駆動回路３０の動作の高速化を図ることができる。但し、電位ＶＤＤ１を供給するための外部端子および配線領域が必要となる点に留意すべきである。

上記の実施の形態２は本実施の形態の単位シフトレジスタＳＲに対しても適用可能である。即ち、図１４の単位シフトレジスタＳＲに対し、トランジスタＱ２Ｂｎ，Ｑ２Ｂｒのゲートをそれぞれ第２逆方向クロック端子ＣＫ２ｒおよび第２逆方向クロック端子ＣＫ２ｒにそれぞれ接続させてもよい。

さらに、実施の形態３も、本実施の形態の単位シフトレジスタＳＲに対して適用可能である。例えば第ｋ段目の単位シフトレジスタＳＲ_kであれば、図１５のように、トランジスタＱ４Ｄｎ，Ｑ４ｎのゲート（順方向リセット端子ＲＳＴｎ）に順方向クロック／ＣＬＫｎ（又はクロック信号／ＣＬＫ）を供給させると共に、そのソースを順方向入力端子ＩＮｎに接続させる。またトランジスタＱ４Ｄｒ，Ｑ４ｒのゲート（逆方向リセット端子ＲＳＴｒ）に逆方向クロック／ＣＬＫｒ（又はクロック信号／ＣＬＫ）を供給すると共に、そのソースを逆方向入力端子ＩＮｒに接続させる。

特に本実施の形態では、実施の形態３の適用は有効である。その理由は次のとおりである。即ち、図１４の単位シフトレジスタＳＲではトランジスタＱ３Ｄｎ，Ｑ３Ｄｒ，Ｑ３ｎ，Ｑ３ｒのドレインに常に一定電位ＶＤＤ１が印加されているので、クロック信号ＣＬＫの非活性期間において、それらのリーク電流に起因するノードＮ１，Ｎ１ｎ，Ｎ１ｒのレベル上昇が懸念される。そうなると、順方向シフト時には誤信号としてのゲート線駆動信号Ｇおよび順方向信号Ｇｎが生じやすくなり、逆方向シフト時には誤信号としてのゲート線駆動信号Ｇおよび逆方向信号Ｇｒが生じやすくなる。図１５のように、実施の形態３を適用すると、クロック信号ＣＬＫの非活性期間にトランジスタＱ４Ｄｎ，Ｑ４ｎ，Ｑ４ｒがオンし、ノードＮ１，Ｎ１ｎ，Ｎ１ｒの低インピーダンスのＬレベルにするので、上記リーク電流の問題を解決できる。

＜実施の形態５＞
図１６は、実施の形態５に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本実施の形態の単位シフトレジスタＳＲは、自己の前段のゲート線駆動信号Ｇが入力される順方向駆動信号入力端子ＩＮ１ｎと、自己の後段のゲート線駆動信号Ｇが入力される逆方向駆動信号入力端子ＩＮ１ｒとを備えている。そして実施の形態４で示した図１４の回路に対し、トランジスタＱ３Ｄｎ，Ｑ３ｎのドレインを順方向駆動信号入力端子ＩＮ１ｎに接続させ、トランジスタＱ３Ｄｒ，Ｑ３ｒのドレインを逆方向駆動信号入力端子ＩＮ１ｒに接続させている。

その結果、各単位シフトレジスタＳＲにおいて順方向信号Ｇｎおよび後段の逆方向信号Ｇｒにかかる負荷が軽減され、それらの立ち上がり速度が高速化される。ゲート線駆動信号Ｇの負荷容量は、ノードＮ１、Ｎ１ｎ、Ｎ１ｒに付随の容量成分に比べて十分大きいので、ゲート線駆動信号Ｇの負荷としてノードＮ１、Ｎ１ｎ、Ｎ１ｒが加わったとしても、ゲート線駆動信号Ｇの立ち上がり遅延等の問題は生じない。もちろん図１４の回路で必要であった、電位ＶＤＤ１を供給するための外部端子および配線領域は必要ない。

なお、上記の実施の形態２，３は本実施の形態に対しても適用可能である。

＜実施の形態６＞
図１７は、実施の形態６に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本実施の形態の単位シフトレジスタＳＲでは、図７の回路に対し、トランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒのソースを第２クロック端子ＣＫ２に接続させ、トランジスタＱ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒのソースを第１クロック端子ＣＫ１に接続させている。

この構成によれば、トランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒ，Ｑ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒのそれぞれにおいて、ゲートがＬレベルになりオフになったときに、ソースに入力される信号がＨレベルになる。つまりゲートがソースに対して負にバイアスされるのと等価な状態になり、正側にシフトしたしきい値電圧が負側へ戻って回復する。その結果、トランジスタＱ２Ａ，Ｑ２Ａｎ，Ｑ２Ａｒ，Ｑ２Ｂ，Ｑ２Ｂｎ，Ｑ２Ｂｒの駆動能力の低下が軽減され、回路の動作寿命が延びるという効果が得られる。

また本実施の形態の変形例としては、図１８に示すように、トランジスタＱ２Ｂｎのソースを第１順方向クロック端子ＣＫ１ｎに接続させ、トランジスタＱ２Ｂｒのソースを第１順方向クロック端子ＣＫ１ｎに接続させてもよい。

さらに同図の如く、単位シフトレジスタＳＲに実施の形態２で説明した第２順方向クロック端子ＣＫ２ｎおよび第２逆方向クロック端子ＣＫ２ｒを設け、トランジスタＱ２Ａｎのソースを第２順方向クロック端子ＣＫ２ｎに接続させ、トランジスタＱ２Ａｒのソースを第２逆方向クロック端子ＣＫ２ｒに接続させてもよい。なお同図においては、実施の形態２を適用して、トランジスタＱ２Ｂｎのゲートを第２順方向クロック端子ＣＫ２ｎに接続させ、トランジスタＱ２Ｂｒのゲートを第２順方向クロック端子ＣＫ２ｎに接続させた例を示している。もちろんそれらトランジスタＱ２Ｂｎ，Ｑ２Ｂｒのゲートは、図１７と同様に、第２クロック端子ＣＫ２に接続していてもよい。

なお上記の実施の形態２，３は本実施の形態に対しても適用可能である。

＜実施の形態７＞
図１９は実施の形態６に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本実施の形態では、実施の形態３（図１３）を、実施の形態６で説明した変形例の単位シフトレジスタＳＲ（図１８）に適用させたものである。この構成によれば、実施の形態３，６それぞれの効果が得られる。さらに単位シフトレジスタＳＲを構成するトランジスタのうち、ソースが第１電源端子Ｓ１に接続されるものはトランジスタＱ５，Ｑ５ｎ，Ｑ５ｒ，Ｑ６だけになり、低電位側電源電位ＶＳＳを供給するための配線領域を最小限にすることができる。よって回路の占有面積を小さくすることができる。

＜実施の形態８＞
先に述べたとおり実施の形態１では、非選択期間に出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ、逆方向出力端子ＯＵＴｒおよびノードＮ１，Ｎ１ｎ，Ｎ１ｒを放電（プルダウン）するトランジスタ（以下「プルダウントランジスタ」と称す）Ｑ２Ａ，Ｑ２Ｂ，Ｑ２Ａｎ，Ｑ２Ｂｎ，Ｑ２Ａｒ，Ｑ２Ｂｒ，Ｑ５，Ｑ５ｎ，Ｑ５ｒのゲートを、クロック信号ＣＬＫ，／ＣＬＫの周期で交流的にバイアスすることによって、それらのしきい値電圧シフトを抑制していた。それにより、各プルダウントランジスタの駆動能力の低下を抑え、誤信号の発生を防止する効果を高めていた。

本実施の形態ではそれとは別の手法により、非選択期間に出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ、逆方向出力端子ＯＵＴｒおよびノードＮ１，Ｎ１ｎ，Ｎ１ｒを放電するプルダウントランジスタのしきい値電圧シフトを抑制する手法を示す。

図２０は実施の形態６に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。同図を参照し、本実施の形態に係る単位シフトレジスタＳＲの構成について説明する。

本実施の形態に係る単位シフトレジスタＳＲには、所定の第１および第２フレーム信号ＶＦＲ，／ＶＦＲ（第１および第２制御信号）がそれぞれ入力される第１および第２フレーム信号端子ＣＴＡ，ＣＴＢ（第１および第２制御端子）を備えている。回路の対称性から、第１および第２フレーム信号ＶＦＲ，／ＶＦＲは、それぞれ第１および第２フレーム信号端子ＣＴＡ，ＣＴＢのどちらに入力されてよいが、ここでは単位シフトレジスタＳＲ₁〜ＳＲ_nの全てにおいて、第１フレーム信号端子ＣＴＡには第１フレーム信号ＶＦＲが入力され、第２フレーム信号端子ＣＴＢには第２フレーム信号／ＶＦＲが入力されるものとする。

上記の第１および第２フレーム信号ＶＦＲ，／ＶＦＲは互いに相補な信号である。この第１および第２フレーム信号ＶＦＲ，／ＶＦＲは、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されることが望ましく、例えば、表示画像の１フレーム毎の周期でレベルが切り替わるよう制御される。当該周期は１フレーム毎でなくてもよく、その整数倍（例えば２フレーム毎、３フレーム毎など）であってもよい。ゲート線駆動回路３０は、１フレーム期間ごとにゲート線ＧＬ₁〜ＧＬ_nを繰り返し活性化させるように動作するので、映像信号のフレーム周期がその動作周期と定義される。

本実施の形態の単位シフトレジスタＳＲも、ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３とから成っている。

ゲート線駆動部４１の出力段は、実施の形態１と同様に、出力端子ＯＵＴと第１クロック端子ＣＫ１との間に接続するトランジスタＱ１と、共に出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２Ａ，Ｑ２Ｂとにより構成されている。ここでも、トランジスタＱ１のゲートが接続するノードを「ノードＮ１」と定義する。トランジスタＱ１のゲートとソースとの間すなわちノードＮ１と出力端子ＯＵＴとの間には容量素子Ｃ１が設けられている。

トランジスタＱ１は、トランジスタＱ３Ｄｎ，Ｑ４Ｄｎ，Ｑ３Ｄｒ，Ｑ４Ｄｒから成る回路によって駆動され、当該回路は図７に示したものと同様の構成である。即ち、トランジスタＱ３Ｄｎは、順方向入力端子ＩＮｎ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続されおり、トランジスタＱ４Ｄｎは、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートが順方向リセット端子ＲＳＴｎに接続する。またトランジスタＱ３Ｄｒは、逆方向入力端子ＩＮｒ側がアノード、ノードＮ１側がカソードとなるようにダイオード接続され、トランジスタＱ４Ｄｒは、ノードＮ１と第１電源端子Ｓ１との間に接続し、ゲートが逆方向リセット端子ＲＳＴｒに接続する。

本実施の形態のゲート線駆動部４１は、インバータを２つ（第１および第２インバータ）備えている。トランジスタＱ２Ａのゲートノードを「ノードＮ２Ａ」、トランジスタＱ２Ｂのゲートノードを「ノードＮ２Ｂ」とそれぞれ定義すると、トランジスタＱ６Ａ，Ｑ７Ａから成る第１インバータは、ノードＮ１を入力端とし、ノードＮ２Ａを出力端としている。またトランジスタＱ６Ｂ，Ｑ７Ｂから成る第２インバータは、ノードＮ１を入力端とし、ノードＮ２Ｂを出力端としている。

つまり、トランジスタＱ２Ａ，Ｑ２Ｂは共に出力端子ＯＵＴを放電するものであるが、トランジスタＱ２Ａは第１インバータの出力に制御され、トランジスタＱ２Ｂは第２インバータの出力に制御されることとなる。

第１インバータにおいて、トランジスタＱ６Ａは、ノードＮ２Ａと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。トランジスタＱ７Ａは、ノードＮ２Ａと第１フレーム信号端子ＣＴＡとの間に接続され、そのゲートは第１フレーム信号端子ＣＴＡに接続される。つまりトランジスタＱ７Ａは、第１フレーム信号端子ＣＴＡ側がアノード、ノードＮ２Ａ側がカソードとなるようにダイオード接続されている。

トランジスタＱ６ＡはトランジスタＱ７Ａよりもオン抵抗が充分低く設定されている。つまり第１インバータは、ダイオード接続されたトランジスタＱ７Ａを負荷素子とするレシオ型インバータであり、それが出力するＬレベルの電位はトランジスタＱ６Ａ，Ｑ７Ａのオン抵抗の比で決まる値となる。但し当該第１インバータは、通常のインバータと異なり、その電源として第１フレーム信号ＶＦＲが供給されている。

第２インバータにおいては、トランジスタＱ６Ｂは、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ１に接続される。負荷素子であるトランジスタＱ７Ｂは、ノードＮ２Ｂと第２フレーム信号端子ＣＴＢとの間に接続され、そのゲートは第２フレーム信号端子ＣＴＢに接続される。つまりトランジスタＱ７Ｂは、第２フレーム信号端子ＣＴＢ側がアノード、ノードＮ２Ｂ側がカソードとなるようにダイオード接続されている。この第２インバータもレシオ型インバータであり、その電源としては第２フレーム信号／ＶＦＲが供給されている。

さらにゲート線駆動部４１は、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートがノードＮ２Ａに接続したトランジスタＱ５Ａと、ノードＮ１と第１電源端子Ｓ１との間に接続し、そのゲートがノードＮ２Ｂに接続したトランジスタＱ５Ｂとを備えている。つまりトランジスタＱ５Ａ，Ｑ５Ｂは共にノードＮ１を放電するものであるが、トランジスタＱ５Ａは第１インバータの出力により制御され、トランジスタＱ５Ｂは第２インバータの出力により制御される。

このようにゲート線駆動部４１においては、出力端子ＯＵＴおよびノードＮ１のプルダウントランジスタのうちのトランジスタＱ２Ａ，Ｑ５Ａは第１インバータにより駆動される。即ち、当該トランジスタＱ２Ａ，Ｑ５Ａは、ノードＮ１のレベルを第１インバータが反転させたレベルに基づいて制御されることになる。但し、第１インバータは第１フレーム信号ＶＦＲを電源としているため、そのような制御が行われるのは第１フレーム信号ＶＦＲがＨレベルの期間だけであり、それ以外の期間ではトランジスタＱ２Ａ，Ｑ５Ａはゲートがバイアスされず休止状態になる。

一方、トランジスタＱ２Ｂ，Ｑ５Ｂは第２インバータにより駆動される。即ち、当該トランジスタＱ２Ｂ，Ｑ５Ｂは、ノードＮ１のレベルを第２インバータが反転させたレベルに基づいて制御されることになる。但し、第２インバータは第２フレーム信号／ＶＦＲを電源としているため、そのような制御が行われるのは第２フレーム信号／ＶＦＲがＨレベルの期間だけであり、それ以外の期間ではトランジスタＱ２Ｂ，Ｑ５Ｂはゲートがバイアスされず休止状態になる。

さらにゲート線駆動部４１は、第１フレーム信号端子ＣＴＡとノードＮ２Ａの間に接続したトランジスタＱ８Ａと、第２フレーム信号端子ＣＴＢとノードＮ２Ｂとの間に接続したトランジスタＱ８Ｂとを備える。トランジスタＱ８ＡのゲートはトランジスタＱ８Ｂのソース（第２フレーム信号端子ＣＴＢ）に接続し、トランジスタＱ８ＢのゲートはトランジスタＱ８Ａのソース（第１フレーム信号端子ＣＴＡ）に接続する。即ち、トランジスタＱ８ＡおよびトランジスタＱ８Ｂは、その片方の主電極（ソース）がたすき掛けに互いのゲートに接続されており、いわゆるフリップフロップ回路を構成している。

次に、順方向シフト部４２および逆方向シフト部４３の構成を説明する。順方向シフト部４２および逆方向シフト部４３は、図７に示したものに類似した構成を有している。

即ち、本実施の形態の順方向シフト部４２は、ノードＮ１ｎのプルダウントランジスタとして、図７のトランジスタＱ５ｎに代えて、２つのトランジスタＱ５Ａｎ，Ｑ５Ｂｎを設けたものである。トランジスタＱ５Ａｎ，Ｑ５Ｂｎは、共にノードＮ１ｎと第１電源端子Ｓ１との間に接続しているが、トランジスタＱ５ＡｎのゲートはノードＮ２Ａに接続され、トランジスタＱ５ＢｎのゲートはノードＮ２Ｂに接続される。さらに、トランジスタＱ２ＡｎのゲートはノードＮ２Ａに接続され、トランジスタＱ２ＢｎのゲートはノードＮ２Ｂに接続される。

つまり順方向シフト部４２において、順方向出力端子ＯＵＴｎおよびノードＮ１ｎのプルダウントランジスタのうちのトランジスタＱ２Ａｎ，Ｑ５Ａｎは、ゲート線駆動部４１の第１インバータにより駆動される。一方、トランジスタＱ２Ｂｎ，Ｑ５Ｂｎはゲート線駆動部４１の第２インバータにより駆動される。

また本実施の形態の逆方向シフト部４３は、図７のトランジスタＱ５ｒに代えて、２つのトランジスタＱ５Ａｒ，Ｑ５Ｂｒを設けたものである。トランジスタＱ５Ａｒ，Ｑ５Ｂｒは、共にノードＮ１ｒと第１電源端子Ｓ１との間に接続しているが、トランジスタＱ５ＡｒのゲートはノードＮ２Ａに接続され、トランジスタＱ５ＢｒのゲートはノードＮ２Ｂに接続される。さらに、トランジスタＱ２ＡｒのゲートはノードＮ２Ａに接続され、トランジスタＱ２ＢｒのゲートはノードＮ２Ｂに接続される。

つまり逆方向シフト部４３において、逆方向出力端子ＯＵＴｒおよびノードＮ１ｒのプルダウントランジスタのうちのトランジスタＱ２Ａｒ，Ｑ５Ａｒは、ゲート線駆動部４１の第１インバータにより駆動される。一方、トランジスタＱ２Ｂｒ，Ｑ５Ｂｒはゲート線駆動部４１の第２インバータにより駆動される。

このように、本実施の形態の単位シフトレジスタＳＲは、出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ、逆方向出力端子ＯＵＴｒ、ノードＮ１，Ｎ１ｎ，Ｎ１ｒのプルダウントランジスタをそれぞれ２個ずつ有している。そして、それらのうちトランジスタＱ２Ａ，Ｑ５Ａ，Ｑ２Ａｎ，Ｑ５Ａｎ，Ｑ２Ａｒ，Ｑ５Ａｒのグループ（以下「グループＡ」）が、第１インバータにより駆動され、トランジスタＱ２Ｂ，Ｑ５Ｂ，Ｑ２Ｂｎ，Ｑ５Ｂｎ，Ｑ２Ｂｒ，Ｑ５Ｂｒのグループ（以下「グループＢ」）が第２インバータにより駆動される。上記の第１および第２フレーム信号ＶＦＲ，／ＶＦＲは、その２つのグループを切り替えて動作させるための信号として機能する。

以下、本実施の形態に係るゲート線駆動回路３０の動作を説明する。ここで、第１および第２フレーム信号は、他の各信号での仮定と同様に、そのＨレベルの電位が高電位側電源電位ＶＤＤ、Ｌレベルの電位が低電位側電源電位ＶＳＳ（＝０Ｖ）であるとする。但し、第１および第２フレーム信号ＶＦＲ，／ＶＦＲのＨレベル、Ｌレベルの各電位は、ゲート線駆動回路３０を正常に動作させることができる範囲のものであれば任意でよい。

図２０を参照し、代表的に単位シフトレジスタＳＲ_kの動作について説明する。あるブランキング期間に、第１フレーム信号ＶＦＲがＬレベルからＨレベルに、第２フレーム信号／ＶＦＲがＨレベルからＬレベルに、それぞれ切り換わったとする。すると単位シフトレジスタＳＲ_kでは、第１フレーム信号端子ＣＴＡがＨレベル、第２フレーム信号端子ＣＴＢがＬレベルになるので、トランジスタＱ７Ａがオン、トランジスタＱ７Ｂがオフになる。つまりゲート線駆動部４１において、第１インバータが活性状態になり、第２インバータが非活性状態になる。

またトランジスタＱ８Ｂがオンになり、ノードＮ２ＢがＬレベル（第２フレーム信号／ＶＦＲのレベル）になる。応じてトランジスタＱ５Ｂはオフになるが、当該トランジスタＱ５Ｂはその直前まではオンしてノードＮ１をＬレベルにしている。そのためこの時点でトランジスタＱ６Ａはオフである。また第２フレーム信号／ＶＦＲがＬレベルになったことでトランジスタＱ８Ａもオフである。従って、第１インバータの出力端であるノードＮ２ＡはトランジスタＱ７Ａにより充電されてＨレベルになる。

他方、第２フレーム信号／ＶＦＲがＬレベルになると、第２インバータには電源が供給されず、また第１フレーム信号ＶＦＲによってトランジスタＱ８Ｂがオンにされるので、第２インバータの出力端であるノードＮ２Ｂは、Ｌレベル（ＶＳＳ）に固定される。つまりその間、ゲート線駆動部４１のトランジスタＱ２Ｂ，Ｑ５Ｂは、ゲートがバイアスされず休止状態になる。

その結果、図２０のゲート線駆動部４１において、トランジスタＱ１，Ｑ２Ａ，Ｑ３Ｄｎ，Ｑ３Ｄｒ，Ｑ４Ｄｎ，Ｑ４Ｄｒ，Ｑ５Ａ，Ｑ６Ａ，Ｑ７Ａの組み合わせにより、図７のゲート線駆動部４１とほぼ同様の回路が構成される。

従って、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルのときの図２０のゲート線駆動部４１は、図７のゲート線駆動部４１と同様の動作を行うようになる。但し、図７のゲート線駆動部４１が備えるインバータがクロック信号ＣＬＫに応じて活性化するインバータであったのに対し、図２０のゲート線駆動部４１の第１インバータは、第１フレーム信号ＶＦＲに応じて活性化するのでノードＮ２Ａは非選択期間の間Ｈレベルに保たれる。つまり図７のトランジスタＱ２Ａ，Ｑ５Ａは非選択期間の間クロック信号／ＣＬＫの周期でオン、オフを繰り返すが、図２０のトランジスタＱ２Ａ，Ｑ５Ａは非選択期間の間オンに維持される。その点で図７のゲート線駆動部４１の動作とは異なる。

次に、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルのときの図２０の順方向シフト部４２および逆方向シフト部４３について説明する。上記のように、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルのとき、ノードＮ２ＢはＬレベルに固定されるので、順方向シフト部４２においてはトランジスタＱ２Ｂｎ，Ｑ５Ｂｎが休止状態になり、それ以外のトランジスタによって図７の順方向シフト部４２とほぼ同様の回路が構成される。同様に逆方向シフト部４３においてはトランジスタＱ２Ｂｒ，Ｑ５Ｂｒが休止状態になり、それ以外のトランジスタによって図７の逆方向シフト部４３とほぼ同様の回路が構成される。

その結果、図２０の順方向シフト部４２および逆方向シフト部４３は、図７のそれらとほぼ同様の動作を行うことになる。但し、上記のように本実施の形態では非選択期間の間ノードＮ２ＡはＨレベルに保たれるので、その間はトランジスタＱ２Ａｎ，Ｑ５Ａｎ，Ｑ２Ａｒ，Ｑ５Ａｒはオンに維持される。その点で図７の順方向シフト部４２および逆方向シフト部４３の動作とは異なる。

以上より、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルである期間は、図２０の単位シフトレジスタＳＲ_kは、図７の単位シフトレジスタＳＲ_kとほぼ同様の動作を行うことになる。

そして次のブランキング期間で、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルになると、ゲート線駆動部４１ではそれまでとは逆に、トランジスタＱ８Ｂがオフすると共にトランジスタＱ６Ｂ，Ｑ７Ｂより成る第２インバータが活性化されて、ノードＮ２ＢがＨレベルになる。またトランジスタＱ８Ａがオンになると共に第１インバータが非活性状態になるため、ノードＮ２ＡはＬレベル（ＶＳＳ）に固定される。

即ち、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルである期間では、トランジスタＱ２Ａ，Ｑ５Ａのゲートはバイアスされず、当該トランジスタＱ２Ａ，Ｑ５Ａが休止状態になる。また、第１インバータも電源が供給されないため動作しない。従って、図２０のゲート線駆動部４１においては、トランジスタＱ１，Ｑ２Ｂ，Ｑ３Ｄｎ，Ｑ３Ｄｒ，Ｑ４Ｄｎ，Ｑ４Ｄｒ，Ｑ５Ｂ，Ｑ６Ｂ，Ｑ７Ｂの組み合わせにより、図７のゲート線駆動部４１とほぼ同様の回路が構成される。

その結果、図２０のゲート線駆動部４１は、図７のゲート線駆動部４１と同様の動作を行うようになる。但し、第２インバータは第２フレーム信号／ＶＦＲに応じて活性化するので、非選択期間の間ノードＮ２ＢはＨレベルに保たれ、その間トランジスタＱ２Ｂ，Ｑ５Ｂはオンに維持される。その点で図７のゲート線駆動部４１の動作とは異なる。

また順方向シフト部４２においてはトランジスタＱ２Ａｎ，Ｑ５Ａｎが休止状態になり、それ以外のトランジスタによって図７の順方向シフト部４２とほぼ同様の回路が構成される。同様に逆方向シフト部４３においてはトランジスタＱ２Ａｒ，Ｑ５Ａｒが休止状態になり、それ以外のトランジスタによって図７の逆方向シフト部４３とほぼ同様の回路が構成される。

その結果、図２０の順方向シフト部４２および逆方向シフト部４３は、図７のそれらとほぼ同様の動作を行うことになる。但し、非選択期間の間ノードＮ２ＢはＨレベルに保たれるので、トランジスタＱ２Ｂ，Ｑ５Ｂはオンに維持される。その点で図７の順方向シフト部４２および逆方向シフト部４３の動作とは異なる。

以上より、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルである期間も、図２０の単位シフトレジスタＳＲ_kは、図７の単位シフトレジスタＳＲ_kとほぼ同様の動作を行うことができる。

このように、本実施の形態の単位シフトレジスタＳＲも、図７の回路と同様の動作を行うことができる。そして、プルダウントランジスタのグループＡ（トランジスタＱ２Ａ，Ｑ５Ａ，Ｑ２Ａｎ，Ｑ５Ａｎ，Ｑ２Ａｒ，Ｑ５Ａｒ）とグループＢ（トランジスタＱ２Ｂ，Ｑ５Ｂ，Ｑ２Ｂｎ，Ｑ５Ｂｎ，Ｑ２Ｂｒ，Ｑ５Ｂｒ）とが、第１および第２フレーム信号ＶＦＲ，／ＶＦＲが反転する毎に交互に休止状態になるので、それらのゲートが継続的にバイアスされることが防止される。従って、各プルダウントランジスタのしきい値電圧シフトは抑えられ、それらの駆動能力の低下が抑制される。よって非選択期間における出力端子ＯＵＴ、順方向出力端子ＯＵＴｎ、逆方向出力端子ＯＵＴｒおよびノードＮ１，Ｎ１ｎ，Ｎ１ｒをより確実にＬレベルに維持することができるようになり、誤信号の発生を防止する高い効果が得られる。

また本実施の形態では、第１および第２フレーム信号ＶＦＲ，／ＶＦＲによるグループＡとグループＢとの切り換え周期（フレーム期間に相当）が、実施の形態１におけるトランジスタＱ２，Ｑ５とトランジスタＱ７，Ｑ８との切り換え周期（クロック信号ＣＬＫ，／ＣＬＫの周期に相当）よりも数十倍長い。そのため実施の形態１よりも消費電力を低減することができる。但し、第１および第２フレーム信号ＶＦＲ，／ＶＦＲの生成回路をゲート線駆動回路３０あるいは表示装置外部に設ける必要がある。

なお、上記の実施の形態３〜５は、本実施の形態の単位シフトレジスタＳＲに対しても適用可能である。

＜実施の形態９＞
実施の形態９では、実施の形態８の変形例を示す。図２１は実施の形態９に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。同図の如く、本実施の形態の単位シフトレジスタＳＲは、図２０の回路からトランジスタＱ４ｎ，Ｑ４ｒを省略したものである。

図２０の単位シフトレジスタＳＲ_kにおいて、例えば順方向シフト時に順方向リセット端子ＲＳＴｎに入力される次段のゲート線駆動信号Ｇ_k+1が活性化すると、トランジスタＱ４Ｄｎ，Ｑ４ｎ，Ｑ４ｒがオンすることによって、ノードＮ１，Ｎ１ｎ，Ｎ１ｒが放電され、ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３がそれぞれリセット状態になる。

しかし図２０の単位シフトレジスタＳＲでは、必ず第１および第２インバータの片方が活性状態にあるので、ノードＮ１がＬレベルになればノードＮ２Ａ，Ｎ２Ｂの何れかがＨレベルになり、それに応じてトランジスタＱ５Ａｎ，Ｑ５ＡｒまたはトランジスタＱ５Ａｎ，Ｑ５Ｂｒがオンし、それらによってもノードＮ１ｎ，Ｎ１ｒの放電が行われる。つまり、トランジスタＱ５Ａｎは、トランジスタＱ４ｎと同様に、順方向リセット端子ＲＳＴｎに入力される次段の順方向信号Ｇｎ_k+1が活性化したときにノードＮ１ｎを放電することができ、トランジスタＱ５Ａｒは、トランジスタＱ４ｒと同様に、順方向リセット端子ＲＳＴｒに入力される次段の順方向信号Ｇｒ_k+1が活性化したときにノードＮ１ｒを放電することができる。

従って、トランジスタＱ４ｎ，Ｑ４ｒを使用せずとも、ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３をリセット状態にすることができる。よって、図２１のようにトランジスタＱ４ｎ，Ｑ４ｒを省略しても、当該単位シフトレジスタＳＲは、図２０の回路と同様の動作を行うことができる。

本実施の形態によれば、トランジスタＱ４ｎ，Ｑ４ｒが省略される分、回路の形成面積の縮小化を図ることができる。

＜実施の形態１０＞
実施の形態８の単位シフトレジスタＳＲにおいては、プルダウントランジスタのグループＡ（トランジスタＱ２Ａ，Ｑ５Ａ，Ｑ２Ａｎ，Ｑ５Ａｎ，Ｑ２Ａｒ，Ｑ５Ａｒ）とグループＢ（トランジスタＱ２Ｂ，Ｑ５Ｂ，Ｑ２Ｂｎ，Ｑ５Ｂｎ，Ｑ２Ｂｒ，Ｑ５Ｂｒ）との交互の駆動を、それぞれ別のインバータ（第１および第２インバータ）を用いて行っているが、本実施の形態では同様の動作を１つのインバータを用いて行う例を示す。

図２２は、当該単位シフトレジスタＳＲの回路構成を示す図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。

本実施の形態の単位シフトレジスタＳＲは、図２０の第１および第２インバータ（トランジスタＱ６Ａ，Ｑ７Ａ，Ｑ６Ｂ，Ｑ７Ｂ）に代えて、トランジスタＱ６，Ｑ７から成る１つのインバータと、トランジスタＱ９Ａ，Ｑ９Ｂとから成る回路を設けたものであり、各プルダウントランジスタはその回路によって駆動される。

トランジスタＱ６，Ｑ７はレシオ型インバータを構成している。当該インバータの負荷素子であるトランジスタＱ７は、当該インバータの出力端（「ノードＮ３」と定義する）と高電位側電源電位ＶＤＤ２が供給される第３電源端子Ｓ３との間に接続しており、第３電源端子Ｓ３側がアノード、ノードＮ３側がカソードになるようダイオード接続される。トランジスタＱ６は、ノードＮ３と第１電源端子Ｓ１との間に接続され、そのゲートは当該インバータの入力端であるノードＮ１に接続される。トランジスタＱ６のオン抵抗は、トランジスタＱ７よりも充分小さく設定されている。なお電位ＶＤＤ２は、上記の電位ＶＤＤ（各信号のＨレベル）と同じであってもよい。

トランジスタＱ９Ａは、ノードＮ３とノードＮ２Ａとの間に接続し、トランジスタＱ９ＢはノードＮ３とノードＮ２Ｂとの間に接続する。トランジスタＱ９Ａのゲートは、第１フレーム信号ＶＦＲが入力される第１フレーム信号端子ＣＴＡに接続され、トランジスタＱ９Ｂのゲートは第２フレーム信号／ＶＦＲが入力される第２フレーム信号端子ＣＴＢに接続されている。

この構成によれば、第１フレーム信号ＶＦＲがＨレベル、第２フレーム信号／ＶＦＲがＬレベルの期間は、トランジスタＱ９Ａがオン、トランジスタＱ９Ｂがオフになるので、インバータの出力端すなわちノードＮ３はノードＮ２Ａに電気的に接続される。

つまりその間は、プルダウントランジスタのグループＡが駆動され、グループＢは休止状態になる。逆に、第１フレーム信号ＶＦＲがＬレベル、第２フレーム信号／ＶＦＲがＨレベルの期間は、トランジスタＱ９Ａがオフ、トランジスタＱ９Ｂがオンになるので、ノードＮ３はノードＮ２Ｂに電気的に接続される。つまりその間は、グループＢが駆動され、グループＡは休止状態になる。

このように、トランジスタＱ９Ａ，Ｑ９Ｂは、第１および第２フレーム信号ＶＦＲ，／ＶＦＲに基づいて、トランジスタＱ６，Ｑ７より成るインバータの出力端（ノードＮ３）を、ノードＮ２ＡおよびノードＮ２Ｂへと交互に接続させる切替回路として機能する。

実施の形態８では、プルダウントランジスタのグループＡとグループＢとの交互の動作を２つのインバータ（第１および第２インバータ）を交互に動作させることで行っていた。それに対し本実施の形態では、単一のインバータの出力端の接続先を、ノードＮ２ＡとノードＮ２Ｂとに交互に切り替えることによって行っている。その点を除けば、本実施の形態の単位シフトレジスタＳＲ（ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３）の動作は実施の形態８と同様であるので、ここでの詳細な説明は省略する。

本実施の形態においても、第１および第２フレーム信号ＶＦＲ，／ＶＦＲが反転する毎に、プルダウントランジスタのグループＡとグループＢとが交互に休止状態になるので、それらのゲートが直流的にバイアスされることが防止される。従って、実施の形態８と同様にプルダウントランジスタのしきい値電圧シフトを防止でき、誤信号の発生を防止することができる。

また本実施の形態では、実施の形態８と比較してゲートがノードＮ１に接続したトランジスタが少なく、ノードＮ１に接続されるトランジスタのゲート容量が小さくなる。よって、ノードＮ１の寄生容量が低減され、第１クロック端子ＣＫ１に入力されるクロック信号によるノードＮ１の昇圧効果が高くなり、トランジスタＱ１の駆動能力が向上するという利点もある。また使用されるトランジスタが実施の形態８より少ないため、回路の占有面積が小さくなるという利点もある。

なお、上記の実施の形態３〜５は、本実施の形態の単位シフトレジスタＳＲに対しても適用可能である。また実施の形態９も本実施の形態の単位シフトレジスタＳＲに対して適用可能である。即ち、図２３に示すように、図２２の回路からトランジスタＱ４ｎ，Ｑ４ｒを省略してもよい。

＜実施の形態１１＞
図２４は、実施の形態１１に係る単位シフトレジスタＳＲの回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。本実施の形態の単位シフトレジスタＳＲは、図７の回路に対し、ゲート線駆動部４１のトランジスタＱ２Ａを省略している。

トランジスタＱ２Ａは、容量素子Ｃ２およびトランジスタＱ６から成るインバータの出力（ノードＮ２のレベル）に応じて出力端子ＯＵＴの電荷を放電するよう機能するものであったが、出力端子ＯＵＴ（ゲート線ＧＬ）におけるノイズ発生のタイミングや、そのノイズの大きさ等によってはそれを省略することができる場合がある。

トランジスタＱ２Ａが省略されることにより、単位シフトレジスタＳＲの形成面積を縮小化できる。またノードＮ２に付随する寄生容量が低減されるので、容量素子Ｃ２の容量値を小さくすることができる点でも、回路面積の縮小化に寄与できる。またトランジスタＱ２Ａのゲート容量により消費されていた電力を削減できるという利点もある。

またトランジスタＱ２Ａのみならず、順方向シフト部４２のトランジスタＱ２Ａｎ並びに逆方向シフト部４３のトランジスタＱ２Ａｒも省略してもよい。但し、トランジスタＱ２Ａを省略しても、トランジスタＱ２Ａｎ，Ｑ２Ａｒは残した方が、より誤動作は起こり難い。

例えば、トランジスタＱ２Ａｎが省略された場合、順方向シフト時の第１順方向クロック端子ＣＫ１ｎのクロック信号（順方向クロック）の立ち上がりのタイミングで、順方向出力端子ＯＵＴｎが高インピーダンス状態になる。順方向出力端子ＯＵＴｎは、その容量負荷が、ゲート線ＧＬが接続される出力端子ＯＵＴに比べて小さいため、高インピーダンス状態になると第１順方向クロック端子ＣＫ１ｎのクロック信号の立ち上がりに応じてレベルが上昇しやすくなる。つまり誤信号としての順方向信号Ｇｎが出力されやすくなる。

また、逆方向出力端子ＯＵＴｒも、その容量負荷が出力端子ＯＵＴに比べて小さいため、トランジスタＱ２Ａｒが省略された場合には、逆方向シフト時に第１逆方向クロック端子ＣＫ１ｒのクロック信号（逆方向クロック）の立ち上がりのタイミングで、誤信号としての逆方向信号Ｇｒが出力されやすくなる。これらの誤信号の発生を防止すべく、トランジスタＱ２Ａｎ，Ｑ２Ａｒは残しておくことが好ましい。

＜実施の形態１２＞
図２５は実施の形態１２に係る単位シフトレジスタＳＲの構成を示す回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。当該単位シフトレジスタＳＲは、図７の回路に対し、トランジスタＱ２Ｂを省略している。

トランジスタＱ２Ｂは、第２クロック端子ＣＫ２のクロック信号に応じて出力端子ＯＵＴの電荷を放電するよう機能するものであったが、出力端子ＯＵＴ（ゲート線ＧＬ）におけるノイズ発生のタイミングや、そのノイズの大きさ等によってはそれを省略することができる場合がある。

トランジスタＱ２Ｂが省略されることにより、単位シフトレジスタＳＲの形成面積を縮小化できる。またトランジスタＱ２Ｂのゲート容量により消費されていた電力を削減できるという利点もある。

トランジスタＱ２ＢのみならずトランジスタＱ２Ｂｎ，Ｑ２Ｂｒも省略してもよい。但し、トランジスタＱ２Ｂを省略しても、トランジスタＱ２Ｂｎ，Ｑ２Ｂｒは残した方が、より誤動作は起こり難い。

先に述べたように、順方向出力端子ＯＵＴｎおよび逆方向出力端子ＯＵＴｒは、その容量負荷が出力端子ＯＵＴに比べ小さいため、トランジスタＱ２Ｂｎ，Ｑ２Ｂｒが省略されたことで高インピーダンス状態になると、そのレベルがノイズの影響等により上昇しやすい。つまり誤信号としての順方向信号Ｇｎおよび逆方向信号Ｇｒが（実施の形態１１のようにトランジスタＱ２Ａｎ，Ｑ２Ａｒを省略した場合ほどではないが）出力されやすくなる。よってそれを防止すべく、トランジスタＱ２Ｂｎ，Ｑ２Ｂｒは残しておくことが好ましい。

＜実施の形態１３＞
図２６は、実施の形態１３に係る単位シフトレジスタＳＲの構成を示す回路図である。同図においても、代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。本実施の形態では、特に回路の占有面積の削減を優先した例である。

本実施の形態の単位シフトレジスタＳＲは、図７の回路に対し、ゲート線駆動部４１のノードＮ１と、順方向シフト部４２のノードＮ１ｎと、逆方向シフト部４３のノードＮ１ｒとを互いに接続させたものである。ノードＮ１，Ｎ１ｎ，Ｎ１ｒを共通化すると、トランジスタＱ３Ｄｎ，Ｑ３ｎが完全に並列な関係になるので、それらの機能を１つのトランジスタで実現できる（片方を省略できる）。同様に、トランジスタＱ４Ｄｎ，Ｑ４ｎも互いに並列な関係になるので、それらの機能を１つのトランジスタで実現できる。またトランジスタＱ３Ｄｒ，Ｑ３ｒも互いに並列な関係になるので、それらの機能を１つのトランジスタで実現でき、トランジスタＱ４Ｄｒ，Ｑ４ｒも互いに並列な関係になるので、それらの機能を１つのトランジスタで実現できる。さらに、トランジスタＱ５，Ｑ５ｒ，Ｑ５ｎも互いに並列になるのでそれらの機能を１つのトランジスタで実現できる（そのうち２つを省略できる）。

図２６では、トランジスタＱ３Ｄｎ、Ｑ３Ｄｒ、Ｑ４Ｄｎ、Ｑ４Ｄｒ、Ｑ５Ｄｎ、Ｑ５Ｄｒを省略している。また図７の容量素子Ｃ１を残し、容量素子Ｃ１ｎ，Ｃ１ｒを省略している。

このようにノードＮ１，Ｎ１ｎ，Ｎ１ｒを共通化することによって、トランジスタの数を少なくすることができ、回路の占有面積を削減することができる。但し、以下の問題を伴う点に留意すべできる。

図２６の単位シフトレジスタＳＲ_kにおいて、例えば順方向シフト時にクロック信号ＣＬＫの立ち上がり応じてノードＮ１，Ｎ１ｎ，Ｎ１ｒ（以下「ノードＮ１」と総称する）が昇圧されたとき、トランジスタＱ１ｒのドレイン（第１逆方向クロック端子ＣＫ１ｒ）およびソース（逆方向出力端子ＯＵＴｒ）は共にＬレベル（ＶＳＳ）である。つまりそのときトランジスタＱ１ｒのゲートは、ソースおよびドレインに対して正にバイアスされ、その大きさは昇圧後のノードＮ１の電圧という大きなものなる。よってトランジスタＱ１ｒのしきい値電圧は、図７の回路よりも大きく正側にシフトする。

従って、その後にゲート線駆動回路３０を逆方向シフトの動作に切り換えたときに、逆方向信号Ｇｒのレベルがそのしきい値電圧シフト分だけ低下し、逆方向信号Ｇｒにおけるマージンが低下するという問題が生じる。

また順方向シフト時においても、ノードＮ１が昇圧されている間はトランジスタＱ１ｒにはチャネルが形成され、これがノードＮ１とトランジスタＱ１ｒのドレインおよびソースと間の寄生容量を増大させる。このノードＮ１に付随する寄生容量の増大は、容量素子Ｃ１によるノードＮ１の昇圧効果を低下させる方向に働くので、その大きさによってはトランジスタＱ１の駆動能力を低下させてしまう場合もある。

また上記のように、図２６では、図７の容量素子Ｃ１を残し、容量素子Ｃ１ｎ，Ｃ１ｒを省略している。その理由は、出力端子ＯＵＴは順方向シフト時および逆方向シフト時の両方で活性化されるため、容量素子Ｃ１は常に共通化されたノードＮ１の昇圧効果を高めるように作用できるが、容量素子Ｃ１ｎ，Ｃ１ｒはそうとは限らないからである。

即ち、順方向出力端子ＯＵＴｎは順方向シフト時のみ活性化され、逆方向出力端子ＯＵＴｒは逆方向シフト時のみ活性化されるので、容量素子Ｃ１ｎは順方向シフト時のみ、容量素子Ｃ１ｒは逆方向シフト時のみにしか、それぞれノードＮ１を昇圧させることができない。しかも、逆方向シフト時の容量素子Ｃ１ｎおよび順方向シフト時の容量素子Ｃ１ｒは、それぞれノードＮ１の昇圧を抑えるように作用するため、結果的として容量素子Ｃ１ｎ，Ｃ１ｒは互いの昇圧効果を相殺するように働く。よって容量素子Ｃ１ｎ，Ｃ１ｒを残すのは占有面積の観点のみならず、動作効率の観点からも非効率である。

なお、本実施の形態は、上記の実施の形態２〜１２の単位シフトレジスタＳＲ（図１２〜図２５）に対しても適用可能である。それら各単位シフトレジスタＳＲにおいても、ノードＮ１，Ｎ１ｎ，Ｎ１ｒを共通にすれば、トランジスタＱ３Ｄｎ，Ｑ３ｎの片方、トランジスタＱ４Ｄｎ，Ｑ４ｎの片方、トランジスタＱ３Ｄｒ，Ｑ３ｒの片方、トランジスタＱ４Ｄｒ，Ｑ４ｒの片方が省略できる。さらに、実施の形態２〜７，１１，１２の単位シフトレジスタＳＲ（図１２〜図１９、図２４および図２５）に適用した場合には、トランジスタＱ５，Ｑ５ｎ，Ｑ５ｒのうちの２つを省略できる。また実施の形態８〜１０の単位シフトレジスタＳＲ（図２０〜図２３）に適用した場合には、トランジスタＱ５Ａ，Ｑ５Ａｎ，Ｑ５Ａｒのうちの２つ、並びに、トランジスタＱ５Ｂ，Ｑ５Ｂｎ，Ｑ５Ｂｒのうちの２つを省略できる。

＜実施の形態１４＞
図２７は、実施の形態１４に係るゲート線駆動回路３０の構成を示す図である。同図のように、本実施の形態では、最前段の単位シフトレジスタＳＲ₁のさらに前段にダミーの単位シフトレジスタであるダミー段ＳＲＤ１を設けると共に、最後段の単位シフトレジスタＳＲ_nのさらに次段にもダミーの単位シフトレジスタであるダミー段ＳＲＤ２を設けている。なお、単位シフトレジスタＳＲ₁〜ＳＲ_nの回路構成は、上記の実施の形態１〜１３および後述の実施の形態１５のいずれのものを用いてもよい。

ダミー段ＳＲＤ１は、単位シフトレジスタＳＲ₁が出力する逆方向信号Ｇｒ₁を受け、それが活性化された次のタイミングで当該ダミー段ＳＲＤ１の出力信号であるダミー信号Ｄｒを活性化させる。よってダミー信号Ｄｒは、逆方向シフトのエンド信号として用いることができる。そこで単位シフトレジスタＳＲ₁の逆方向リセット端子ＲＳＴｒには、図２の逆方向エンド信号ＥＤｒに代えて、ダミー信号Ｄｒを入力させる。

ダミー段ＳＲＤ２は、単位シフトレジスタＳＲ_nが出力する順方向信号Ｇｎ_nを受け、それが活性化された次のタイミングで当該ダミー段ＳＲＤ２の出力信号であるダミー信号Ｄｎを活性化させる。よってダミー信号Ｄｎは、順方向シフトのエンド信号として用いることができる。そこで単位シフトレジスタＳＲ_nの順方向リセット端子ＲＳＴｎには、図２の順方向エンド信号ＥＤｎに代えて、ダミー信号Ｄｎを入力させる。

このように本実施の形態では、順方向エンド信号ＥＤｎおよび逆方向エンド信号ＥＤｒが不要になる。そのため図２７のゲート線駆動回路３０では、図２のスタート／エンド信号発生器３２に代えて、順方向スタート信号ＳＴｎおよび逆方向スタート信号ＳＴｒだけを出力するスタート信号発生器３３を採用している。

図２８（ａ），（ｂ）に、スタート信号発生器３３の構成例を示す。同図は、基本となる通常のスタート信号ＳＴ（各フレーム期間の先頭に対応するもの）を用いて、順方向スタート信号ＳＴｎおよび逆方向スタート信号ＳＴｒを生成する回路を示している。図２８（ａ），（ｂ）のスタート信号発生器３３は、図６（ａ），（ｂ）のスタート／エンド信号発生器３２の回路のうちの、順方向スタート信号ＳＴｎおよび逆方向スタート信号ＳＴｒを生成する部分だけを取り出したものと同じである。図２８（ａ），（ｂ）においても、順方向スタート信号ＳＴｎは端子ＳＯＵＴ１から出力され、逆方向スタート信号ＳＴｒは端子ＳＯＵＴ２から出力されるものとする。

図２８（ａ）は順方向シフト時の状態を示している。スイッチＳＷ７は、端子ＳＯＵＴ１に順方向スタート信号ＳＴｎとしてスタート信号ＳＴを供給し、スイッチＳＷ９は端子ＳＯＵＴ２を第１電源端子Ｓ１に接続させて、逆方向スタート信号ＳＴｒをＬレベルに固定する。図２８（ｂ）は逆方向シフト時の状態を示している。スイッチＳＷ７、端子ＳＯＵＴ１を第１電源端子Ｓ１に接続させ、順方向スタート信号ＳＴｎをＬレベルに固定し、スイッチＳＷ９は、端子ＳＯＵＴ２に逆方向スタート信号ＳＴｒとしてスタート信号ＳＴを供給する。

図２８（ａ），（ｂ）のような回路を用いれば、スタート信号発生器３３は、実質的に通常のスタート信号ＳＴのみを用いて、順方向スタート信号ＳＴｎおよび逆方向スタート信号ＳＴｒを生成することができるため、コストの低減を図ることができる。もちろん、スタート信号発生器３３が、その２つの信号をそれぞれ独立に生成するものであってもよい。

ダミー段ＳＲＤ１，ＳＲＤ２としては、単位シフトレジスタＳＲ１〜ＳＲｎと同様の構成のもの使用することもできる。しかし上記したように、ダミー段ＳＲＤ１は、自己の次段である単位シフトレジスタＳＲ₁からの逆方向信号Ｇｒ₁を受け、その次のタイミングでダミー信号Ｄｒを出力する動作、即ち逆方向シフトを専ら行うものである。よってダミー段ＳＲＤ１は、ゲート線駆動部４１および順方向シフト部４２を備える必要はない。

同様に、ダミー段ＳＲＤ２は、自己の前段である単位シフトレジスタＳＲ_nからの順方向信号Ｇｎ_nを受け、その次のタイミングでダミー信号Ｄｎを出力する動作、即ち順方向シフトを専ら行うものである。よってダミー段ＳＲＤ２は、ゲート線駆動部４１および逆方向シフト部４３を備える必要はない。

以下に、ダミー段ＳＲＤ１，ＳＲＤ２の構成例を示す。図２９は、ダミー段ＳＲＤ１の構成を示す回路図である。このダミー段ＳＲＤ１は、逆方向シフト部４３のみから成っている。即ち、当該ダミー段ＳＲＤ１は、逆方向出力端子ＯＵＴｒから出力される信号をダミー信号Ｄｒとして用いている。

但し、上記の各実施の形態で示した単位シフトレジスタＳＲでは、逆方向シフト部４３のトランジスタＱ２Ａｒ，Ｑ５ｒはゲート線駆動部４１内のインバータによって制御されており逆方向シフト部４３自身はインバータを備えていなかった。ダミー段ＳＲＤ１ではゲート線駆動部４１が省略されているので、代わりに逆方向シフト部４３自身にノードＮ１ｒを入力端、トランジスタＱ２Ａｒ，Ｑ５ｒのゲートノード（「ノードＮ２ｒ」と定義）を出力端とするインバータを設ける。

本実施の形態ではそのインバータとして、容量素子Ｃ２ｒおよびトランジスタＱ６ｒから成る容量性負荷型のインバータを用いている。図２９の如く、容量素子Ｃ２ｒは、ノードＮ２ｒと第１逆方向クロック端子ＣＫ１ｒとの間に接続する。つまり当該インバータには、逆方向クロック／ＣＬＫｒが電源として供給される。またトランジスタＱ６ｒは、ノードＮ２ｒと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１ｒに接続される。

またダミー段ＳＲＤ１よりも前段は存在しないので、当該ダミー段ＳＲＤ１をリセット状態にするために、実施の形態３の技術を適用する。即ち、逆方向リセット端子ＲＳＴｒ（トランジスタＱ４ｒのゲート）に逆方向クロックＣＬＫｒを入力させると共に、トランジスタＱ４ｒのソースを、逆方向信号Ｇｒ₁が入力される逆方向入力端子ＩＮｒに接続させる。実施の形態３で説明したように、このように構成すれば、逆方向リセット端子ＲＳＴｒにその前段の逆方向信号Ｇｒを入力させる必要がなくなる。よって、自己よりも前段が存在しないダミー段ＳＲＤ１もリセット状態になることができる。

なお、ダミー段ＳＲＤ１の動作は、上記の各実施の形態における逆方向シフト部４３と基本的に同じであるので、ここでの説明は省略する。

また図３０は、ダミー段ＳＲＤ２の構成を示す回路図である。このダミー段ＳＲＤ２は、順方向シフト部４２のみから成っている。即ち、当該ダミー段ＳＲＤ２は、順方向出力端子ＯＵＴｎから出力される信号をダミー信号Ｄｎとして用いている。

但し、上で示した各単位シフトレジスタＳＲでは、順方向シフト部４２自身はトランジスタＱ２Ａｎ，Ｑ５ｎを駆動するインバータを備えていなかった。そこでその代わりに、ダミー段ＳＲＤ２には、順方向シフト部４２自身に、ノードＮ１ｎを入力端、トランジスタＱ２Ａｎ，Ｑ５ｎのゲートノード（「ノードＮ２ｎ」と定義）を出力端とするインバータを設ける。

ダミー段ＳＲＤ２では、図３０の如く、容量素子Ｃ２ｎおよびトランジスタＱ６ｎから成る容量性負荷型のインバータを設けている。容量素子Ｃ２ｎは、ノードＮ２ｎと第１順方向クロック端子ＣＫ１ｎとの間に接続する。つまり当該インバータには、順方向クロックＣＬＫｎが電源として供給される。またトランジスタＱ６ｎは、ノードＮ２ｎと第１電源端子Ｓ１との間に接続し、ゲートがノードＮ１ｎに接続される。

ダミー段ＳＲＤ２よりも後段は存在しないので、当該ダミー段ＳＲＤ２をリセット状態にするために、ここでも実施の形態３の技術を適用する。即ち、順方向リセット端子ＲＳＴｎ（トランジスタＱ４ｎのゲート）に順方向クロック／ＣＬＫｎを入力させると共に、トランジスタＱ４ｎのソースを、順方向信号Ｇｎ_nが入力される順方向入力端子ＩＮｎに接続させる。実施の形態３で説明したように、このように構成すれば、順方向リセット端子ＲＳＴｎにその後段の逆方向信号Ｇｎを入力させる必要がなくなる。よって、自己よりも後段が存在しないダミー段ＳＲＤ２もリセット状態になることができる。

なお、ダミー段ＳＲＤ２の動作は、上記の各実施の形態における順方向シフト部４２と基本的に同じであるので、ここでの説明は省略する。

＜実施の形態１５＞
以上の各実施の形態においては、ゲート線駆動回路３０における信号のシフト方向の制御に、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒが用いられていた。それにより、順方向シフト時に誤信号としての逆方向信号Ｇｒが発生することが防止されると共に、逆方向シフト時に誤信号としての順方向信号Ｇｎが発生することが防止され、順方向シフトおよび逆方向シフトが正常に行われる。

しかし、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒという４つの制御信号が用いられるために、その配線面積の増大が懸念される。そこで本実施の形態では、制御信号の数を抑えつつ、上記のような誤信号の発生を防止する別の手法を提案する。

図３１は、実施の形態１５に係るゲート線駆動回路３０の構成を示す図である。同図の如く本実施の形態では、クロック信号発生器３４はクロック信号ＣＬＫ，／ＣＬＫのみを出力するものである。つまり順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒは使用しない。その代わりに、所定の第１および第２電圧信号Ｖｎ，Ｖｒを出力する電圧信号発生器３５が設けられる。

第１および第２電圧信号Ｖｎ，Ｖｒは、本実施の形態のゲート線駆動回路３０における信号のシフト方向を決定する制御信号である。電圧信号発生器３５は、ゲート線駆動回路３０が順方向シフトを行う場合には、第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルにする。逆に、逆方向シフトを行う場合には、第２電圧信号ＶｒをＨレベル、第１電圧信号ＶｎをＬレベルにする。つまり第１および第２電圧信号Ｖｎ，Ｖｒは互いに相補な関係になる。なお、第１および第２電圧信号Ｖｎ，Ｖｒの電位は、ゲート線駆動回路３０が正常に動作する範囲内であれば任意でよいが、ここでは他の信号と同様にＨレベルを電位ＶＤＤ、Ｌレベルを電位ＶＳＳと仮定する。

また図３１に示すように、本実施の形態の単位シフトレジスタＳＲのそれぞれには、第１電圧信号Ｖｎを入力するための第１電圧信号端子Ｔ１および、第２電圧信号Ｖｒを入力するための第２電圧信号端子Ｔ２がそれぞれ設けられている。

図３２は、本実施の形態に係る単位シフトレジスタＳＲの構成を示す図である。ここでも代表的に第ｋ段目の単位シフトレジスタＳＲ_kを示している。本実施の形態の単位シフトレジスタＳＲは、図７の回路に対し、トランジスタＱ１，Ｑ１ｎ，Ｑ１ｒのドレインは全て第１クロック端子ＣＫ１に接続させ、トランジスタＱ３ｎのドレインを第１電圧信号端子Ｔ１に接続させ、トランジスタＱ３ｒのドレインを第２電圧信号端子Ｔ２に接続させたものである。

本実施の形態に係る単位シフトレジスタＳＲ_kの動作を説明する。順方向シフト時には、第１電圧信号ＶｎはＨレベル（ＶＤＤ）、第２電圧信号ＶｒはＬレベル（ＶＳＳ）になる。この場合、トランジスタＱ３ｒのドレインはＬレベルに固定されるため、逆方向シフト部４３のノードＮ１ｒが充電されることはなく、トランジスタＱ１ｒはオフに維持される。そのため、トランジスタＱ１ｒのドレインにクロック信号ＣＬＫが入力されていても、逆方向信号Ｇｒ_kが出力されることは防止される。一方、ゲート線駆動部４１および順方向シフト部４２は、図７の回路の順方向シフト時と同様に動作することができる。

また逆方向シフト時には、第２電圧信号ＶｒがＨレベル、第１電圧信号ＶｎがＬレベルになる。この場合、トランジスタＱ３ｎのドレインはＬレベルに固定されるため、順方向シフト部４２のノードＮ１ｎが充電されることはなく、トランジスタＱ１ｎはオフに維持される。そのため、トランジスタＱ１ｎのドレインにクロック信号ＣＬＫが入力されていても、逆方向信号Ｇｒ_kが出力されることは防止される。一方、ゲート線駆動部４１および順方向シフト部４２は、図７の回路の順方向シフト時と同様に動作することができる。

本実施の形態によれば、実施の形態１と比較して、使用する制御信号の数が少なくなるので、ゲート線駆動回路３０における配線面積の縮小を図ることができる。

但し、本実施の形態では、順方向シフト時にはトランジスタＱ３Ｄｎのドレインが常にＨレベルになり、逆方向シフト時にはトランジスタＱ３Ｄｒのドレインが常にＨレベルになる。よって、例えば順方向シフト時の非選択期間において、トランジスタＱ３ｎのリーク電流に起因するノードＮ１ｎのレベル上昇が懸念される。また逆方向シフト時の非選択期間においては、トランジスタＱ３ｒのリーク電流に起因するノードＮ１ｒのレベル上昇が懸念される。そうなると、順方向シフト時には誤信号としてのゲート線駆動信号Ｇおよび順方向信号Ｇｎが生じやすくなり、逆方向シフト時には誤信号としてのゲート線駆動信号Ｇおよび逆方向信号Ｇｒが生じやすくなる。即ち、順方向シフト部４２および逆方向シフト部４３において実施の形態４（図１４）の回路と同じ問題が生じる可能性がある。

そこで、本実施の形態の順方向シフト部４２および逆方向シフト部４３に対しても、上記の実施の形態３と同様の手法をとることが好ましい。即ち図３３のように、トランジスタＱ４ｎのゲートを第２クロック端子ＣＫ２に接続させると共に、ソースを順方向入力端子ＩＮｎに接続させる。またトランジスタＱ４ｒのゲートを第２クロック端子ＣＫ２に接続させると共に、ソースを逆方向入力端子ＩＮｒに接続させる。そうすることにより、非選択期間にトランジスタＱ４Ｄｎ，Ｑ４ｎ，Ｑ４ｒとトランジスタＱ５，Ｑ５ｎ，Ｑ５ｒとが交互にオンし、ノードＮ１，Ｎ１ｎ，Ｎ１ｒを低インピーダンスのＬレベルにするので、上記リーク電流の問題を解決できる。

なお本実施の形態は、上記の各実施の形態に対しても適用可能である。もちろん実施の形態８〜１０のように、第１および第２フレーム信号ＶＦＲ，／ＶＦＲを用いて、駆動するプルダウントランジスタを切り替える構成のものに対しても適用可能である。例えば、図３４は、実施の形態８（図２０）に適用した例を示している。図３４の如く、この場合も、トランジスタＱ１，Ｑ１ｎ，Ｑ１ｒのドレインは全て第１クロック端子ＣＫ１に接続させ、トランジスタＱ３ｎのドレインを第１電圧信号端子Ｔ１に接続させ、トランジスタＱ３ｒのドレインを第２電圧信号端子Ｔ２に接続させればよい。

但し、実施の形態１３（図２６）に対しては適用するメリットは少ない。図２６の単位シフトレジスタＳＲはノードＮ１，Ｎ１ｎ，Ｎ１ｒが共通であるため、順方向シフト時でも逆方向シフト時でも、ゲート線駆動部４１、順方向シフト部４２および逆方向シフト部４３は全て同時にセット状態になる。よって各単位シフトレジスタＳＲが、順方向シフト時に逆方向信号Ｇｒを活性化させず、逆方向シフト時に順方向信号Ｇｎを活性化させないようにするために、結局、順方向クロックＣＬＫｎ，／ＣＬＫｎおよび逆方向クロックＣＬＫｒ，／ＣＬＫｒによる制御が必要となり、かえって配線面積が増大してしまう。そのため、実施の形態１３でのトランジスタ数の削減による占有面積の縮小の効果が小さくなる。

＜実施の形態１６＞
図７の単位シフトレジスタＳＲ_kが順方向シフトの動作を行っているとき、そのゲート線駆動部４１が出力するゲート線駆動信号Ｇ_kおよび順方向シフト部４２１が出力する順方向信号Ｇｎ_kは所定のタイミングで活性化される（Ｈレベルになる）が、逆方向シフト部４３が出力する逆方向信号Ｇｒ_kは非活性状態（Ｌレベルに固定）になる。

このときの逆方向シフト部４３に注目すると、それに供給される逆方向クロックＣＬＫｒおよび逆方向信号Ｇｒ_k+1，Ｇｒ_k-1はＬレベルに固定されている。よってトランジスタＱ３ｒ，Ｑ４ｒはオフに維持される。しかしノードＮ２はクロック信号ＣＬＫの周期でＨレベルになるので（図１０参照）、トランジスタＱ５ｒ，Ｑ２Ａｒは周期的にオンし、それによってノードＮ１ｒおよび逆方向出力端子ＯＵＴｒはＬレベルに維持される。

よって順方向シフト時では、トランジスタＱ１ｒ，Ｑ３ｒ，Ｑ４ｒは全ての端子がＬレベルに維持されており、それらのしきい値電圧のシフトは生じない。しかしゲートがノードＮ２に接続したトランジスタＱ５ｒ，Ｑ２Ａｒ、並びにゲートにクロック信号／ＣＬＫが供給されるトランジスタＱ２Ｂｒは、ゲートが交流的にバイアスされるため次第にしきい値電圧がシフトして駆動能力が低下する。

このことは、単位シフトレジスタＳＲ_kの動作が順方向シフトから逆方向シフトに切り替わったときに以下の問題を生じさせる。本来トランジスタＱ５ｒは、逆方向シフト時の単位シフトレジスタＳＲ_kの非選択期間に、トランジスタＱ１ｒのドレイン・ゲート間のオーバラップ容量を介した結合により、逆方向クロックＣＬＫｒの立ち上がり時にノードＮ１ｒのレベルが上昇するのを防止するよう機能するものである。しかしトランジスタＱ５ｒの駆動能力が低下していると、そのノードＮ１ｒのレベル上昇を充分に抑えることができなくなる。しかもトランジスタＱ１ｒにはしきい値電圧のシフトが生じていないため比較的オンしやすい状態にある。その結果、非選択期間であるにも拘わらず、逆方向クロックＣＬＫｒの立ち上がり時にトランジスタＱ１ｒがオンになり、逆方向出力端子ＯＵＴｒのレベルが上昇しようとする。

このときトランジスタＱ２Ａｒがオンになるため、本来はこの逆方向出力端子ＯＵＴｒのレベル上昇は抑制されるはずだが、トランジスタＱ２Ａｒの駆動能力が低下しているとそれを充分に抑制することができない。その結果、誤信号としての逆方向信号Ｇｒ_kが発生し、それが前段の単位シフトレジスタＳＲ_k-1を活性化させることで表示不良の問題が生じる。

なおトランジスタＱ２Ｂｒは、クロック信号ＣＬＫｒの非活性時、つまり上記の誤信号が発生しない期間にオンして逆方向出力端子ＯＵＴｒをＬレベルに維持すればよいため、高い駆動能力は要求されない。よってトランジスタＱ２Ｂｒに関しては、しきい値電圧のシフトが生じてもさほど問題とはならない。

この誤信号発生の問題は、単位シフトレジスタＳＲ_kの動作が逆方向シフトから順方向シフトに切り替わったときには、順方向シフト部４２で生じる。即ち、逆方向シフトの動作が長期間継続されると、トランジスタＱ１ｎ，Ｑ３ｎ，Ｑ４ｎにはしきい値電圧のシフトが無く、トランジスタＱ２Ａｎ，Ｑ２Ｂｎ，Ｑ５ｎはしきい値電圧がシフトした（駆動能力が低下した）状態となる。その状態から順方向シフトに転じると、順方向クロックＣＬＫｎに立ち上がり時に誤信号としての順方向信号Ｇｎ_kが発生する。なお、トランジスタＱ２Ｂｎは高い駆動能力は要求されないため、しきい値電圧がシフトしてもさほど問題とはならない。

実施の形態１６では、以上の問題を解決できる単位シフトレジスタを提供する。図３５は、実施の形態１６に係る単位シフトレジスタＳＲ_kの構成を示す回路図である。

実施の形態１（図７）の単位シフトレジスタＳＲ_kでは、順方向シフト部４２のトランジスタＱ２Ａｎ，Ｑ５ｎおよび逆方向シフト部４３のトランジスタＱ２Ａｒ，Ｑ５ｒは、いずれもゲートがノードＮ２に接続されており、ゲート線駆動部４１の容量素子Ｃ２とトランジスタＱ６から成るインバータによって駆動されていた。

それに対し図３５の回路では、順方向シフト部４２のトランジスタＱ２Ａｎ，Ｑ５ｎと、逆方向シフト部４３のトランジスタＱ２Ａｒ，Ｑ５ｒとを、それぞれ独立に駆動する。即ち、本実施の形態の単位シフトレジスタＳＲ_kは、順方向シフト部４２に容量素子Ｃ２ｎとトランジスタＱ６ｎから成るインバータを備えており、それによってトランジスタＱ２Ａｎ，Ｑ５ｎを駆動する。同様に逆方向シフト部４３には容量素子Ｃ２ｒとトランジスタＱ６ｒから成るインバータが設けられ、それによってトランジスタＱ２Ａｒ，Ｑ５ｒを駆動する。

順方向シフト部４２において、容量素子Ｃ２ｎおよびトランジスタＱ６ｎは、容量素子Ｃ２ｎを負荷素子とする容量性負荷型のインバータを構成している。当該インバータの構成は、基本的にゲート線駆動部４１の容量素子Ｃ２およびトランジスタＱ６から成るインバータと同様であるが、第１順方向クロック端子ＣＫ１ｎに入力されるクロック信号が電源として供給されている。

このインバータの入力端はノードＮ１ｎであり、出力端（「ノードＮ２ｎ」と定義する）はトランジスタＱ２Ａｎ，Ｑ５ｎのゲートに接続される。即ち、容量素子Ｃ２ｎはノードＮ２ｎと第１順方向クロック端子ＣＫ１ｎとの間に接続しており、またトランジスタＱ６ｎはノードＮ２ｎと第１電源端子Ｓ１との間に接続し、そのゲートがノードＮ１ｎに接続している。即ち、トランジスタＱ５ｎは、容量素子Ｃ２ｎ（負荷）を介して第１順方向クロック端子ＣＫ１ｎに接続したゲート（ノードＮ２ｎ）を有し、ノードＮ１ｎを放電するものであり、またトランジスタＱ６ｎは、ノードＮ１ｎに接続したゲートを有し、ノードＮ２ｎを放電するものである。

当該インバータは、第１順方向クロック端子ＣＫ１ｎに入力されるクロック信号に同期して活性化される交流的な動作を行う。具体的には、第１順方向クロック端子ＣＫ１ｎに入力されるクロック信号が活性レベル（Ｈレベル）の期間は、当該インバータはノードＮ１ｎのレベルを反転させてノードＮ２ｎに出力する。しかし第１順方向クロック端子ＣＫ１ｎに入力されるクロック信号が非活性レベル（Ｌレベル）の期間は、ノードＮ１ｎのレベルに関係なくノードＮ２ｎはＬレベルになる。

同様に、逆方向シフト部４３において、容量素子Ｃ２ｒおよびトランジスタＱ６ｒは、容量素子Ｃ２ｒを負荷素子とする容量性負荷型のインバータを構成している。当該インバータの構成も、基本的にゲート線駆動部４１の容量素子Ｃ２およびトランジスタＱ６から成るインバータと同様であるが、第１逆方向クロック端子ＣＫ１ｒに入力されるクロック信号が電源として供給されている。

このインバータの入力端はノードＮ１ｒであり、出力端（「ノードＮ２ｒ」と定義する）はトランジスタＱ２Ａｒ，Ｑ５ｒのゲートに接続される。即ち、容量素子Ｃ２ｒはノードＮ２ｒと第１逆方向クロック端子ＣＫ１ｒとの間に接続しており、またトランジスタＱ６ｒはノードＮ２ｒと第１電源端子Ｓ１との間に接続し、そのゲートがノードＮ１ｒに接続している。即ち、トランジスタＱ５ｒは、容量素子Ｃ２ｒ（負荷）を介して第１逆方向クロック端子ＣＫ１ｒに接続したゲート（ノードＮ２ｒ）を有し、ノードＮ１ｒを放電するものであり、またトランジスタＱ６ｒは、ノードＮ１ｒに接続したゲートを有し、ノードＮ２ｒを放電するものである。

当該インバータは、第１逆方向クロック端子ＣＫ１ｒに入力されるクロック信号に同期して活性化される交流的な動作を行う。具体的には、第１逆方向クロック端子ＣＫ１ｒに入力されるクロック信号が活性レベル（Ｈレベル）の期間は、当該インバータはノードＮ１ｒのレベルを反転させてノードＮ２ｒに出力する。しかし第１逆方向クロック端子ＣＫ１ｒに入力されるクロック信号が非活性レベル（Ｌレベル）の期間は、ノードＮ１ｒのレベルに関係なくノードＮ２ｒはＬレベルになる。

本実施の形態の単位シフトレジスタＳＲ_kの動作は基本的に図７の回路と同様である。但し、順方向シフト時にはトランジスタＱ２Ａｒ，Ｑ５ｒのゲート（ノードＮ２ｒ）がＬレベルに固定され、逆順方向シフト時にはトランジスタＱ２Ａｎ，Ｑ５ｎのゲート（ノードＮ２ｎ）がＬレベルに固定される。つまり、順方向シフト時のトランジスタＱ２Ａｒ，Ｑ５ｒのしきい値電圧のシフト、並びに逆順方向シフト時のトランジスタＱ２Ａｎ，Ｑ５ｎのしきい値電圧のシフトがそれぞれ防止されるので、上記の問題は起こらない。

なお本実施の形態では、トランジスタＱ２Ａｎ，Ｑ２ＡｒのゲートをそれぞれノードＮ２ｎ，Ｎ２ｒに接続させたが、図７の回路と同様にそれらをノードＮ２に接続してもよい。その場合、トランジスタＱ２Ａｎ，Ｑ２Ａｒに、図７の場合と同様のしきい値電圧のシフトが生じるが、トランジスタＱ５ｎ，Ｑ５ｒのしきい値電圧のシフトが抑えられることで誤信号の発生は防止できる。また順方向シフト時の逆方向出力端子ＯＵＴｒのレベル上昇および逆方向シフト時に順方向出力端子ＯＵＴｎのレベル上昇をより確実に防止できる点で有効である。

図３５では図７の回路に対する変更例を示したが、本実施の形態は図８、図９、図１２〜図１９、図２４〜図２６、図２９、図３０、図３２、図３３の単位シフトレジスタＳＲに対しても適用可能である。

本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。実施の形態１に係る双方向シフトレジスタから成るゲート線駆動回路の構成例を示すブロック図である。実施の形態１に係るゲート線駆動回路の順方向シフト時の動作を示すタイミング図である。実施の形態１に係るゲート線駆動回路の逆方向シフト時の動作を示すタイミング図である。実施の形態１に係るクロック信号発生器の構成および動作を示す図である。実施の形態１に係るスタート／エンド信号発生器の構成および動作を示す図である。実施の形態１に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１に係るゲート線駆動回路における最前段の単位シフトレジスタの構成を示す図である。実施の形態１に係るゲート線駆動回路における最後段の単位シフトレジスタの構成を示す図である。実施の形態１に係る双方向単位シフトレジスタの順方向シフト時の動作を示すタイミング図である。実施の形態１に係る双方向単位シフトレジスタの順方向シフト時の動作を示すタイミング図である。実施の形態２に係る双方向単位シフトレジスタの構成を示す図である。実施の形態３に係る双方向単位シフトレジスタの構成を示す図である。実施の形態４に係る双方向単位シフトレジスタの構成を示す図である。実施の形態４に係る双方向単位シフトレジスタの変形例を示す図である。実施の形態５に係る双方向単位シフトレジスタの構成を示す図である。実施の形態６に係る双方向単位シフトレジスタの構成を示す図である。実施の形態６に係る双方向単位シフトレジスタの変形例を示す図である。実施の形態７に係る双方向単位シフトレジスタの構成を示す図である。実施の形態８に係る双方向単位シフトレジスタの構成を示す図である。実施の形態９に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１０に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１０に係る双方向単位シフトレジスタの変形例を示す図である。実施の形態１１に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１２に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１３に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１４に係る双方向シフトレジスタから成るゲート線駆動回路の構成例を示すブロック図である。実施の形態１４に係るスタート信号発生器の構成および動作を示す図である。実施の形態１４に係るゲート線駆動回路の最前段のさらに前段に設けられるダミー段を示す図である。実施の形態１４に係るゲート線駆動回路の最後段のさらに後段に設けられるダミー段を示す図である。実施の形態１５に係る双方向シフトレジスタから成るゲート線駆動回路の構成例を示すブロック図である。実施の形態１５に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１５に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１５に係る双方向単位シフトレジスタの構成を示す図である。実施の形態１６に係る双方向単位シフトレジスタの構成を示す図である。

符号の説明

３０ゲート線駆動回路、３１クロック信号発生器、３２スタート／エンド信号発生器、３３スタート信号発生器、３４クロック信号発生器、３５電圧信号発生器、４１ゲート線駆動部、４２順方向シフト部、４３逆方向シフト部、ＳＲ単位シフトレジスタ、ＳＲＤ１，ＳＲＤ２ダミー段、ＧＬゲート線。

Claims

複数段から成るシフトレジスタであって、
前記複数段の各段は、
各々が１段のシフトレジスタとして動作可能な第１〜第３要素シフトレジスタと、
第１〜第３要素シフトレジスタそれぞれの出力信号である第１〜第３出力信号を出力するための第１〜第３出力端子と、
前段の前記第２出力信号が入力される第１入力端子および後段の前記第３出力信号が入力される第２入力端子とを備え、
前記第１要素シフトレジスタは、
前記第１入力端子に入力される前段の第２出力信号および前記第２入力端子に入力される後段の前記第３出力信号の両方に応じて、前記第１出力端子から出力する前記第１出力信号を活性化させ、
前記第２要素シフトレジスタは、
専ら前記第１入力端子に入力される前段の前記第２出力信号に応じて、前記第２出力端子から出力する前記第２出力信号を活性化させ、
前記第３要素シフトレジスタは、
専ら前記第２入力端子に入力される後段の前記第３出力信号に応じて、前記第３出力端子から出力する前記第３出力信号を活性化させる
ことを特徴とするシフトレジスタ。
請求項１記載のシフトレジスタであって、
前記複数段の各段において、
前記第１出力信号を前段から後段へ向けて順番に活性化させる順方向シフト時には、前記第３要素シフトレジスタは、前記第３出力信号を活性化させず、
前記第１出力信号を後段から前段へ向けて順番に活性化させる逆方向シフト時には、前記第２要素シフトレジスタは、前記第２出力信号を活性化させない
ことを特徴とするシフトレジスタ。
請求項２記載のシフトレジスタであって、
前記複数段の各段は、
第１および第２リセット端子をさらに備え、
前記複数段の各段において、
前記第１要素シフトレジスタは、
第１クロック端子と、
前記第１クロック端子に入力される第１クロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
前記第１リセット端子に入力された信号に応じて前記第１ノードを放電する第３トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第１ノードを充電する第４トランジスタと、
前記第２リセット端子に入力された信号に応じて前記第１ノードを放電する第５トランジスタとを備え、
前記第２要素シフトレジスタは、
第２クロック端子と、
前記第２クロック端子に入力される第２クロック信号を前記第２出力端子に供給する第６トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第６トランジスタの制御電極が接続する第２ノードを充電する第７トランジスタと、
前記第１リセット端子に入力された信号に応じて前記第２ノードを放電する第８トランジスタとを備え、
前記第３要素シフトレジスタは、
第３クロック端子と、
前記第３クロック端子に入力される第３クロック信号を前記第３出力端子に供給する第９トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第９トランジスタの制御電極が接続する第３ノードを充電する第１０トランジスタと、
前記第２リセット端子に入力された信号に応じて前記第３ノードを放電する第１１トランジスタとを備え、
前記第２および第３クロック信号は、前記第１クロック信号と同相の信号である
ことを特徴とするシフトレジスタ。
請求項３記載のシフトレジスタであって、
前記複数段の各段において、
前記第２クロック信号は、前記順方向シフト時には活性化されるが、前記逆方向シフト時には活性化されず、
前記第３クロック信号は、前記逆方向シフト時には活性化されるが、前記順方向シフト時には活性化されない
ことを特徴とするシフトレジスタ。
請求項４記載のシフトレジスタであって、
前記複数段の各段において、前記第１〜第３ノードが互いに接続している
ことを特徴とするシフトレジスタ。
請求項５記載のシフトレジスタであって、
前記第２トランジスタの機能と前記第７トランジスタの機能とを、１つのトランジスタで実現しており
前記第３トランジスタの機能と前記第８トランジスタの機能とを、１つのトランジスタで実現しており、
前記第４トランジスタの機能と前記第１０トランジスタの機能とを、１つのトランジスタで実現しており、
前記第５トランジスタの機能と前記第１１トランジスタの機能とを、１つのトランジスタで実現している
ことを特徴とするシフトレジスタ。
請求項３から請求項６のいずれか記載のシフトレジスタであって、
前記複数段の各段は、
一定電位が供給される電源端子をさらに備え、
前記複数段の各段において、
前記第２トランジスタは、前記第１ノードと前記電源端子との間に接続され、
前記第４トランジスタは、前記第１ノードと前記電源端子との間に接続され、
前記第７トランジスタは、前記第２ノードと前記電源端子との間に接続され、
前記第１０トランジスタは、前記第３ノードと前記電源端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項３から請求項６のいずれか記載のシフトレジスタであって、
前記複数段の各段は、
前段の前記第１出力信号が入力される第３入力端子および後段の前記第１出力信号が入力される第４入力端子をさらに備え、
前記複数段の各段において、
前記第２トランジスタは、前記第１ノードと前記第３入力端子との間に接続され、
前記第４トランジスタは、前記第１ノードと前記第４入力端子との間に接続され、
前記第７トランジスタは、前記第２ノードと前記第３入力端子との間に接続され、
前記第１０トランジスタは、前記第３ノードと前記第４入力端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項３記載のシフトレジスタであって、
前記複数段の各段は、
互いに相補な第１および第２電圧信号がそれぞれ供給される第１および第２電圧信号端子をさらに備え、
前記複数段の各段において、
前記第７トランジスタは、前記第２ノードと前記第１電圧信号端子との間に接続され、
前記第１０トランジスタは、前記第３ノードと前記第２電圧信号端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項９記載のシフトレジスタであって、
前記第１〜第３クロック信号は全て同一の信号である
ことを特徴とするシフトレジスタ。
請求項３から請求項１０のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１要素シフトレジスタは、
負荷を介して前記第１クロック端子に接続した制御電極を有し、前記第１ノードを放電する第１２トランジスタと、
前記第１ノードに接続した制御電極を有し、前記第１２トランジスタの制御電極が接続する第４ノードを放電する第１３トランジスタとをさらに備える
ことを特徴とするシフトレジスタ。
請求項１１記載のシフトレジスタであって、
前記複数段の各段において、
前記第１要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第１出力端子を放電する第１４トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項１２記載のシフトレジスタであって、
前記複数段の各段において、
前記第１４トランジスタは、
前記第１出力端子に接続した一方の主電極、および前記第１クロック信号とは位相が異なる信号が供給される他方の主電極を有している
ことを特徴とするシフトレジスタ。
請求項１１から請求項１３のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１要素シフトレジスタは、
前記第１クロック信号とは位相が異なる第４クロック信号に制御され、前記第１出力端子を放電する第１５トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項１４記載のシフトレジスタであって、
前記複数段の各段において、
前記第１５トランジスタは、
前記第１出力端子に接続した一方の主電極、および前記第４クロック信号とは位相が異なる信号が供給される他方の主電極を有している
ことを特徴とするシフトレジスタ。
請求項１１から請求項１５のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第２ノードを放電する第１６トランジスタをさらに備え、
前記第３要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第３ノードを放電する第１７トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項１１から請求項１６のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第２出力端子を放電する第１８トランジスタをさらに備え、
前記第３要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第３出力端子を放電する第１９トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項１７記載のシフトレジスタであって、
前記複数段の各段において、
前記第１８トランジスタは、
前記第２出力端子に接続した一方の主電極、および前記第１クロック信号とは位相が異なる信号が供給される他方の主電極を有しており、
前記第１９トランジスタは、
前記第３出力端子に接続した一方の主電極、および前記第１クロック信号とは位相が異なる信号が供給される他方の主電極を有している
ことを特徴とするシフトレジスタ。
請求項１１から請求項１８のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第１クロック信号とは位相が異なる第５クロック信号に制御され、前記第２出力端子を放電する第２０トランジスタをさらに備え、
前記第３要素シフトレジスタは、
前記第１クロック信号とは位相が異なる第６クロック信号に制御され、前記第３出力端子を放電する第２１トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項１９記載のシフトレジスタであって、
前記複数段の各段において、
前記第２０トランジスタは、
前記第２出力端子に接続した一方の主電極、および前記第５クロック信号とは位相が異なる信号が供給される他方の主電極を有しており、
前記第２１トランジスタは、
前記第３出力端子に接続した一方の主電極、および前記第６クロック信号とは位相が異なる信号が供給される他方の主電極を有している
ことを特徴とするシフトレジスタ。
請求項３から請求項２０のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１リセット端子には、
後段の前記第２出力信号が入力され、
前記第２リセット端子には、
前段の前記第３出力信号が入力される
ことを特徴とするシフトレジスタ。
請求項３から請求項２０のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１および第２リセット端子には、それぞれ前記第１クロック信号とは位相が異なる第７および第８クロック信号が入力され、
前記第３トランジスタは、前記第１ノードと前記第１入力端子との間に接続され、
前記第５トランジスタは、前記第１ノードと前記第２入力端子との間に接続され、
前記第８トランジスタは、前記第２ノードと前記第１入力端子との間に接続され、
前記第１１トランジスタは、前記第３ノードと前記第２入力端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項３から請求項１０のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１要素シフトレジスタは、
互いに相補な第１および第２制御信号がそれぞれ入力される第１および第２制御端子と、
前記第１出力端子を放電する第１２および第１３トランジスタと、
前記第１および第２制御信号に基づいて、前記第１２および第１３トランジスタを交互に駆動する駆動回路を備える
ことを特徴とするシフトレジスタ。
請求項２３記載のシフトレジスタであって、
前記複数段の各段において、
前記第１要素シフトレジスタは、
前記第１制御端子と前記第２ノードとの間に接続する第１４トランジスタと、
前記第２制御端子と前記第３ノードとの間に接続する第１５トランジスタとをさらに備え、
前記第１４および第１５トランジスタは、
その片方の主電極がたすき掛けに互いの制御電極に接続されている
ことを特徴とするシフトレジスタ。
請求項２３または請求項２４記載のシフトレジスタであって、
前記複数段の各段において、
前記駆動回路は、
前記第１２トランジスタの制御電極が接続する第４ノードと前記第１制御端子との間に介在する第１の負荷と、
前記第１ノードに接続する制御電極を有し、前記第４ノードを放電する第１６トランジスタと、
前記第１３トランジスタの制御電極が接続する第５ノードと前記第１制御端子との間に介在する第２の負荷と、
前記第１ノードに接続する制御電極を有し、前記第５ノードを放電する第１７トランジスタとを備える
ことを特徴とするシフトレジスタ。
請求項２５記載のシフトレジスタであって、
前記複数段の各段において、
前記第１要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第１ノードを放電する第１８トランジスタと、
前記第５ノードに接続した制御電極を有し、前記第１ノードを放電する第１９トランジスタとをさらに備える
ことを特徴とするシフトレジスタ。
請求項２５または請求項２６記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第２出力端子を放電する第２０トランジスタと、
前記第５ノードに接続した制御電極を有し、前記第２出力端子を放電する第２１トランジスタとをさらに備え、
前記第３要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第３出力端子を放電する第２２トランジスタと、
前記第５ノードに接続した制御電極を有し、前記第３出力端子を放電する第２３トランジスタとをさらに備える
ことを特徴とするシフトレジスタ。
請求項２５から請求項２７のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第８トランジスタの制御電極は、前記第１リセット端子に接続され、
前記第１０トランジスタの制御電極は、前記第２リセット端子に接続されている
ことを特徴とするシフトレジスタ。
請求項２５から請求項２７のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第８トランジスタは、前記第２ノードを放電する２つのトランジスタにより実現されており、その一方の制御電極は前記第４ノードに接続され、他方の制御電極は前記第５ノードに接続されており、
前記第１０トランジスタは、前記第３ノードを放電する２つのトランジスタにより実現されており、その一方の制御電極は前記第４ノードに接続され、他方の制御電極は前記第５ノードに接続されている
ことを特徴とするシフトレジスタ。
請求項２３から請求項２９のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１リセット端子には、
後段の前記第２出力信号が入力され、
前記第２リセット端子には、
前段の前記第３出力信号が入力される
ことを特徴とするシフトレジスタ。
請求項２３から請求項２９のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１および第２リセット端子には、それぞれ前記第１クロック信号とは位相が異なる第４および第５クロック信号が入力され、
前記第３トランジスタは、前記第１ノードと前記第１入力端子との間に接続され、
前記第５トランジスタは、前記第１ノードと前記第２入力端子との間に接続され、
前記第８トランジスタは、前記第２ノードと前記第１入力端子との間に接続され、
前記第１１トランジスタは、前記第３ノードと前記第２入力端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項２３または請求項２４記載のシフトレジスタであって、
前記複数段の各段は、
一定電位が供給される電源端子をさらに備え、
前記複数段の各段において、
前記駆動回路は、
前記第１制御端子に接続した制御電極、前記第１２トランジスタの制御電極が接続する第４ノードに接続した一方の主電極、および負荷を介して前記電源端子に接続する第５ノードに接続した他方の主電極を有する第１６トランジスタと、
前記第２制御端子に接続した制御電極、前記第１３トランジスタの制御電極が接続する第６ノードに接続した一方の主電極、および前記第５ノードに接続した他方の主電極を有する第１７トランジスタと、
前記第１ノードに接続した制御電極を有し、前記第５ノードを放電する第１８トランジスタとを備える
ことを特徴とするシフトレジスタ。
請求項３２記載のシフトレジスタであって、
前記複数段の各段は、
前記第４ノードに接続した制御電極を有し、前記第１ノードを放電する第１９トランジスタと、
前記第６ノードに接続した制御電極を有し、前記第１ノードを放電する第２０トランジスタとをさらに備える
ことを特徴とするシフトレジスタ。
請求項３２または請求項３３記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第２出力端子を放電する第２１トランジスタと、
前記第６ノードに接続した制御電極を有し、前記第２出力端子を放電する第２２トランジスタとをさらに備え、
前記第３要素シフトレジスタは、
前記第４ノードに接続した制御電極を有し、前記第３出力端子を放電する第２３トランジスタと、
前記第５ノードに接続した制御電極を有し、前記第３出力端子を放電する第２４トランジスタとをさらに備える
ことを特徴とするシフトレジスタ。
請求項３２から請求項３４のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第８トランジスタの制御電極は、前記第１リセット端子に接続され、
前記第１０トランジスタの制御電極は、前記第２リセット端子に接続されている
ことを特徴とするシフトレジスタ。
請求項３２から請求項３４のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第８トランジスタは、前記第２ノードを放電する２つのトランジスタにより実現されており、その一方の制御電極は前記第４ノードに接続され、他方の制御電極は前記第６ノードに接続されており、
前記第１０トランジスタは、前記第３ノードを放電する２つのトランジスタにより実現されており、その一方の制御電極は前記第４ノードに接続され、他方の制御電極は前記第６ノードに接続されている
ことを特徴とするシフトレジスタ。
請求項２３から請求項３６のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１リセット端子には、
後段の前記第２出力信号が入力され、
前記第２リセット端子には、
前段の前記第３出力信号が入力される
ことを特徴とするシフトレジスタ。
請求項２３から請求項３６のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１および第２リセット端子には、それぞれ前記第１クロック信号とは位相が異なる第４および第５クロック信号が入力され、
前記第３トランジスタは、前記第１ノードと前記第１入力端子との間に接続され、
前記第５トランジスタは、前記第１ノードと前記第２入力端子との間に接続され、
前記第８トランジスタは、前記第２ノードと前記第１入力端子との間に接続され、
前記第１１トランジスタは、前記第３ノードと前記第２入力端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項１１から請求項１５のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
負荷を介して前記第２クロック端子に接続した制御電極を有し、前記第２ノードを放電する第１６トランジスタと、
前記第２ノードに接続した制御電極を有し、前記第１６トランジスタの制御電極が接続する第５ノードを放電する第１７トランジスタとをさらに備え、
前記第３要素シフトレジスタは、
負荷を介して前記第３クロック端子に接続した制御電極を有し、前記第３ノードを放電する第１８トランジスタと、
前記第３ノードに接続した制御電極を有し、前記第１８トランジスタの制御電極が接続する第６ノードを放電する第１９トランジスタとをさらに備える
ことを特徴とするシフトレジスタ。
請求項３９記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第４または第５ノードに接続した制御電極を有し、前記第２出力端子を放電する第２０トランジスタをさらに備え、
前記第３要素シフトレジスタは、
前記第４または第６ノードに接続した制御電極を有し、前記第３出力端子を放電する第２１トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項４０記載のシフトレジスタであって、
前記複数段の各段において、
前記第２０トランジスタは、
前記第２出力端子に接続した一方の主電極、および前記第１クロック信号とは位相が異なる信号が供給される他方の主電極を有しており、
前記第２１トランジスタは、
前記第３出力端子に接続した一方の主電極、および前記第１クロック信号とは位相が異なる信号が供給される他方の主電極を有している
ことを特徴とするシフトレジスタ。
請求項３９から請求項４１のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第２要素シフトレジスタは、
前記第１クロック信号とは位相が異なる第５クロック信号に制御され、前記第２出力端子を放電する第２２トランジスタをさらに備え、
前記第３要素シフトレジスタは、
前記第１クロック信号とは位相が異なる第６クロック信号に制御され、前記第３出力端子を放電する第２３トランジスタをさらに備える
ことを特徴とするシフトレジスタ。
請求項４２記載のシフトレジスタであって、
前記複数段の各段において、
前記第２２トランジスタは、
前記第２出力端子に接続した一方の主電極、および前記第５クロック信号とは位相が異なる信号が供給される他方の主電極を有しており、
前記第２３トランジスタは、
前記第３出力端子に接続した一方の主電極、および前記第６クロック信号とは位相が異なる信号が供給される他方の主電極を有している
ことを特徴とするシフトレジスタ。
請求項３９から請求項４３のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１リセット端子には、
後段の前記第２出力信号が入力され、
前記第２リセット端子には、
前段の前記第３出力信号が入力される
ことを特徴とするシフトレジスタ。
請求項３９から請求項４３のいずれか記載のシフトレジスタであって、
前記複数段の各段において、
前記第１および第２リセット端子には、それぞれ前記第１クロック信号とは位相が異なる第７および第８クロック信号が入力され、
前記第３トランジスタは、前記第１ノードと前記第１入力端子との間に接続され、
前記第５トランジスタは、前記第１ノードと前記第２入力端子との間に接続され、
前記第８トランジスタは、前記第２ノードと前記第１入力端子との間に接続され、
前記第１１トランジスタは、前記第３ノードと前記第２入力端子との間に接続されている
ことを特徴とするシフトレジスタ。
請求項３から請求項４５のいずれか記載のシフトレジスタであって、
前記複数段の最前段のさらに前段に設けられ、前記最前段の前記第２リセット端子に信号を出力する１段のシフトレジスタである第１ダミー段と、
前記複数段の最後段のさらに後段に設けられ、前記最後段の前記第１リセット端子に信号を出力する１段のシフトレジスタである第２ダミー段とを備え、
前記第１ダミー段は、
専ら前記最前段の前記第３出力信号に応じて、前記最前段の前記第２リセット端子に出力する信号を活性化させ、
前記第２ダミー段は、
専ら前記最後段の前記第２出力信号に応じて、前記最後段の前記第１リセット端子に出力する信号を活性化させる
ことを特徴とするシフトレジスタ。
請求項１から請求項４６のいずれか記載のシフトレジスタを、表示パネルのゲート線を駆動するゲート先駆動回路として備える画像表示装置であって、
前記複数段の各段において、
前記第１出力信号は、前記ゲート線の駆動に用いられる
ことを特徴とする画像表示装置。