JP2007174627A - レベルシフト回路 - Google Patents
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Abstract
【解決手段】入力(IN)1がL(ロー)からH(ハイ)にレベル変化すると、まず、パルス生成回路10により生成された微小パルスが出力(OUT2)17からMOSFET30のゲートに入力され、その結果MOSFET30が導通状態となり、それによってラッチ回路40のインバータ42の入力が引き下げられて、ラッチ回路40の出力(OUT)4はH(ハイ)(V2H)となる。また入力(IN)1がH(ハイ)からL(ロー)にレベル変化すると、パルス生成回路10により生成された微小パルスが出力(OUT1)12からMOSFET20のゲートに入力され、その結果MOSFET20が導通状態となり、ラッチ回路40のインバータ41の入力が引き下げられて、ラッチ回路40の出力(OUT)4がL(ロー)(V2L)になる。
【選択図】図1
Description
能を実現するために回路設計に精緻さを必要としないレベルシフト回路を提供することを目的とする。
図1は、本発明の実施の形態に係るレベルシフト回路の基本構成を示す図である。図1において本発明の実施の形態に係るレベルシフト回路は、インバータ41、42、および、抵抗43、44を有し、インバータ41、42の入出力を相互に抵抗43、44を介して接続して成るラッチ回路40を備え、インバータ41、42は2次側すなわち高圧側の電源電位であるV2H5とV2L6の間で動作するようにされている。またインバータ41の入力は、1次側すなわち低圧側からラッチ回路40を駆動するためのMOSFET20のドレインに接続され、またインバータ42の入力は、1次側からラッチ回路40を駆動するためのMOSFET30のドレインに接続されている。またMOSFET20、30をスイッチ動作させるためにそのゲートにパルス生成回路10の出力OUT1、OUT2が接続されている。パルス生成回路10は、入力(IN)1の立ち上がり時及び立ち下り時に、それぞれ、微小パルスを生成する回路であり、MOSFET20、30をスイッチ動作させるトリガの役目を担い、図2A及び図2Bにおいて詳細に説明する。
路16の出力(参照符号f)から微小パルスの出力OUT2(17)が生成され、また入力(IN)1の立ち下がり時に、入力(IN)1の信号(参照符号a)のレベル変化がNOR回路11の入力に加えられるとともに、遅延回路13による遅延出力(参照符号b)によるインバータ14の反転出力(参照符号c)がNOR回路11の入力に加えられ、NOR回路11の出力(参照符号d)から微小パルスの出力OUT1(12)が生成される。ここで微小パルスのパルス幅は、遅延回路13の遅延時間によって決まる。
)(V2L)になる。この場合にはクランプ素子46を通じてMOSFET20へと流れる電流が生じるが、微小時間経過後すなわち遅延回路13の遅延時間によって決定されるパルス幅のパルス出力の経過後、MOSFET20は遮断状態に戻るため、この電流は停止する。この時、ラッチ回路40では、直前の状態が保持されるため、出力(OUT)4はL(ロー)(V2L)のままである。このように本発明の第1の実施形態に係るレベルシフト回路は入力(IN)のレベル変化時にクランプ素子を通じてMOSFETに微小時間だけ電流が流れて電流を消費してしまうが、クランプ素子によってラッチ回路のインバータの入力に大きな負電圧が掛かるのを防止し回路の破壊を防ぐことができる。
0のパルス生成回路に示すように遅延回路23’の出力を二系統に分けて出力する。そして図10に示すパルス生成回路において、図9に示した遅延回路を用いることによって、信号入力(IN)がパルス状であってその幅が細い場合でも、NOR回路において信号入力(IN)と遅延信号との論理積(NOR回路は論理和の反転信号を出力するものであるが、ドモルガンの定理により論理積とみなせる)が取れるようにして正しくレベルシフトした信号を後段の回路に伝達できるようにしたものである。
及びインバータ14、15とから構成され、NOR回路11、遅延回路23’、インバータ15の各入力は信号入力(IN)1に接続され、遅延回路23’の第1の系統に係る出力(65’)はインバータ14の入力に接続され、またインバータ15の出力と遅延回路23’の第2の系統に係る出力(66’)はNOR回路16の入力に接続され、インバータ14の出力はNOR回路11の入力に接続されている。NOR回路16の出力は出力(OUT2)17となって図1に示したMOSFET30のゲートに与えられる。ドモルガンの定理により論理和を論理積に変換すると、信号入力(IN)1と遅延回路23’の第2の系統に係る遅延信号(出力66’)の反転信号との論理積信号がMOSFET30のゲートに与えられていることになる。またNOR回路11の出力は出力(OUT1)12となって図1に示したMOSFET20のゲートに与えられる。上記と同様にドモルガンの定理を適用すると、信号入力(IN)1の反転信号と信号入力(IN)1の第1の系統に係る遅延信号(出力65’)との論理積信号がMOSFET20のゲートに与えられていることになる。
11 NOR回路
13、13’、23、23’ 遅延回路
14、15 インバータ
16 NOR回路
20 MOSFET(第2のスイッチ)
30 MOSFET(第1のスイッチ)
40 ラッチ回路
41、42 インバータ
43、44 抵抗
45〜48 クランプ素子
50 フィルタ回路
51、52 インバータ
53、54 抵抗
55 キャパシタ
Claims (15)
- 入力1次側の動作電位とは異なる動作電位で出力2次側が動作し所定の系に信号を伝達するレベルシフト回路において、入力信号のローからハイへの電位変化時に微小時間だけオンする第1のスイッチと、入力信号のハイからローへの電位変化時に微小時間だけオンする第2のスイッチと、前記第1のスイッチ及び前記第2のスイッチを微小時間だけオンさせるためのトリガを発生するトリガ発生手段を1次側に設け、前記トリガ発生手段により前記第1のスイッチ及び前記第2のスイッチが各別にオンになるとき、2次側の電源電位間で動作する2つのインバータの入出力を相互に接続したラッチ回路の各インバータ入力を駆動して所定の系に信号を伝達することを特徴とするレベルシフト回路。
- 前記トリガ発生手段は、前記入力信号を所定時間遅延させた信号を出力する遅延回路を有し、前記入力信号および前記遅延回路の出力の反転信号の論理積信号を生成して前記第1のスイッチのゲートに与え、前記入力信号の反転信号および前記遅延回路の出力の論理積信号を生成して前記第2のスイッチのゲートに与えることを特徴とする請求項1に記載のレベルシフト回路。
- 前記トリガ発生手段は、遅延回路、第1及び第2のNOR回路、第1及び第2のインバータを有し、前記第1のNOR回路、前記遅延回路、前記第1のインバータの各入力は信号入力に接続され、前記第1のインバータの出力と前記遅延回路の出力は前記第2のNOR回路の入力に接続され、また前記遅延回路の出力は前記第2のインバータの入力に接続され、前記第2のインバータの出力は前記第1のNOR回路の入力に接続され、前記第1のNOR回路の出力は前記第2のスイッチのゲートに与えられ、また第2のNOR回路の出力は前記第1のスイッチのゲートに与えられることを特徴とする請求項1記載のレベルシフト回路。
- 前記トリガ発生手段は、前記入力信号を所定時間遅延させた反転信号を出力する遅延回路を有し、前記入力信号の反転信号および前記遅延回路の出力の反転信号の論理積信号を生成して前記第1のスイッチのゲートに与え、前記入力信号および前記遅延回路の出力の論理積信号を生成して前記第2のスイッチのゲートに与えることを特徴とする請求項1に記載のレベルシフト回路。
- 前記トリガ発生手段は、入力信号を所定時間遅延させた反転信号を出力する遅延回路、NAND回路並びに第1,第2及び第3のインバータから成る第1のロジック回路、NAND回路及びインバータから成る第2のロジック回路を有し、前記遅延回路、前記第1のロジック回路に係る前記第2のインバータの各入力は信号入力に接続され、前記遅延回路の出力と信号入力とが前記第2のロジック回路に係るNAND回路の入力に接続され、前記遅延回路の出力が前記第1のロジック回路に係る前記第1のインバータの入力に接続され、前記第1インバータと前記第2のインバータの各出力が前記第1のロジック回路に係る前記NAND回路の入力に接続され、前記第1のロジック回路に係る前記NAND回路の出力は前記第1のロジック回路に係る前記第3のインバータに接続され、前記第2のロジック回路に係る前記NAND回路の出力は前記第2のロジック回路に係る前記インバータに接続され、前記第1のロジック回路に係る前記第3のインバータの出力は前記第1のスイッチのゲートに与えられ、また前記第2のロジック回路に係る前記インバータの出力は前記第2のスイッチのゲートに与えられることを特徴とする請求項1記載のレベルシフト回路。
- 前記トリガ発生手段は、入力信号を所定時間遅延させた反転信号を複数出力する遅延回路、NAND回路及び第1ないし第3のインバータから成る第1のロジック回路、NAND回路及びインバータから成る第2のロジック回路を備え、また前記遅延回路は、入力の立ち上がりに対する応答より立ち下がりに対する応答が遅くなるようにされた第1の遅延回路と、入力の立ち下がりに対する応答より立ち上がりに対する応答が遅くなるようにされた第2
の遅延回路を有し、前記第1及び第2の遅延回路、前記第1のロジック回路に係る前記第2のインバータの各入力は信号入力に接続され、前記第1の遅延回路の出力が前記第1のロジック回路に係る前記第1のインバータの入力に接続され、前記第2の遅延回路の出力と信号入力とが前記第2のロジック回路に係るNAND回路の入力に接続され、前記第1のロジック回路に係る前記第1インバータと前記第2のインバータの各出力が前記第1のロジック回路に係る前記NAND回路の入力に接続され、前記第1のロジック回路に係る前記NAND回路の出力は前記第1のロジック回路に係る前記第3のインバータに接続され、前記第2のロジック回路に係る前記NAND回路の出力は前記第2のロジック回路に係る前記インバータに接続され、前記第1のロジック回路に係る前記第3のインバータの出力は前記第1のスイッチのゲートに与えられ、また前記第2のロジック回路に係る前記インバータの出力は前記第2のスイッチのゲートに与えられることを特徴とする請求項1記載のレベルシフト回路。 - 前記トリガ発生手段は、入力信号を所定時間遅延させた信号を複数出力する遅延回路、第1及び第2のNOR回路、第1及び第2のインバータを備え、また前記遅延回路は、入力の立ち上がりに対する応答より立ち下がりに対する応答が遅くなるようにされた第1の遅延回路と、入力の立ち下がりに対する応答より立ち上がりに対する応答が遅くなるようにされた第2の遅延回路を有し、前記第1のNOR回路、前記第1及び第2の遅延回路、前記第1のインバータの各入力は信号入力に接続され、前記第1のインバータの出力と前記第2の遅延回路の出力は前記第2のNOR回路の入力に接続され、また前記第1の遅延回路の出力は前記第2のインバータの入力に接続され、前記第2のインバータの出力は前記第1のNOR回路の入力に接続され、前記第1のNOR回路の出力は前記第2のスイッチのゲートに与えられ、また第2のNOR回路の出力は前記第1のスイッチのゲートに与えられることを特徴とする請求項1記載のレベルシフト回路。
- 前記第1の遅延回路は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路から成る複数段のインバータで構成され、且つ初段のインバータを構成するPチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定され、また前記第2の遅延回路は、PチャネルMOSトランジスタとNチャネルMOSトランジスタの直列回路から成る複数段のインバータで構成され、且つ初段のインバータを構成するNチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定されていることを特徴とする請求項6または7に記載のレベルシフト回路。
- 前記第1の遅延回路の2段目のインバータを構成するNチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定され、前記第2の遅延回路の2段目のインバータを構成するPチャネルMOSトランジスタのゲート長が標準のゲート長よりも長く設定されていることを特徴とする請求項8に記載のレベルシフト回路。
- 前記第1および第2の遅延回路において、前記ゲート長が標準のものより長く設定されたMOSトランジスタとペアになるMOSトランジスタのゲート幅が標準のものより広く設定されていることを特徴とする請求項8または9に記載のレベルシフト回路。
- 前記トリガ発生手段により発生されるトリガパルスの幅は、前記遅延回路の遅延時間により決定されることを特徴とする請求項2ないし9のいずれかに記載のレベルシフト回路。
- 前記ラッチ回路を構成する前記インバータの各入力に大きな負電圧が掛かるのを防止するためのクランプ素子を2次側の電源と前記インバータの各入力との間に接続したことを特徴とする請求項1記載のレベルシフト回路。
- 前記スイッチとしてMOSFETを用いる、または2次側の電源電位が高い場合に前記スイッチとして高耐圧のMOSFETもしくは高耐圧素子を用いることを特徴とする請求項1記載のレベルシフト回路。
- 前記ラッチ回路出力段に微小パルスを除去するフィルタ回路を接続して成る請求項1記載のレベルシフト回路。
- 前記フィルタ回路は、第1のインバータおよび該第1のインバータの出力が入力される第2のインバータを有し、前記第1のインバータの入力端及び前記第2のインバータの出力端との間に第1の抵抗、キャパシタが並列に接続され、前記第1のインバータの入力端に第2の抵抗の一端が接続され、前記第2の抵抗の他端に前記ラッチ回路の出力段が接続され、前記第2のインバータの出力端から出力を取り出すことを特徴とする請求項14記載のレベルシフト回路。
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