JP2008017101A - パワーオンリセット回路 - Google Patents

Abstract

【課題】ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号を生成でき、パワーオンリセット信号を制御するクロックの初期の極性設定を不要とする。
【解決手段】パワーオン時に電源電圧の変化を検出してパルスを発生する信号発生回路１０と、信号発生回路１０のパルスによりリセットを解除し、クロックＣＬＯＣＫにより電源電圧を取り込むＤフリップフロップ４と、Ｄフリップフロップ４の出力信号を受け電源電圧ＶＤＤを取り込むＤフリップフロップ５と、Ｄフリップフロップ５の出力信号をクロックＣＬＯＣＫにより取り込み出力信号をパワーオンリセット信号ＰＯＮとして出力し、パワーオンリセット信号ＰＯＮが出力されるとＤフリップフロップ５をリセットするフリップフロップ６とを設ける。
【選択図】図１

Description

本発明は、電源投入後にシステムのリセット及びデータの初期化を行うための、パワーオンリセット回路に関するものである。

パワーオンリセット回路は、電源投入後にシステムのリセット及びデータの初期化を行う必要があるデジタルシステムに搭載される。

図９及び図１０を用いて特許文献１に開示された従来例のパワーオンリセット回路について説明する。図９に従来例のパワーオンリセット回路の回路図を示す。また、図１０に図９の各部の電圧波形図を示す。図１０には、電源電圧ＶＤＤの変化と、それに対応したノードｎ１の電圧の変化と、リセット解除信号ＲＳＬの変化と、パワーオンリセット信号ＰＯＮの変化とが示されている。

従来例のパワーオンリセット回路は、ＲＣ回路１８と、ハイレベル補正回路２０と、設定回路２２と、バスホルダ２４と、バッファ２６と、インバータ２８と、ＯＲゲート３０とを有する。

まず、ＲＣ回路１８は、ｐチャネルＭＯＳトランジスタ３２，３４からなる抵抗体（Ｒ）と、ｎチャネルＭＯＳトランジスタ３６からなる容量素子（Ｃ）とを有する。ここで、ｐチャネルＭＯＳトランジスタ３２のソースは電源に接続され、そのゲートおよびドレインは短絡されてｐチャネルＭＯＳトランジスタ３４のソースに接続されている。ｐチャネルＭＯＳトランジスタ３４のドレインはｎチャネルＭＯＳトランジスタ３６のゲートに接続されている。ｎチャネルＭＯＳトランジスタ３６のソースおよびドレインは短絡されて接地されている。

ハイレベル補正回路２０は、ｐチャネルＭＯＳトランジスタ３８と、インバータ４０，４２とを有する。ここで、ｐチャネルＭＯＳトランジスタ３８のソースは電源に接続され、そのドレインは、ＲＣ回路１８を構成するｐチャネルＭＯＳトランジスタ３４のドレインとｎチャネルＭＯＳトランジスタ３６のゲートとの接続点（ノードｎ１）に接続されている。ノードｎ１はインバータ４０の入力端に接続され、インバータ４０の出力端はインバータ４２の入力端およびｐチャネルＭＯＳトランジスタ３８のゲートに入力されている。

設定回路２２は、ｐチャネルＭＯＳトランジスタ４４と、ｎチャネルＭＯＳトランジスタ４６とを有する。ここで、ｐチャネルＭＯＳトランジスタ４４のソースは電源に接続され、そのゲートには、ハイレベル補正回路２０を構成するインバータ４２の出力端が接続されている。ｎチャネルＭＯＳトランジスタ４６のソースは接地され、そのゲートには、バッファ２６の出力端が接続されている。また、ｐチャネルＭＯＳトランジスタ４４のドレインとｎチャネルＭＯＳトランジスタ４６のドレインとは互いに短絡（接続）され、ノードｎ２とされている。

バスホルダ２４は、２つのインバータ４８，５０を有する。インバータ４８，５０の出力端は、互いに他方のインバータ５０，４８の入力端に接続されている。また、インバータ４８の出力端つまり、インバータ５０の入力端はノードｎ２に接続されている。ノードｎ２はインバータ２８の入力端に接続され、バッファ２６にはリセット解除信号ＲＳＬが入力されている。バッファ２６およびインバータ２８の出力はともにＯＲゲート３０に入力され、ＯＲゲート３０からはパワーオンリセット信号ＰＯＮが出力されている。ここで、パワーオンリセット信号ＰＯＮがＬレベルの時、パワーオンリセット信号ＰＯＮを入力とする外部回路がリセットされる。

このパワーオンリセット回路において、電源電位ＶＤＤが０Ｖの時は各ノードの電圧レベルはいずれも０Ｖである。この時、前述のように、リセット解除信号ＲＳＬの電圧レベルも０Ｖにしておく。

時刻ｔ０で電源を投入すると、電源電位ＶＤＤは０Ｖから徐々に上昇する。まず、ＲＣ回路１８では、ｐチャネルＭＯＳトランジスタ３２，３４からなる抵抗体Ｒの抵抗値と、ｎチャネルＭＯＳトランジスタ３６からなる容量素子Ｃの容量値とで決まる時定数ＲＣに相当する時間、電源電位ＶＤＤの上昇と比べてノードｎ１の電圧上昇が抑えられる。ノードｎ１の電圧レベルがインバータ４０のスレッショルド電圧に到達するまでは、ハイレベル補正回路２０の出力であるインバータ４２の出力レベルはインバータ４０，４２を介して、所定の一定時間ｔの間Ｌレベルが保持され、設定回路２２のｐチャネルＭＯＳトランジスタ４４のゲートに入力される。

設定回路２２では、電源の投入後、電源電位ＶＤＤのレベルがトランジスタの閾値電圧付近になると、ｐチャネルＭＯＳトランジスタ４４がオンし始める。これにより、ノードｎ２は、ｐチャネルＭＯＳトランジスタ４４とバスホルダ２４との抵抗分割によってＨレベルとなるように抵抗比が設定されている。

この段階では、バスホルダ２２のインバータ４８の出力はＨレベル、したがって、インバータ２８からはＬレベルが出力されており、リセット解除信号ＲＳＬもＬレベルであるから、ＯＲゲート３０からは、パワーオンリセット信号ＰＯＮとしてＬレベルが出力される。パワーオンリセット信号ＰＯＮのＬレベルによって、このパワーオンリセット回路を搭載する半導体装置がリセットされる。

電源電位ＶＤＤが上昇すると、これに応じてノードｎ１の電圧レベルも上昇し、したがって、インバータ４０の出力は降下し、インバータ４２の出力は上昇する。そして、インバータ４０の出力が降下してｐチャネルＭＯＳトランジスタ３８がオンした時点で、ノードｎ１の電圧レベルは、インバータ４０，４２を介して設定回路２２のｐチャネルＭＯＳトランジスタ４４のゲートに入力され、ｐチャネルＭＯＳトランジスタ４４をオフする。なお、電源電位ＶＤＤは時刻ｔｅで最大値Ｖｅに達する。

その後、リセット解除信号ＲＳＬの電圧レベルが変化してＨレベルが入力される。この時、ＯＲゲート３０の出力すなわちパワーオンリセット信号ＰＯＮはＨレベルになるとともに、設定回路２２のｎチャネルＭＯＳトランジスタ４６がオンして、ノードｎ２の電圧レベルはＬレベルとなる。ノードｎ２の電圧レベルはバスホルダ２４に保持され、インバータ２８からはＨレベルが出力される。したがって、これ以後、パワーオンリセット信号ＰＯＮはＨレベルに保持され、リセットが解除される。

すなわち、パワーオンリセット回路においては、電源の投入後、リセット解除信号ＲＳＬが一度でもＬレベルからＨレベルに変化すると、ノードｎ２の電圧レベルはＬレベルとなり、このノードｎ２の電圧レベルはバスホルダ２４に保持される。このため、パワーオンリセット信号ＰＯＮは、リセット解除信号ＲＳＬの電圧レベルが変化しても、リセット解除信号ＲＳＬに係わらずＨレベルを保持し、再度パワーオンリセット信号ＰＯＮがＬレベルになることはない。ここで、パワーオンリセット信号ＰＯＮがＨレベルになると、パワーオンリセット信号ＰＯＮを入力とする外部回路のリセットが解除される。

なお、図１０のノードｎ１の電圧波形が２段階の勾配になっているが、これは以下のとおりである。初めの傾きはＲＣによる傾きであり、ノードｎ１がインバータ４０のスレッショルド電圧に達した時点でハイレベル補正回路により傾きが切り替わる。
特開２０００−２６１３００号公報

しかしながら、特許文献１に開示された図９のパワーオンリセット回路では、リセット解除信号ＲＳＬによりリセットを解除できるが、リセット解除信号ＲＳＬの入力タイミングによっては設定回路２２のｐチャネルＭＯＳトランジスタ４４とｎチャネルＭＯＳトランジスタ４６が同時にオンし、電源電位ＶＤＤとグランドＶＳＳとの間で貫通電流が流れるおそれがある。そのため、電源電位ＶＤＤの立ち上がり時間とともにＲＣ回路１８の時定数に応じてリセット解除信号ＲＳＬを入力するタイミングを設定する必要があった。

また、ＲＣ回路１８の時定数は、製造プロセスのバラツキ及び温度により変化するため、リセット解除信号の入力タイミングは製造プロセスのバラツキ及び温度等を考慮し設定しなければならなかった。

さらに電源投入時においてリセット解除信号ＲＳＬをＬレベルに設定しなければならないという制約があった。

本発明は上記従来の課題を解決するもので、ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、しかも製造プロセスのバラツキ及び温度等の影響を受けず、適切なタイミングでパワーオンリセット信号がアクティブになるパワーオンリセット回路を提供とすることを目的とする。

本発明は、ＲＣ回路の時定数を考慮せずに、電源の立ち上がりにおいて、例えば電源電位が最大値に到達した後にクロックを入力するように設定するだけで、適切なタイミングでパワーオンリセット信号がアクティブになり、パワーオンリセット信号を制御するクロックの初期の極性設定が不要なパワーオンリセット回路を提供とすることを目的とする。

上記課題を解決するために、本発明のパワーオンリセット回路は、パワーオン時に電源電圧の変化を検出してパルスを発生する信号発生回路と、信号発生回路のパルスによりリセットが解除され、クロックにより電源電圧を取り込む第１のフリップフロップと、第１のフリップフロップの出力信号を受けて電源電圧を取り込む第２のフリップフロップと、第２のフリップフロップの出力信号をクロックにより取り込み出力信号をパワーオンリセット信号として出力し、パワーオンリセット信号の出力に応答して第２のフリップフロップをリセットする第３のフリップフロップとを備えている。

この構成によれば、クロックの切り替わりによりパワーオンリセット信号のタイミングを制御でき、クロックの初期の設定も不要であり、電源の立ち上がりとクロックを入力するタイミングを設定しておけば、確実かつ正確にパワーオンリセット信号を生成できる。

上記のパワーオンリセット回路の構成においては、信号発生回路が、例えばゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、電源と第１のｐチャネルＭＯＳトランジスタのソースとの間に接続された抵抗体と、入力端子が第１のｐチャネルＭＯＳトランジスタのソースに接続されたインバータとを有する。

この構成によれば、信号発生回路にＲＣ回路を使用しないため、電源とクロックの切り替わりによりパワーオンリセット信号のタイミングを制御でき、クロックの初期の設定も不要である。そのため、電源の立ち上がりとクロックを入力するタイミングを設定しておけば、確実かつ正確にパワーオンリセット信号を生成できる。しかも、コンデンサを使用しないので、集積化が可能である。

また、上記のパワーオンリセット回路の構成においては、信号発生回路が、ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、ゲート、ソース及び基板が電源に接続され、ドレインが第１のｐチャネルＭＯＳトランジスタのソースに接続された第２のｐチャネルトランジスタと、入力端子が第１のｐチャネルＭＯＳトランジスタのソースに接続されたインバータとを有する構成であってもよい。

この構成によれば、パワーオンリセット回路がトランジスタのみから構成されているので、集積度に優れたパワーオンリセット回路を提供できる。

また、上記のパワーオンリセット回路の構成においては、信号発生回路の出力は、第３のフリップフロップのリセット端子に接続されていることが好ましい。

この構成によれば、電源投入において第３のフリップフロップをリセットし、その後リセット解除を行うので、クロックに対して確実にパワーオンリセット信号のタイミングを制御でき、さらにパワーオンリセット信号のアクティブ期間をクロックの１周期に設定できる。

また、上記のパワーオンリセット回路の構成においては、ドレインが接地され、ゲートが電源に接続され、基板及びソースがインバータの入力端子に接続された第３のｐチャネルＭＯＳトランジスタをさらに備えることが好ましい。

この構成によれば、瞬断後の電源の再立ち上げ時にも正確にパワーオンリセット信号を生成できる。

また、上記のパワーオンリセット回路の構成においては、ゲート、ドレイン及び基板が接地され、ソースが前記インバータの入力端子に接続されたｎチャネルＭＯＳトランジスタをさら備えることが好ましい。

この構成によれば、瞬断後の電源の再立ち上げ時にも正確にパワーオンリセット信号を生成できる。

本発明によれば、電源電位ＶＤＤの立ち上がりと入力されるクロックの切り替わりタイミングにより確実にパワーオンリセット信号を生成するパワーオンリセット回路を実現できるという有利な効果が得られる。

本発明によれば、電源電位ＶＤＤの立ち上がり、例えば電源電位ＶＤＤが最大値に到達した後にクロックが入力され、このクロックの切り替わりにより確実にパワーオンリセット信号を生成し、かつ入力されるクロックの初期値についてもＬレベルまたはＨレベルどちらも可能となるので、クロック仕様の汎用性が高く、正確にパワーオンリセット信号が生成されるという有利な効果が得られる。

以下、本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態１》
図１および図３を用いて本発明の実施の形態１のパワーオンリセット回路を説明する。図１は本発明におけるパワーオンリセット回路の回路図である。

実施の形態１のパワーオンリセット回路は、第１のｐチャネルＭＯＳトランジスタ１、抵抗体２、インバータ３、第１から第３のＤフリップフロップ４，５，６から構成される。

電源電位ＶＤＤと接地電位ＶＳＳとの間に抵抗体２と第１のｐチャネルＭＯＳトランジスタ１とが直列に接続される。第１のｐチャネルＭＯＳトランジスタ１のゲートとドレインは接地電位ＶＳＳに接続され、基板が電源電位ＶＤＤに接続される。記号Ｎａは、抵抗体２と第１のｐチャネルＭＯＳトランジスタ１のソースとの接続点を示す。

インバータ３の入力端子に、第１のｐチャネルＭＯＳトランジスタ１のソースが接続される。インバータ３の出力端子に第１のＤフリップフロップ４のリセット入力端子が接続される。記号Ｒｅは、インバータ３の出力端子と第１のＤフリップフロップ４のリセット入力端子との接続点を示す。

上記の抵抗対２は、１００ｋΩ程度の高い抵抗値を有するものであるが、できるだけＭＯＳ１に流れる電流を少なくするために高抵抗が望ましい。ただし、チップ上の抵抗による面積の増大も考慮することが必要である。

第１のＤフリップフロップ４のＤ入力端子に電源電位ＶＤＤ、クロック入力端子にクロックＣＬＯＣＫが入力され、Ｑ出力端子は第２のＤフリップフロップ５のクロック入力端子に接続される。記号Ｑ１は第１のＤフリップフロップ４のＱ出力端子と第２のＤフリップフロップ５のクロック入力端子との接続点を示す。

第２のＤフリップフロップ５のＤ入力端子に電源電位ＶＤＤが接続され、第２のＤフリップフロップのＱ出力端子は第３のＤフリップフロップ６のＤ入力端子に接続される。記号Ｑ２は第２のＤフリップフロップ５のＱ出力端子と第３のＤフリップフロップ６のＤ入力端子との接続点を示す。

第３のＤフリップフロップ６のクロック入力端子にクロックＣＬＯＣＫが入力され、第３のＤフリップフロップ６のＮＱ出力端子は第２のＤフリップフロップ５のリセット端子に接続される。記号ＮＱ３は第３のＤフリップフロップ６のＮＱ出力端子と第２のＤフリップフロップ５のリセット入力端子との接続点を示す。

第３のＤフリップフロップ６のＱ出力端子からはパワーオンリセット信号ＰＯＮが出力される。パワーオンリセット信号ＰＯＮはＨレベルでアクティブである。つまり、パワーオンリセット信号ＰＯＮがＨレベルの時、パワーオンリセット信号ＰＯＮを入力する外部回路がリセットされる。

インバータ３は、ｐチャネルＭＯＳトランジスタ（図示しない）及びｎチャネルＭＯＳトランジスタ（図示しない）から構成される。インバータ３の閾値電位は電源電位ＶＤＤの半分としている。

図３は、電源が立ち上がった後の接続点Ｑ２の初期値をＬレベル、パワーオンリセット信号ＰＯＮの初期値をＬレベルとした場合の本発明の実施の形態１のパワーオンリセット回路の動作を示すパワーオンリセット回路の各部の電圧波形図である。図３において、記号Ｖ_ＧＳ１は、第１のｐチャネルＭＯＳトランジスタ１の閾値電圧を示す。時刻ｔ０で電源投入後、電源電位ＶＤＤは０Ｖから上昇し時刻ｔｅで最大値に達する。

接続点Ｎａの電位Ｖａは、時刻ｔ０に電源が投入された後、抵抗体２を流れる微少電流により電源電位ＶＤＤに追随して上昇する。その結果、時刻ｔ１に第１のｐチャネルＭＯＳトランジスタ１のゲートとソース間の電位差（接続点Ｎａの電位Ｖａに等しい）は閾値電圧Ｖ_ＧＳ１に達し、第１のｐチャネルＭＯＳトランジスタ１が導通する。接続点Ｎａの電位Ｖａは、その後一定の値になる。時刻ｔ１以降、インバータ３及び第１から第３のＤフリップフロップ４，５，６はその論理入力に従って動作する。電源投入から時刻ｔ１までのインバータ３の出力はＬレベルとなる。第１から第３のＤフリップフロップ４，５，６を構成するｎチャネルＭＯＳトランジスタ（図示しない）またはｐチャネルＭＯＳトランジスタ（図示しない）に接続した電源電位ＶＤＤは、各トランジスタの閾値電圧に達しない。

時刻ｔ１以降、図１の全ての回路が動作する。電源電位ＶＤＤが接続点Ｎａの電位Ｖａの２倍（２Ｖａ）に到達する時刻をｔ２とする。時刻ｔ２において、電源電位ＶＤＤはまだ上昇中である。時刻ｔ１から時刻ｔ２までは、インバータ３の入力電圧Ｖａが、Ｖａ＞ＶＤＤ／２の関係を満たすため、インバータ３の出力はＬレベルである。従って、第１のＤフリップフロップ４はリセットされ、Ｑ出力端子はＬレベルとなる。時刻ｔ２以降は、インバータ３の入力電圧Ｖａが、Ｖａ＜ＶＤＤ／２の関係を満たすため、インバータ３の出力はＨレベルである。従って、第１のＤフリップフロップ４のリセットは解除される。

電源電位ＶＤＤが立ち上がった後、クロックＣＬＯＣＫがＬレベルからＨレベルになると、接続点Ｑ１はＨレベルになる。接続点Ｑ１がＨレベルとなることにより、接続点Ｑ２はＨレベルとなる。次にクロックＣＬＯＣＫがＨレベルからＬレベルになるがＤフリップフロップは立ち上がりで取り込むため、第１から第３のＤフリップフロップ４，５，６の出力は保持される。次にクロックＣＬＯＣＫがＨレベルになると、接続点Ｑ２はＨレベルであるので、パワーオンリセット信号ＰＯＮはＨレベルになる。つまり、パワーオンリセット信号ＰＯＮがアクティブになる。この時、接続点ＮＱ３がＬレベルになる。接続点ＮＱ３がＬレベルになると、第２のＤフリップフロップ５はリセットされ、接続点Ｑ２はＬレベルになる。次にクロックＣＬＯＣＫがＬレベルとなるが、第１から第３のＤフリップフロップ４，５，６の出力は保持される。次にクロックＣＬＯＣＫがＨレベルになると、接続点Ｑ２はＬレベルであるので、接続点ＮＱ３はＨレベルとなり、第２のＤフリップフロップのリセットは解除され、第３のＤフリップフロップ３のＱ出力端子であるパワーオンリセット信号ＰＯＮはＬレベルとなる。つまり、パワーオンリセット信号ＰＯＮがインアクティブとなる。

なお、クロックＣＬＯＣＫは、内部にて発生するクロックでは無く、外部から入力されるものである。特に、このクロックＣＬＯＣＫは、シリアル制御等のクロックを想定しており、この様なクロックはＬＳＩに電源を供給後、内部のリセットがオンからリセット解除後に入力されるものである。

これ以降に、クロックＣＬＯＣＫがＬレベルからＨレベルまたはＨレベルからＬレベルに変化したとしても、第１から第３のＤフリップフロップ４，５，６のＤ入力端子および第２のＤフリップフロップ６のリセット入力端子のレベルは変化がなく、第３のＤフリップフロップ６のＱ出力端子であるパワーオンリセット信号ＰＯＮはＬレベルを保持する。つまり、クロックの１周期分がパワーオンリセット信号ＰＯＮのアクティブ期間となる。

図４は、電源が立ち上がった後の接続点Ｑ２の初期値をＨレベル、パワーオンリセット信号ＰＯＮの初期値をＬレベルとした場合の本発明の実施の形態１のパワーオンリセット回路の動作を示すパワーオンリセット回路の各部の電圧波形図である。図４において、記号Ｖ_ＧＳ１は、第１のｐチャネルＭＯＳトランジスタ１の閾値電圧である。時刻ｔ０で電源投入後、電源電位ＶＤＤは０Ｖから上昇し時刻ｔｅで最大値Ｖｅに達する。

接続点Ｎａの電位Ｖａは、時刻ｔ０で電源が投入された後、抵抗体２を流れる微少電流により電源電位ＶＤＤに追随して上昇する。その結果、時刻ｔ１で第１のｐチャネルＭＯＳトランジスタ１のゲートとソース間の電位差（接続点Ｎａの電位Ｖａに等しい）は閾値電圧Ｖ_ＧＳ１に達し、第１のｐチャネルＭＯＳトランジスタ１が導通する。接続点Ｎａの電位Ｖａは、その後一定の値になる。時刻ｔ１以降、インバータ３及び第１から第３のＤフリップフロップ４，５，６はその論理入力に従って動作する。電源投入から時刻ｔ１までのインバータ３の出力はＬレベルとなる。第１から第３のＤフリップフロップ４，５，６を構成するｎチャネルＭＯＳトランジスタ（図示しない）またはｐチャネルＭＯＳトランジスタ（図示しない）に接続した電源電位ＶＤＤは、各トランジスタの閾値電圧に達しない。

時刻ｔ１以降、図１の全ての回路が動作する。電源電位ＶＤＤが接続点Ｎａの電位Ｖａの２倍（２Ｖａ）に到達する時刻をｔ２とする。時刻ｔ２において、電源電位ＶＤＤはまだ上昇中である。時刻ｔ１から時刻ｔ２までは、インバータ３の入力電圧Ｖａが、Ｖａ＞ＶＤＤ／２の関係を満たすため、インバータ３の出力はＬレベルである。従って、第１のＤフリップフロップ４はリセットされ、Ｑ出力端子はＬレベルとなる。時刻ｔ２以降は、インバータ３の入力電圧Ｖａが、Ｖａ＜ＶＤＤ／２の関係を満たすため、インバータ３の出力はＨレベルである。従って、第１のＤフリップフロップ４のリセットは解除される。

電源電位ＶＤＤが立ち上がった後、クロックＣＬＯＣＫがＨレベルになると、接続点Ｑ１はＨレベルになる。接続点Ｑ１がＨレベルとなるが、接続点Ｑ２はＨレベルであるためＨレベルを保持する。次にクロックＣＬＯＣＫがＬレベルになるがＤフリップフロップは立ち上がりで取り込むため、第１から第３のＤフリップフロップ４，５，６の出力は保持される。次にクロックＣＬＯＣＫがＨレベルになると、接続点Ｑ２はＨレベルであるので、パワーオンリセット信号ＰＯＮはＨレベルになる。つまり、パワーオンリセット信号ＰＯＮがアクティブになる。この時、接続点ＮＱ３がＬレベルになる。接続点ＮＱ３がＬレベルになると、第２のＤフリップフロップ５はリセットされ、接続点Ｑ２はＬレベルになる。次にクロックＣＬＯＣＫがＬレベルになるが、第１から第３のＤフリップフロップ４，５，６の出力は保持される。次にクロックＣＬＯＣＫがＨレベルになると、接続点Ｑ２はＬレベルであるので、接続点ＮＱ３はＨレベルとなり第２のＤフリップフロップ５のリセットは解除され、第３のＤフリップフロップ６のＱ出力端子であるパワーオンリセット信号ＰＯＮはＬレベルとなる。つまり、パワーオンリセット信号ＰＯＮがインアクティブとなる。これ以降に、クロックＣＬＯＣＫがＬレベルからＨレベルまたはＨレベルからＬレベルになったとしても、第１から第３のＤフリップフロップ４，５，６のＤ入力端子および第２のＤフリップフロップ６のリセット入力端子は変化がなく、第３のＤフリップフロップ６のＱ出力端子であるパワーオンリセット信号ＰＯＮはＬレベルを保持する。つまり、クロックの１周期分がパワーオンリセット信号ＰＯＮのアクティブ期間となる。

図５は、電源が立ち上がった後のパワーオンリセット信号ＰＯＮの初期値をＨレベル、接続点Ｑ２の初期値をＬレベル（接続点ＮＱ３がＬレベルであるので第２のＤフリップフロップ５はリセットされる）とした場合の本発明の実施の形態１のパワーオンリセット回路の動作を示すパワーオンリセット回路の各部の電圧波形図である。図５において、記号Ｖ_ＧＳ１は、第１のｐチャネルＭＯＳトランジスタ１の閾値電圧である。時刻ｔ０に電源投入後、電源電位ＶＤＤは０Ｖから上昇し時刻ｔｅに最大値に達する。

接続点Ｎａの電位Ｖａは、時刻ｔ０で電源が投入された後、抵抗体２を流れる微少電流により電源電位ＶＤＤに追随して上昇する。その結果、時刻ｔ１に第１のｐチャネルＭＯＳトランジスタ１のゲートとソース間の電位差（接続点Ｎａの電位Ｖａに等しい）は閾値電圧Ｖ_ＧＳ１に達し、第１のｐチャネルＭＯＳトランジスタ１が導通する。接続点Ｎａの電位Ｖａは、その後一定の値になる。時刻ｔ１以降、インバータ３及び第１から第３のＤフリップフロップ４，５，６はその論理入力に従って動作する。電源投入から時刻ｔ１までのインバータ３の出力はＬレベルとなる。第１から第３のＤフリップフロップ４，５，６を構成するｎチャネルＭＯＳトランジスタ（図示しない）またはｐチャネルＭＯＳトランジスタ（図示しない）に接続した電源電位ＶＤＤは、各トランジスタの閾値電圧に達しない。

時刻ｔ１以降、図１の全ての回路が動作する。電源電位ＶＤＤが接続点Ｎａの電位Ｖａの２倍（２Ｖａ）に到達する時刻をｔ２とする。時刻ｔ２において、電源電位ＶＤＤはまだ上昇中である。時刻ｔ１から時刻ｔ２までは、インバータ３の入力電圧Ｖａが、Ｖａ＞ＶＤＤ／２の関係を満たすため、インバータ３の出力はＬレベルである。従って、第１のＤフリップフロップ４はリセットされ、Ｑ出力端子はＬレベルとなる。時刻ｔ２以降は、インバータ３の入力電圧Ｖａが、Ｖａ＜ＶＤＤ／２の関係を満たすため、インバータ３の出力はＨレベルである。従って、第１のＤフリップフロップ４のリセットは解除される。この時、パワーオンリセット信号ＰＯＮはＨレベルである。つまり、パワーオンリセット信号ＰＯＮがアクティブになる。

電源電位ＶＤＤが立ち上がった後、クロックＣＬＯＣＫがＨレベルになると、接続点Ｑ１はＨレベルになる。接続点Ｑ１がＨレベルとなるが、接続点ＮＱ３はＬレベルであるため第２のＤフリップフロップ５はリセットされており、接続点Ｑ２はＬレベルを保持する。接続点Ｑ２がＬレベルであるため、パワーオンリセット信号はＬレベルになる。つまり、パワーオンリセット信号ＰＯＮがインアクティブとなる。これ以降に、クロックＣＬＯＣＫがＬレベルからＨレベルまたはＨレベルからＬレベルに切り替わったとしても、第１から第３のＤフリップフロップ４，５，６のＤ入力端子および第２のＤフリップフロップ６のリセット入力端子は変化がなく、第３のＤフリップフロップ６のＱ出力端子であるパワーオンリセット信号ＰＯＮはＬレベルを保持する。つまり、時刻ｔ２以降から最初のクロックＣＬＯＣＫの立ち上がりまでの期間がパワーオンリセット信号ＰＯＮのアクティブ期間となる。

実施の形態１のパワーオンリセット回路は、第１のｐチャネルＭＯＳトランジスタ１のソースとドレイン間の電位差が電源電位ＶＤＤに追随して変化する構成とした。従って、電源電位が立ち上がると、インバータ３はその論理入力に従って動作し始めた後（時刻ｔ１）、電源電位ＶＤＤが第１のｐチャネルＭＯＳトランジスタ１の閾値電圧Ｖ_ＧＳ１の２倍を超えるまで（Ｖａ＜ＶＤＤ／２が成立するまで。時刻ｔ２）第１のＤフリップフロップ４はリセット状態となり、時刻ｔ２以降は第１のＤフリップフロップ４はリセットが解除され、接続点Ｑ１はＬレベルとなる。時刻ｔ２以降にクロックが入力されると、クロックＣＬＯＣＫの入力に従ってパワーオンリセット信号ＰＯＮがアクティブとなり、クロックＣＬＯＣＫの１周期後にインアクティブとなり、その後インアクティブを保持する（図３、図４）。

また、電源が立ち上がった後のパワーオンリセット信号ＰＯＮの初期値をＨレベル、接続点Ｑ２の初期値をＬレベル（接続点ＮＱ３がＬレベルであるので第２のＤフリップフロップ５はリセットされる）の場合においては（図５）、時刻ｔ２からクロックＣＬＯＣＫがＨレベルへ切り替わるまでの期間がパワーオンリセット信号のアクティブ期間となり、その後インアクティブを保持する。

実施の形態１のパワーオンリセット回路は、ＲＣ回路を使用しないので、ＲＣ回路の時定数を考慮せずに、電源の立ち上がり、例えば電源電位が最大値に到達した後にクロック入力のＨレベルになるタイミングのみを設定すれば、製造プロセスのバラツキ及び温度等の影響を受けず、しかも確実にパワーオンリセット信号ＰＯＮを生成するパワーオンリセット回路を提供できる。さらに、クロックＣＬＯＣＫがＨレベルの切り替わりでパワーオンリセット信号ＰＯＮがアクティブまたはインアクティブになるので、クロックＣＬＯＣＫの初期値についてもＬレベルまたはＨレベルどちらも可能となるので、汎用性の高いパワーオンリセット回路を提供できる。

《実施の形態２》
図２は、本発明の実施の形態２のパワーオンリセット回路の回路図である。実施の形態２のパワーオンリセット回路は、実施の形態１のパワーオンリセット回路（図１）における抵抗体２を第２のｐチャネルＭＯＳトランジスタ７で置き換えたものである。第２のｐチャネルＭＯＳトランジスタ７のゲート、ソース及び基板は電源電位ＶＤＤに接続され、ドレインは接続点Ｎａに接続される。第２のｐチャネルＭＯＳトランジスタ７は、その定電流領域の特性を利用して、例えば消費電流を出来るだけ増加させない様、１００ｋΩ等の高抵抗の働きをする。この抵抗値は、ＩＣの消費電力を増加させないため、大きく設定している。

その他の構成は実施の形態１と同様であり、同様の符号を付してその説明に代える。

実施の形態２のパワーオンリセット回路は、実施の形態１のパワーオンリセット回路(図１)と同様に作動し、同様の効果を奏する。さらに、実施の形態２のパワーオンリセット回路はトランジスタのみから構成されるので、集積度に優れたパワーオンリセット回路を提供できる。

《実施の形態３》
図６は、本発明の実施の形態３のパワーオンリセット回路の回路図である。実施の形態３のパワーオンリセット回路は、実施の形態２のパワーオンリセット回路（図２）におけるインバータ３の出力と第３のＤフリップフロップ６のリセット入力端子とを接続したものである。その他の構成は実施の形態２と同様である。

実施の形態３のパワーオンリセット回路は、電源電位ＶＤＤが時刻ｔ２になるとインバータ３の出力がＨレベルになるので、第３のＤフリップフロップ６の出力と接続しているパワーオンリセット信号ＰＯＮはＬレベルとなる。従って、実施の形態３のパワーオンリセット回路は図３または図４の動作となり、図５の動作は存在しない。よって、実施の形態３のパワーオンリセット回路におけるパワーオンリセット信号ＰＯＮのアクティブ期間は必ずクロック１周期分となり、正確なパワーオンリセット信号ＰＯＮが生成できる。

なお、実施の形態１のパワーオンリセット回路（図１）におけるインバータ３の出力と第３のＤフリップフロップ６のリセット入力端子とを接続した構成も容易に考えられる。この場合も上記の実施の形態と同様の作用効果が得られる。

《実施の形態４》
図７は、本発明の実施の形態４のパワーオンリセット回路の回路図である。実施の形態４のパワーオンリセット回路は、実施の形態２のパワーオンリセット回路（図２）に第３のｐチャネルＭＯＳトランジスタ８を追加したものである。第３のＰチャネルＭＯＳトランジスタ８は、ドレインが接地電位ＶＳＳに接続され、ゲートが電源電位ＶＤＤに接続され、ソース及び基板が接続点Ｎａに接続される。その他の構成は実施の形態２（図２）と同様であり、同様の符号を付してその説明に代える。

電源が投入された後にクロックＣＬＯＣＫが入力され、パワーオンリセット信号ＰＯＮがアクティブとなり、さらにインアクティブになった後、電源電位ＶＤＤが電位Ｖｅから急激に０Ｖまで低下し、すぐに回復する場合（瞬断）の動作を説明する。実施の形態２のパワーオンリセット回路（図２）は、電源電位ＶＤＤが瞬間的に０Ｖになると、第１のｐチャネルＭＯＳトランジスタ１と第２のｐチャネルＭＯＳトランジスタ７との容量結合が起きる。従って、電源電位ＶＤＤが急激に低下するときに、接続点Ｎａの電位Ｖａは、（Ｖ_ＧＳ１―Ｖｅ）まで急激に低下する。そのため、電源電位ＶＤＤが電位Ｖｅに回復するまでに、Ｖａが閾値電圧Ｖ_ＧＳ１に回復せず、第１のＤフリップフロップ４をリセットできなくなり、パワーオンリセット信号ＰＯＮが正常に生成されない可能性がある。

実施の形態４のパワーオンリセット回路は、電源電位ＶＤＤが電位Ｖｅから急激に０Ｖまで低下するとき、接続点Ｎａの電位Ｖａは、第３のｐチャネルＭＯＳトランジスタ８のドレインと基板間のＰＮ接合電圧をＶｄとすると、−Ｖｄまでしか低下しない。従って、電源電位ＶＤＤの回復時にも、正常にパワーオンリセット信号ＰＯＮを生成できる。

なお、実施の形態１のパワーオンリセット回路（図１）において、第３のｐチャネルＭＯＳトランジスタ８を追加した構成も上記と同様に考えることができる。この場合も上記の実施の形態と同様の作用効果が得られる。

《実施の形態５》
図８は、本発明の実施の形態５のパワーオンリセット回路の回路図である。実施の形態５のパワーオンリセット回路は、実施の形態２のパワーオンリセット回路にｎチャネルＭＯＳトランジスタ９を追加したものである。ｎチャネルＭＯＳトランジスタ９は、ゲート、ドレイン及び基板が接地電位ＶＳＳに接続され、ソースが接続点Ｎａに接続される。その他の構成は実施の形態２（図２）と同様であり、同様の符号を付してその説明に代える。

電源が投入された後にクロックＣＬＯＣＫが入力され、パワーオンリセット信号ＰＯＮがアクティブとなり、さらにインアクティブになった後、電源電位ＶＤＤが電位Ｖｅから急激に０Ｖまで低下し、すぐに回復する場合（瞬断）の動作を説明する。実施の形態５のパワーオンリセット回路は、電源電位ＶＤＤが電位Ｖｅから急激に０Vまで低下するとき、接続点Ｎａの電位Ｖａは、ｎチャネルＭＯＳトランジスタ９のドレインと基板間のｐｎ接合電圧をＶｄとすると、−Ｖｄまでしか低下しない。従って、電源電位ＶＤＤの回復時に、正常にパワーオンリセット信号ＰＯＮを生成できる。

実施の形態５のパワーオンリセット回路は、実施の形態４のパワーオンリセット回路と同様の効果を奏する。

なお、実施の形態１のパワーオンリセット回路（図１）において、ｎチャネルＭＯＳトランジスタ９を追加した構成も上記と同様に考えることができる。この場合も上記の実施の形態と同様の作用効果が得られる。

本発明にかかるパワーオンリセット回路は、シリアル通信等のクロック入力を有するデジタル回路搭載の半導体装置において、製造プロセスのバラツキ及び温度等の影響を受けず、確実にパワーオンリセット信号を生成でき、かつパワーオンリセット信号発生タイミングを設定できるという効果を有し、種々のデジタル回路を電源起動時にリセットするパワーオンリセット回路として有用である。

さらにシリアル通信等のクロック入力を有するデジタル回路搭載の半導体装置において、動作制御用クロックを共用することができるので、パワーオンリセット信号専用に新たなクロックを入力する必要が無くパワーオンリセット信号を生成できる。

本発明の実施の形態１のパワーオンリセット回路の構成を示す回路図である。 本発明の実施の形態２のパワーオンリセット回路の構成を示す回路図である。 電源投入後に接続点Ｑ１がＬレベル、接続点Ｑ２がＬレベル及びパワーオンリセット信号ＰＯＮがＬレベルの条件における本発明の実施の形態１及び２のパワーオンリセット回路の動作を示す電圧波形図である。 電源投入後に接続点Ｑ１がＬレベル、接続点Ｑ２がＨレベル及びパワーオンリセット信号ＰＯＮがＬレベルの条件における本発明の実施の形態１及び２のパワーオンリセット回路の動作を示す電圧波形図である。 電源投入後に接続点Ｑ１がＬレベル、接続点Ｑ２がＬレベル及びパワーオンリセット信号ＰＯＮがＨレベルの条件における本発明の実施の形態１及び２のパワーオンリセット回路の動作を示す電圧波形図 本発明の実施の形態３のパワーオンリセット回路の構成を示す回路図である。 本発明の実施の形態４のパワーオンリセット回路の構成を示す回路図である。 本発明の実施の形態５のパワーオンリセット回路の構成を示す回路図である。 従来例のパワーオンリセット回路の構成を示す回路図である。 従来例のパワーオンリセット回路の動作を示す電圧波形図である。

符号の説明

１ 第１のｐチャネルＭＯＳトランジスタ
２ 抵抗体
３ インバータ
４ 第１のＤフリップフロップ
５ 第２のＤフリップフロップ
６ 第３のＤフリップフロップ
７ 第２のｐチャネルＭＯＳトランジスタ
８ 第３のｐチャネルＭＯＳトランジスタ
９ ｎチャネルＭＯＳトランジスタ
１０ 信号発生回路
１８ ＲＣ回路
２０ ハイレベル補正回路
２２ 設定回路
３０ ＯＲゲート
２４ バスホルダ
２６ バッファ
２８,４０，４２，４８，５０，５４，５６ インバータ
３２，３４，３８，４４ ｐチャネルＭＯＳトランジスタ
３６，４６ ｎチャネルＭＯＳトランジスタ

Claims (6)

1. パワーオン時に電源電圧の変化を検出してパルスを発生する信号発生回路と、
   前記信号発生回路のパルスによりリセットが解除され、クロックにより前記電源電圧を取り込む第１のフリップフロップと、
   前記第１のフリップフロップの出力信号を受けて前記電源電圧を取り込む第２のフリップフロップと、
   前記第２のフリップフロップの出力信号を前記クロックにより取り込み出力信号をパワーオンリセット信号として出力し、前記パワーオンリセット信号の出力に応答して前記第２のフリップフロップをリセットする第３のフリップフロップとを備えたパワーオンリセット回路。
2. 前記信号発生回路は、ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、前記電源と前記第１のｐチャネルＭＯＳトランジスタのソースとの間に接続された抵抗体と、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続されたインバータとを有する請求項１に記載のパワーオンリセット回路。
3. 前記信号発生回路は、ゲート及びドレインが接地され基板が電源に接続された第１のｐチャネルＭＯＳトランジスタと、ゲート、ソース及び基板が前記電源に接続され、ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第２のｐチャネルトランジスタと、入力端子が前記第１のｐチャネルＭＯＳトランジスタのソースに接続されたインバータとを有する請求項１に記載のパワーオンリセット回路。
4. 前記信号発生回路の出力は、前記第３のフリップフロップのリセット端子に接続されている請求項２または３に記載のパワーオンリセット回路。
5. ドレインが接地され、ゲートが前記電源に接続され、基板及びソースが前記インバータの入力端子に接続された第３のｐチャネルＭＯＳトランジスタをさらに備えた請求項３から請求項４のいずれか１項に記載のパワーオンリセット回路。
6. ゲート、ドレイン及び基板が接地され、ソースが前記インバータの入力端子に接続されたｎチャネルＭＯＳトランジスタをさら備えた請求項３から請求項４のいずれか１項に記載のパワーオンリセット回路。

Images