TW201921841A - 時脈電路及操作其之方法 - Google Patents

Abstract

本發明的實施例提供一種時脈電路，其包含第一鎖存器、第二鎖存器、第一觸發電路以及時脈觸發電路。第一鎖存器基於第一控制訊號、啟用訊號以及輸出時脈訊號而產生第一鎖存輸出訊號。第二鎖存器耦接至第一鎖存器，且經組態以回應於第二控制訊號而產生輸出時脈訊號。第一觸發電路耦接至第一鎖存器以及第二鎖存器，且經組態以至少回應於第一鎖存輸出訊號或重設訊號而調整輸出時脈訊號。時脈觸發電路藉由第一節點耦接至第一鎖存器以及第一觸發電路，經組態以回應於輸入時脈訊號而產生第一控制訊號，且經組態以至少基於第一控制訊號而控制第一鎖存器以及第一觸發電路。

Description

時脈電路及操作其之方法

半導體積體電路（integrated circuit，IC）工業已產生多種數位裝置來解決多個不同區域中的問題。此等數位裝置中的一些，諸如時脈電路，經組態以產生一或多個時脈信號。隨著IC變得更小且更複雜，此等數位裝置之操作電壓不斷降低，從而影響IC效能。

以下揭露內容提供用於實施所提供主題的特徵的不同實施例或實例。下文描述組件、材料、值、步驟、配置等之特定實例以簡化本揭露內容。當然，此等僅為實例且並非限制。涵蓋其他組件、材料、值、步驟、配置等。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵以及第二特徵直接接觸地形成之實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵以及第二特徵可不直接接觸之實施例。另外，本揭露內容可在各種實例中重複參考標號及/或字母。此重複是出於簡化及清楚之目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。

此外，本文中可使用諸如「在...下方」、「在...以下」、「下部」、「在...上方」、「上部」以及其類似者之空間相對術語，以便於描述如圖式中所示的一個元件或特徵與另一元件或特徵之關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

根據一些實施例，時脈電路包含第一鎖存器、第二鎖存器、第一觸發電路以及時脈觸發電路。第一鎖存器經組態以基於第一控制訊號、啟用訊號以及輸出時脈訊號產生第一鎖存輸出訊號。第二鎖存器耦接至第一鎖存器，且經組態以回應於第二控制訊號而產生輸出時脈訊號。第一觸發電路耦接至第一鎖存器以及第二鎖存器，且經組態以至少回應於第一鎖存輸出訊號或重設訊號而調整輸出時脈訊號。時脈觸發電路藉由第一節點耦接至第一鎖存器以及第一觸發電路，經組態以回應於輸入時脈訊號而產生第一控制訊號，且經組態以至少基於第一控制訊號而控制第一鎖存器以及第一觸發電路。

在一些實施例中，藉由使用時脈觸發電路來控制第一鎖存器以及第一觸發電路中之每一者，第一鎖存器以及第一觸發電路各自受單一時脈啟用路徑控制。藉由使用單一時脈啟用路徑來控制第一鎖存器以及第一觸發電路，本揭露內容之時脈電路相比於其他方法而言更不易受製程、電壓以及溫度（PVT）影響。在一些實施例中，藉由使用時脈觸發電路來控制第一鎖存電路以及第一觸發電路中之每一者，本揭露內容之時脈電路相比於其他方法而言在較大PVT變化範圍下沒有競爭（race free）。在一些實施例中，藉由使用時脈觸發電路來控制第一鎖存器以及第一觸發電路中之每一者，本揭露內容之時脈電路相比於其他方法而言對時脈擺動變化具有更佳抗性。在一些實施例中，藉由使用具有位準偏移器電路之時脈觸發電路，本揭露內容之時脈電路相比於其他方法而言具有更大操作電壓範圍。 時脈電路

圖1為根據一些實施例的積體電路100之方塊圖。在圖1之實施例中，積體電路100為靜態隨機存取記憶體（static random access memory，SRAM）巨集。SRAM用於示例，且其他類型之記憶體在各種實施例之範疇內。

積體電路100包含時脈電路101，其連接至SRAM電路112。時脈電路101經組態以接收訊號CLK以及訊號CEB，且在輸出端子120上將訊號CKPB輸出至SRAM電路112。時脈電路101經組態以基於訊號CLK以及訊號CEB而產生訊號CKPB。訊號CKPB為SRAM電路112可使用的經產生時脈訊號。

訊號CLK為積體電路100之內部時脈訊號。訊號CEB為晶片賦能條（chip enable bar，CEB）訊號，其指示SRAM電路112處於作用中狀態或非作用中狀態。在一些實施例中，CEB訊號在SRAM電路112處於非作用中時為邏輯高，且CEB訊號在SRAM電路112處於作用中時為邏輯低。

SRAM電路112經組態以接收訊號CKPB。SRAM電路112經組態以基於訊號CKPB而儲存資料、讀取資料或保留資料。在一些實施例中，訊號CKPB可由SRAM電路112用作指示SRAM電路112之狀態的時脈訊號。在一些實施例中，SRAM電路112之狀態包含寫入狀態、讀取狀態或備用狀態中之一或多者。SRAM用於SRAM電路112之示例，且用於電路112的其他類型之記憶體在各種實施例之範疇內。

時脈電路101包括鎖存電路102、SRAM狀態電路104以及時脈觸發電路110。

鎖存電路102耦接至SRAM狀態電路104以及時脈觸發電路110。鎖存電路102經組態以接收訊號CLKB、訊號CKPB以及訊號CEB。

鎖存電路102經組態以回應於訊號CLKB、訊號CKPB以及訊號CEB而產生訊號CLK_EN。鎖存電路102經組態以閂鎖或儲存訊號CEB之狀態，且因此鎖存電路102被稱為CEB鎖存電路。在一些實施例中，鎖存電路102經組態以藉由訊號CKPB重設。訊號CLK_EN為控制SRAM狀態電路104的啟用時脈訊號。訊號CLKB為由時脈觸發電路110產生的觸發訊號。在一些實施例中，訊號CLKB為反相時脈訊號（例如，訊號CLK）。

SRAM狀態電路104耦接至鎖存電路102、時脈觸發電路110、SRAM電路112。SRAM狀態電路104經組態以接收訊號CLK_EN、訊號CLKB以及訊號RSTCKB。SRAM狀態電路104經組態以閂鎖或儲存訊號CKPB之狀態。訊號RSTCKB為重設訊號。在一些實施例中，SRAM狀態電路104經組態以藉由訊號RSTCKB重設。在一些實施例中，訊號RSTCKB經觸發以基於追蹤位元線訊號（未圖示）而改變邏輯狀態。SRAM狀態電路104經組態以產生訊號CKPB。SRAM狀態電路104經組態以藉由經由反饋路徑122耦接至鎖存電路102而將訊號CKPB輸出至鎖存電路102。

SRAM狀態電路104包含SRAM狀態觸發電路106以及SRAM狀態鎖存電路108。

SRAM狀態觸發電路106耦接至鎖存電路102、SRAM狀態鎖存電路108以及時脈觸發電路110。SRAM狀態觸發電路106經組態以接收訊號CLK_EN、訊號CLKB以及訊號RSTCKB。在一些實施例中，SRAM狀態觸發電路106經組態以至少藉由訊號RSTCKB、訊號CLKB或訊號CLK_EN來控制SRAM狀態鎖存電路108之狀態。

SRAM狀態鎖存電路108藉由反饋路徑122耦接至鎖存電路102，且耦接至SRAM狀態觸發電路106。在一些實施例中，SRAM狀態觸發電路106為SRAM狀態鎖存電路108之部分，且反之亦然。SRAM狀態鎖存電路108經組態以至少基於訊號RSTCKB、訊號CLKB或訊號CLK_EN而產生時脈訊號CKPB。SRAM狀態鎖存電路108經組態以閂鎖或儲存訊號CKPB之狀態。在一些實施例中，SRAM狀態鎖存電路108藉由訊號RSTCKB重設。

時脈觸發電路110耦接至SRAM狀態觸發電路106以及鎖存電路102。時脈觸發電路110經組態以接收訊號CLK。時脈觸發電路110經組態以回應於訊號CLK而產生訊號CLKB。時脈觸發電路110經組態以藉由單一觸發訊號（例如，訊號CLKB）來控制鎖存電路102以及SRAM狀態觸發電路106中之每一者。相比於使用單獨觸發電路之其他方法，時脈觸發電路110為單一觸發電路。

在一些實施例中，相比於使用產生對應的單獨觸發信號之單獨觸發電路來控制對應的鎖存電路的其他方法，鎖存電路102以及SRAM狀態觸發電路106中之每一者受單一觸發電路（例如，時脈觸發電路110）以及對應的單一觸發訊號（例如，訊號CLKB）控制。

在一些實施例中，藉由使用時脈觸發電路110來藉由單一訊號控制鎖存控制電路116以及SRAM狀態觸發電路106中之每一者，時脈電路101相比於其他方法而言更不易受PVT變化影響。在一些實施例中，藉由更不易受PVT變化影響，且使用時脈觸發電路110來控制鎖存控制電路116以及SRAM狀態觸發電路106中之每一者，時脈電路101相比於其他方法而言在更大PVT變化範圍下沒有競爭。在一些實施例中，藉由更不易受PVT變化影響，且藉由使用時脈觸發電路110來控制鎖存控制電路116以及SRAM狀態觸發電路106中之每一者，時脈電路101相比於其他方法而言對時脈擺動變化具有更佳抗性。在一些實施例中，藉由更不易受PVT變化影響，且藉由使用時脈觸發電路110來控制鎖存控制電路116以及SRAM狀態觸發電路106中之每一者，時脈電路101相比於其他方法而言具有更大操作電壓範圍。

圖2為根據一些實施例的時脈電路200之電路圖。

時脈電路200為圖1之時脈電路101的一個實施例。與圖1以及圖3至圖9（在下文示出）中的一或多者中的彼等組件相同或類似的組件給定相同參考編號，且因此省略其詳細描述。

時脈電路200包括鎖存電路201A、時脈觸發電路201B、SRAM狀態觸發電路201C、SRAM狀態鎖存電路201D以及反相器202。

鎖存電路201A為圖1之鎖存電路102的一個實施例，且省略類似詳細描述。時脈觸發電路201B為圖1之時脈觸發電路110的一個實施例，且省略類似詳細描述。SRAM狀態觸發電路201C為圖1之SRAM狀態觸發電路106的一個實施例，且省略類似詳細描述。SRAM狀態鎖存電路201D為圖1之SRAM狀態鎖存電路108的一個實施例，且省略類似詳細描述。

反相器202連接於鎖存電路201A與SRAM狀態鎖存電路201D之間。反相器202之輸入端子經組態以接收訊號CKPI。反相器202之輸出端子經組態以輸出訊號CKPBI。在一些實施例中，訊號CKPBI為訊號CKPI之反相版本。反相器202經組態以基於訊號CKPI產生訊號CKPBI。

鎖存電路201A包含「或（OR）」閘204、「反及（NAND）」閘206以及「反或（NOR）」閘208。

「或」閘204的第一輸入端子經組態以接收訊號CLKB。「或」閘204的第一輸入端子、NMOS電晶體210的汲極端子、PMOS電晶體212的汲極端子以及NMOS電晶體214的源極端子中之每一者在節點N1處彼此耦接。訊號CLKB為節點N1的電壓。

「或」閘204的第二輸入端子經組態以接收訊號CLK_EN。「或」閘204的第二輸入端子、「反或」閘208的輸出端子以及NMOS電晶體214的閘極端子中之每一者在節點N2處彼此耦接。訊號CLK_EN為節點N2的電壓。

「或」閘204的輸出端子經組態以輸出「或」輸出訊號（未標註）。「或」閘204經組態以基於訊號CLK_EN以及訊號CLKB而產生「或」輸出訊號（未標註）。

「反及」閘206之第一輸入端子直接耦接至「或」閘204之輸出端子。「反及」閘206的第一輸入端子經組態以自「或」閘204接收「或」輸出訊號（未標註）。「反及」閘206之第二輸入端子直接耦接至反相器202之輸出端子。「反及」閘206的第二輸入端子經組態以接收訊號CKPBI。「反及」閘206的輸出端子經組態以輸出訊號CLK_ENB。「反及」閘206經組態以基於訊號CKPBI以及「或」輸出訊號（未標註）而產生訊號CLK_ENB。

「反或」閘208的第一輸入端子經組態以接收訊號CEB。「反或」閘208的第二輸入端子經組態以接收訊號CLK_ENB。「反或」閘208之第二輸入端子直接耦接至「反及」閘206之輸出端子。「反或」閘208的輸出端子經組態以將訊號CLK_EN輸出至節點N2。「反或」閘208經組態以設定節點N2之電壓。節點N2之電壓為訊號CLK_EN。「反或」閘208經組態以基於訊號CEB以及訊號CLK_ENB而產生訊號CLK_EN。時脈電路200之其他邏輯閘組態、邏輯閘數目或邏輯閘類型在本揭露內容之範疇內。

時脈觸發電路201B包含NMOS電晶體210以及PMOS電晶體212。

NMOS電晶體210的閘極端子經組態以接收時脈訊號CLK。NMOS電晶體210基於訊號CLK而接通或斷開。NMOS電晶體210的源極端子與供應參考電壓（supply reference voltage）VSS耦接。

PMOS電晶體212的閘極端子經組態以接收時脈訊號CLK。PMOS電晶體212基於訊號CLK而接通或斷開。PMOS電晶體212的源極端子與供應電壓VDD耦接。NMOS電晶體210與PMOS電晶體212一起充當反相器，其經組態以設定節點N1之電壓。節點N1之電壓為訊號CLKB。

SRAM狀態觸發電路201C包含NMOS電晶體214、PMOS電晶體216、PMOS電晶體218、PMOS電晶體220以及NMOS電晶體222。

NMOS電晶體214的閘極端子經組態以自「反或」閘208接收訊號CLK_EN。NMOS電晶體214受「反或」閘208控制，且基於訊號CLK_EN而接通或斷開。NMOS電晶體214之源極端子至少耦接至節點N1。NMOS電晶體214的汲極端子、PMOS電晶體216的汲極端子、PMOS電晶體218的汲極端子、PMOS電晶體220的汲極端子、NMOS電晶體222的汲極端子以及反相器228的輸入端子中之每一者在節點N3處彼此耦接。

PMOS電晶體216之閘極端子耦接至NMOS電晶體210之閘極端子。PMOS電晶體216的閘極端子經組態以接收時脈訊號CLK。PMOS電晶體216基於訊號CLK而接通或斷開。在一些實施例中，PMOS電晶體216的閘極端子、PMOS電晶體212的閘極端子以及NMOS電晶體210的閘極端子中之每一者耦接在一起。PMOS電晶體216的源極端子、PMOS電晶體218的源極端子以及PMOS電晶體224的汲極端子中之每一者在節點N4處彼此耦接。

PMOS電晶體218的閘極端子經組態以接收訊號CLK_EN。PMOS電晶體218基於訊號CLK_EN而接通或斷開。在一些實施例中，PMOS電晶體218之閘極端子耦接至節點N2。在一些實施例中，PMOS電晶體218的閘極端子、NMOS電晶體214的閘極端子、「反或」閘208的輸出端子以及「或」閘204的第二輸入端子中之每一者在節點N2處彼此耦接。

PMOS電晶體220的閘極端子經組態以接收訊號RSTCKB。PMOS電晶體220基於訊號RSTCKB而接通或斷開。PMOS電晶體220之源極端子與供應電壓VDD耦接。

NMOS電晶體222之閘極端子與PMOS電晶體220之閘極端子耦接。NMOS電晶體222的閘極端子經組態以接收訊號RSTCKB。NMOS電晶體222基於訊號RSTCKB而接通或斷開。NMOS電晶體222之源極端子與NMOS電晶體226之汲極端子耦接。NMOS電晶體222之汲極端子與PMOS電晶體220之汲極端子耦接。PMOS電晶體220與NMOS電晶體222一起充當反相器，其經組態以設定節點N3之電壓。節點N3之電壓為訊號CKPB。在一些實施例中，節點N3對應於時脈電路200之輸出端子Nout。在一些實施例中，藉由將PMOS電晶體220定位於當前位置中，當PMOS電晶體220以及NMOS電晶體222接通或斷開時，使得節點N3浮動，從而產生動態邏輯型時脈電路（dynamic logic type clock circuit）。

SRAM狀態鎖存電路201D包含PMOS電晶體224、NMOS電晶體226以及反相器228。

PMOS電晶體224的閘極端子經組態以自反相器228接收訊號CKPI。PMOS電晶體224基於訊號CKPI而接通或斷開。在一些實施例中，PMOS電晶體224之閘極端子耦接至NMOS電晶體226的閘極端子、反相器228的輸出端子以及反相器202的輸入端子中之每一者。PMOS電晶體224之源極端子與供應電壓VDD耦接。PMOS電晶體224之汲極端子至少與節點N4耦接。

NMOS電晶體226的閘極端子、反相器228的輸出端子以及反相器202的輸入端子中之每一者在節點N5處彼此耦接。節點N5之電壓為訊號CKPI。NMOS電晶體226基於訊號CKPI而接通或斷開。NMOS電晶體226之源極端子耦接至供應參考電壓VSS。

反相器228的輸入端子經組態以接收訊號CKPB。反相器228的輸出端子經組態以輸出訊號CKPI。在一些實施例中，訊號CKPI為訊號CKPB之反相版本。反相器228經組態以基於訊號CKPB而產生訊號CKPI。反相器228經組態以藉由訊號CKPI設定節點N5之電壓。在一些實施例中，訊號CKPI對應於反饋回至SRAM狀態鎖存電路201D之PMOS電晶體224的反饋訊號。時脈電路200之其他電晶體組態、電晶體數目或電晶體類型在本揭露內容之範疇內。 波形

圖3為根據一些實施例的時脈電路之波形的時序圖300，所述時脈電路諸如圖2中之時脈電路200或圖4中之時脈電路400。

在時間t0，訊號CEB自邏輯高轉變為邏輯低，且訊號CLK_ENB為邏輯低。

在時間t1，訊號CEB為邏輯低。

在時間t2，回應於訊號CEB轉變為邏輯低且訊號CLK_ENB為邏輯低，由「反或」閘208產生的訊號CLK_EN自邏輯低轉變為邏輯高。回應於訊號CLK_EN自邏輯低轉變為邏輯高，NMOS電晶體214接通，從而連接節點N3與節點N1，且PMOS電晶體218斷開，從而斷開節點N3與節點N4之連接。在一些實施例中，訊號CLK_EN對應於CEB鎖存電路201A之訊號CEB的經儲存或閂鎖狀態。

在時間t3，訊號CLK_EN為邏輯高，且訊號CLK自邏輯低轉變為邏輯高。

在時間t4，訊號CLK為邏輯高，訊號CLKB自邏輯高轉變為邏輯低，且訊號CKPB自邏輯高轉變為邏輯低。

回應於訊號CLK為邏輯高，NMOS電晶體210接通，且PMOS電晶體212以及PMOS電晶體216斷開。藉由使NMOS電晶體210接通，將節點N1拉向VSS，且使得訊號CLKB自邏輯高轉變為邏輯低。然而，由於節點N1經由NMOS電晶體214連接至節點N3，因此藉由使NMOS電晶體210接通亦將節點N3拉向VSS，使得訊號CKPB自邏輯高轉變為邏輯低。

在時間t5，訊號CLKB為邏輯低，且訊號CKPB為邏輯低。回應於訊號CKPB為邏輯低，訊號CKPI藉由反相器228而自邏輯低轉變為邏輯高。

在時間t6，訊號CKPI為邏輯高，且訊號CLK_ENB自邏輯低轉變為邏輯高。回應於訊號CKPB為邏輯低，反相器228藉由使訊號CKPB反相而使訊號CKPI成為邏輯高，從而使NMOS電晶體226接通。然而，NMOS電晶體222已藉由邏輯高的訊號RSTCKB接通。因此，藉由使NMOS電晶體226接通，NMOS電晶體226以及NMOS電晶體222加強訊號CKPB以保持邏輯低，從而加強訊號CKPI以成為邏輯高。

在時間t7，回應於訊號CLK_ENB轉變為邏輯高，使訊號CLK_EN自邏輯高轉變為邏輯低。換言之，「反或」閘208回應於訊號CLK_ENB轉變為邏輯高且訊號CEB為邏輯低而輸出邏輯低訊號（CLK_EN）。

在時間t8，訊號CLK_EN為邏輯低。回應於訊號CLK_EN為邏輯低，NMOS電晶體214斷開，從而斷開節點N3與節點N1之連接，且PMOS電晶體218接通，從而連接節點N3與節點N4。

在時間t9，訊號CEB自邏輯低轉變為邏輯高。

在時間t10，訊號CLK自邏輯高轉變為邏輯低。回應於訊號CLK自邏輯高轉變為邏輯低，NMOS電晶體210開始斷開，且PMOS電晶體212以及PMOS電晶體216開始接通。

在時間t11，訊號CLK為邏輯低，訊號CEB為邏輯高，且訊號CLKB自邏輯低轉變為邏輯高。回應於訊號CLK為邏輯低，NMOS電晶體210斷開，且PMOS電晶體212以及PMOS電晶體216接通。藉由使PMOS電晶體212接通，節點N1被拉向供應電壓VDD，且訊號CLKB自邏輯低轉變為邏輯高。藉由PMOS電晶體216接通，節點N3經由PMOS電晶體216連接至節點N4。

在時間t12，訊號RSTCKB自邏輯高轉變為邏輯低。回應於訊號RSTCKB自邏輯高轉變為邏輯低，NMOS電晶體222開始斷開且PMOS電晶體220開始接通。

在時間t13，訊號RSTCKB為邏輯低，訊號CLKB為邏輯高，且訊號CKPB自邏輯低轉變為邏輯高。回應於訊號RSTCKB為邏輯低，NMOS電晶體222斷開，由此使得NMOS電晶體226經由NMOS電晶體222與節點N3斷開連接。回應於訊號RSTCKB為邏輯低，PMOS電晶體220接通，將節點N3拉向供應電壓VDD，從而使得訊號CKPB自邏輯低轉變為邏輯高。換言之，SRAM狀態鎖存電路201D藉由訊號RSTCKB重設為邏輯高。

在時間t14，訊號CKPB為邏輯高。

在時間t15，回應於訊號CKPB在時間t14為邏輯高，反相器228藉由使訊號CKPB反相而使得訊號CKPI自邏輯高轉變為邏輯低。

在時間t16，訊號CKPI為邏輯低，且訊號CLK_ENB自邏輯高轉變為邏輯低。回應於訊號CKPI為邏輯低，PMOS電晶體224接通，且NMOS電晶體226斷開。藉由使PMOS電晶體224接通，節點N4被拉向供應電壓VDD。然而，節點N4經由PMOS電晶體218以及PMOS電晶體216耦接至節點N3。因此，除PMOS電晶體220外，PMOS電晶體224將節點N3拉向供應電壓VDD。換言之，PMOS電晶體224加強訊號CKPB以保持邏輯高。

在時間t17，訊號CLK_ENB為邏輯低，且訊號RSTCKB回應於訊號CKPI為邏輯低而自邏輯低轉變為邏輯高。藉由使訊號RSTCKB自邏輯低轉變為邏輯高，PMOS電晶體220斷開，且NMOS電晶體222接通。然而，節點N3以及訊號CKPB經由PMOS電晶體216、PMOS電晶體218以及PMOS電晶體224中之一或多者維持在供應電壓VDD下，且NMOS電晶體226斷開並且不將節點N3拉向VSS。

在時間t18，訊號RSTCKB為邏輯高且訊號CKPB為邏輯高。 時脈電路

圖4為根據一些實施例的時脈電路400之電路圖。

時脈電路400為圖2之時脈電路200的變體，且因此省略類似詳細描述。

在一些實施例中，時脈電路400為靜態時脈產生電路。時脈電路400為圖1之時脈電路101的一個實施例。

與圖2之時脈電路200相比，時脈電路400之PMOS電晶體402在不同位置代替PMOS電晶體220。換言之，PMOS電晶體402類似於PMOS電晶體220，但定位於不同位置中。舉例而言，PMOS電晶體402與PMOS電晶體224並聯耦接在供應電壓VDD與節點N4之間。藉由將PMOS電晶體402定位成耦接至節點N4，使得節點N3不在PMOS電晶體402以及NMOS電晶體222接通或斷開時浮動，從而產生靜態邏輯型時脈電路（static logic type clock circuit）。

PMOS電晶體402的閘極端子經組態以接收訊號RSTCKB。PMOS電晶體402基於訊號RSTCKB而接通或斷開。在一些實施例中，PMOS電晶體402之閘極與NMOS電晶體222之閘極耦接。PMOS電晶體402之源極端子與供應電壓VDD耦接。在一些實施例中，PMOS電晶體402之源極端子與PMOS電晶體224之源極端子耦接。

PMOS電晶體402的汲極端子、PMOS電晶體216的源極端子、PMOS電晶體218的源極端子以及PMOS電晶體224的汲極端子中之每一者在節點N4處彼此耦接。

藉由不包含PMOS電晶體220，時脈電路400之節點N3不會僅基於訊號RSTCKB而被拉向供應電壓VDD。舉例而言，PMOS電晶體402藉由經對應的訊號CLK_EN或訊號CLK驅動之PMOS電晶體218或PMOS電晶體216耦接至節點N3。因此，PMOS電晶體402以及PMOS電晶體218或PMOS電晶體216經組態以分別基於訊號RSTCKB以及訊號CLK_EN或訊號CLK而將節點N3拉向供應電壓VDD。

波形之時序圖300適用於圖2之時脈電路200以及時脈電路400，且因此省略類似詳細描述。然而，PMOS電晶體402的一些操作不同於PMOS電晶體220，且因此在下文進行描述。為簡潔起見，由此省略對時脈電路400以及時脈電路200的類似操作的詳細描述。

在時間t12，訊號RSTCKB自邏輯高轉變為邏輯低。回應於訊號RSTCKB自邏輯高轉變為邏輯低，NMOS電晶體222開始斷開且PMOS電晶體402開始接通。

在時間t13，訊號RSTCKB為邏輯低，訊號CLKB為邏輯高，且訊號CKPB自邏輯低轉變為邏輯高。回應於訊號RSTCKB為邏輯低，NMOS電晶體222斷開，由此使得NMOS電晶體226經由NMOS電晶體222與節點N3斷開連接。回應於訊號RSTCKB為邏輯低，PMOS電晶體402接通，從而經由PMOS電晶體216以及PMOS電晶體218將節點N4連接至節點N3。因此，PMOS電晶體402經由節點N4將節點N3拉向供應電壓VDD，從而使訊號CKPB自邏輯低轉變為邏輯高。換言之，SRAM狀態鎖存電路401D藉由訊號RSTCKB重設為邏輯高。

在時間t14，訊號CKPB為邏輯高。

在時間t15，回應於訊號CKPB在時間t14為邏輯高，反相器228藉由使訊號CKPB反相而使得訊號CKPI自邏輯高轉變為邏輯低。

在時間t16，訊號CKPI為邏輯低，且訊號CLK_ENB自邏輯高轉變為邏輯低。回應於訊號CKPI為邏輯低，PMOS電晶體224接通，且NMOS電晶體226斷開。藉由使PMOS電晶體224接通，PMOS電晶體224亦將節點N4拉向供應電壓VDD。因此，藉由接通PMOS電晶體224而產生將節點N4以及節點N3拉向供應電壓VDD的額外路徑。換言之，PMOS電晶體224加強訊號CKPB以保持邏輯高。

在時間t17，訊號CLK_ENB為邏輯低，且訊號RSTCKB回應於訊號CKPI為邏輯低而自邏輯低轉變為邏輯高。藉由使訊號RSTCKB自邏輯低轉變為邏輯高，PMOS電晶體402斷開，且NMOS電晶體222接通。然而，節點N3以及訊號CKPB經由PMOS電晶體216、PMOS電晶體218以及PMOS電晶體224中之一或多者維持在供應電壓VDD下，且NMOS電晶體226斷開並且不將節點N3拉向VSS。

在時間t18，訊號RSTCKB為邏輯高且訊號CKPB為邏輯高。

圖5為根據一些實施例的時脈電路500之電路圖。

時脈電路500為使用具有兩個不同電壓域的時脈訊號（例如，訊號CLK以及訊號CLK_LS）的雙軌（dual-rail）電路實施。舉例而言，在一些實施例中，訊號CLK為具有低電壓域的時脈訊號，且訊號CLK_LS為具有高電壓域的時脈訊號。在一些實施例中，針對雙軌記憶體設計進一步用時脈位準偏移器（例如，位準偏移器電路600）實施時脈電路500。

時脈電路500為圖2之時脈電路200的變體，且因此省略類似詳細描述。與圖2之時脈電路200相比，時脈電路500不包含PMOS電晶體212、PMOS電晶體224以及PMOS電晶體220，但時脈電路500更包含NMOS電晶體502、PMOS電晶體504、PMOS電晶體506、PMOS電晶體510、PMOS電晶體512以及PMOS電晶體520。時脈電路500為圖1之時脈電路101的一個實施例。

NMOS電晶體502的閘極端子經組態以接收訊號CLK_LS。在一些實施例中，訊號CLK_LS由位準偏移器電路產生，所述位準偏移器電路諸如圖6之位準偏移器電路600。NMOS電晶體502基於訊號CLK_LS而接通或斷開。NMOS電晶體502之源極端子耦接至供應參考電壓VSS。NMOS電晶體502之源極端子與NMOS電晶體210之源極端子耦接。NMOS電晶體502的汲極端子、PMOS電晶體504的汲極端子、NMOS電晶體210的汲極端子、NMOS電晶體214的源極端子以及「或」閘204的第一輸入端子中之每一者在節點N1處彼此耦接。

PMOS電晶體504的閘極端子經組態以接收訊號CLK_LS。PMOS電晶體504基於訊號CLK_LS而接通或斷開。PMOS電晶體504之源極端子耦接至PMOS電晶體506之汲極端子。

PMOS電晶體506的閘極端子經組態以接收訊號CLK。PMOS電晶體506基於訊號CLK而接通或斷開。PMOS電晶體506之源極端子耦接至供應電壓VDDM。在一些實施例中，供應電壓VDDM大於供應電壓VDD。在一些實施例中，供應電壓VDDM小於供應電壓VDD。在一些實施例中，供應電壓VDDM具有介於VDDM至VSS範圍內的電壓擺動。在一些實施例中，供應電壓VDD具有介於VDD至VSS範圍內的電壓擺動。

NMOS電晶體210、NMOS電晶體502、PMOS電晶體504以及PMOS電晶體506一起經組態以設定節點N1之電壓。節點N1之電壓對應於訊號CLKB。

與圖2之時脈電路200相比，圖5之PMOS電晶體510插入於PMOS電晶體216之源極端子與節點N4之間，且因此PMOS電晶體216之源極端子並未直接耦接至節點N4。PMOS電晶體510的閘極端子經組態以接收訊號CLK_LS。PMOS電晶體510基於訊號CLK_LS而接通或斷開。PMOS電晶體510之汲極端子耦接至PMOS電晶體216之源極端子。PMOS電晶體510的源極端子、PMOS電晶體512的汲極端子以及PMOS電晶體218的源極端子中之每一者在節點N4處彼此耦接。

PMOS電晶體512代替圖2之時脈電路200的PMOS電晶體224。PMOS電晶體512之源極端子耦接至供應電壓VDDM。PMOS電晶體512的閘極端子經組態以接收訊號CKPI。PMOS電晶體512基於訊號CKPI而接通或斷開。在一些實施例中，PMOS電晶體512之閘極端子耦接至節點N5。

PMOS電晶體520代替圖2之時脈電路200的PMOS電晶體220。PMOS電晶體512之源極端子耦接至供應電壓VDDM。PMOS電晶體520的閘極端子經組態以接收訊號RSTCKB。PMOS電晶體520基於訊號RSTCKB而接通或斷開。PMOS電晶體520之閘極端子與NMOS電晶體222之閘極端子耦接。在一些實施例中，PMOS電晶體512之閘極端子耦接至節點N5。PMOS電晶體520的汲極端子、NMOS電晶體214的汲極端子、PMOS電晶體216的汲極端子、PMOS電晶體218的汲極端子、NMOS電晶體222的汲極端子以及反相器228的輸入端子中之每一者在節點N3處耦接在一起。在一些實施例中，藉由將PMOS電晶體520定位於當前位置中，在PMOS電晶體520以及NMOS電晶體222接通或斷開時，使得節點N3浮動，從而產生動態邏輯型時脈電路。

在一些實施例中，藉由使用時脈電路500的雙軌記憶體設計，時脈電路500與其他方法相比而言具有更大的操作電壓範圍。 位準偏移器電路

圖6為根據一些實施例的位準偏移器電路600之電路圖。

位準偏移器電路600可與圖1的時脈電路101、圖5的時脈電路500或圖8的時脈電路800（下文所描述）中之一或多者一起使用。舉例而言，在一些實施例中，位準偏移器電路600耦接至時脈電路500或時脈電路800的NMOS電晶體502、PMOS電晶體504以及PMOS電晶體510，且位準偏移器電路600經組態以將訊號CLK_LS輸出至時脈電路500或時脈電路800的NMOS電晶體502、PMOS電晶體504以及PMOS電晶體510。

在一些實施例中，針對雙軌記憶體設計進一步用時脈位準偏移器（例如，位準偏移器電路600）來實施圖5的時脈電路500或圖8的時脈電路800。在一些實施例中，位準偏移器電路600可用以產生訊號CLK_LS（圖5、圖7以及圖8）。

位準偏移器電路600為時脈位準偏移器電路，其經組態以使時脈訊號自使用供應電壓VDD之低電壓域偏移至使用供應電壓VDDM之高電壓域。

位準偏移器電路600經組態以在輸入端子（未標註）上接收訊號CLK，且在輸出端子（未標註）上輸出訊號CLK_LS。訊號CLK對應於位準偏移器電路600的輸入訊號，且訊號CLK_LS對應於位準偏移器電路600的輸出訊號。位準偏移器電路600經組態以基於訊號CLK而產生訊號CLK_LS。

訊號CLK_LS對應於訊號CLK之位準偏移版本。在一些實施例中，位準偏移器電路600之訊號CLK的電壓位準小於位準偏移器電路600之訊號CLK_LS的電壓位準。在一些實施例中，位準偏移器電路600之訊號CLK的電壓位準大於位準偏移器電路600之訊號CLK_LS的電壓位準。

位準偏移器電路600包含反相器602、NMOS電晶體604、PMOS電晶體606、PMOS電晶體608、PMOS電晶體610、PMOS電晶體612、NMOS電晶體614以及反相器616。

反相器602之輸入端子經組態以接收訊號CLK。反相器602的輸入端子、PMOS電晶體606的閘極端子以及NMOS電晶體604的閘極端子中之每一者彼此耦接。反相器602的輸出端子經組態以輸出訊號CLKB1。在一些實施例中，訊號CLKB1為訊號CLK之反相版本。反相器602經組態以基於訊號CKPI而產生訊號CLKB1。在一些實施例中，訊號CLKB1對應於圖1至圖5以及圖7至圖8的訊號CLKB。反相器602耦接至供應電壓VDD。在一些實施例中，反相器602為CMOS反相器類型，其耦接至供應電壓VDD以及參考電壓VSS。

NMOS電晶體604的閘極端子經組態以接收時脈訊號CLK。NMOS電晶體604之源極端子耦接至供應參考電壓VSS。NMOS電晶體604的汲極端子、PMOS電晶體606的汲極端子、PMOS電晶體610的閘極端子以及反相器616的輸入端子中之每一者在節點6-N1處耦接在一起。

PMOS電晶體606的閘極端子經組態以接收時脈訊號CLK。PMOS電晶體606之源極端子耦接至PMOS電晶體608之汲極端子。

PMOS電晶體608之源極端子與供電電壓VDDM耦接。PMOS電晶體608的閘極端子、NMOS電晶體614的汲極端子以及PMOS電晶體612的汲極端子中之每一者在節點6-N2處彼此耦接。PMOS電晶體608的閘極端子經組態以接收節點6-N2處之電壓。在一些實施例中，PMOS電晶體608基於節點6-N2處之電壓而接通或斷開。

NMOS電晶體604、PMOS電晶體606以及PMOS電晶體608經組態以設定節點6-N1之電壓，所述電壓對應於訊號CLK_LSB。舉例而言，在一些實施例中，若NMOS電晶體604接通，則NMOS電晶體604經組態以將節點6-N1拉向參考電壓VSS。舉例而言，在一些實施例中，若PMOS電晶體606以及PMOS電晶體608接通，則PMOS電晶體606以及PMOS電晶體608經組態以將節點6-N1拉向供應電壓VDDM。

PMOS電晶體610之源極端子與供電電壓VDDM耦接。PMOS電晶體610之汲極端子與PMOS電晶體612之源極端子耦接。PMOS電晶體610之閘極端子至少耦接至節點6-N1。節點6-N1處之電壓對應於訊號CLK_LSB。PMOS電晶體610的閘極端子經組態以接收訊號CLK_LSB。在一些實施例中，PMOS電晶體610基於節點6-N1處之電壓接通或斷開，所述電壓對應於訊號CLK_LSB。

PMOS電晶體612的閘極端子經組態以自反相器602接收訊號CLKB1。PMOS電晶體612的閘極端子、NMOS電晶體614的閘極端子以及反相器602的輸出端子中之每一者彼此耦接。

NMOS電晶體614的閘極端子經組態以自反相器602接收訊號CLKB1。NMOS電晶體614之源極端子耦接至供應參考電壓VSS。

NMOS電晶體614、PMOS電晶體610以及PMOS電晶體612經組態以設定節點6-N1之電壓，所述電壓對應於訊號CLK_LSB。舉例而言，在一些實施例中，若NMOS電晶體614接通，則NMOS電晶體614經組態以將節點6-N2拉向參考電壓VSS。舉例而言，在一些實施例中，若PMOS電晶體610以及PMOS電晶體612接通，則PMOS電晶體610以及PMOS電晶體612經組態以將節點6-N2拉向供應電壓VDDM。

反相器616的輸入端子經組態以自節點6-N1接收訊號CLK_LSB。反相器616的輸出端子經組態以輸出訊號CLK_LS。在一些實施例中，訊號CLK_LS為訊號CLK_LSB之反相版本。反相器616經組態以基於訊號CLK_LSB而產生訊號CLK_LS。反相器616耦接至供應電壓VDDM。在一些實施例中，反相器616為CMOS反相器類型，其耦接至供應電壓VDDM以及參考電壓VSS。訊號CLK_LS對應於位準偏移器電路600之輸出訊號。訊號CLK_LS為訊號CLK之位準偏移版本。舉例而言，訊號CLK_LS為使用供應電壓VDDM之高電壓域時脈訊號，且訊號CLK為使用供應電壓VDD之低電壓域時脈訊號。

圖7為根據一些實施例的時脈電路之波形的時序圖700，所述時脈電路諸如圖5中之時脈電路500或圖8中之時脈電路800。

在時間t0，訊號CEB自邏輯高轉變為邏輯低。

在時間t1，訊號CEB為邏輯低。

在時間t2，回應於訊號CEB轉變為邏輯低且訊號CLK_ENB為邏輯低，由「反或」閘208產生的訊號CLK_EN自邏輯低轉變為邏輯高。回應於訊號CLK_EN自邏輯低轉變為邏輯高，NMOS電晶體214接通，從而連接節點N3與節點N1，且PMOS電晶體218斷開，從而斷開節點N3與節點N4之連接。在一些實施例中，訊號CLK_EN對應於CEB鎖存電路201A之訊號CEB的經儲存或閂鎖狀態。

在時間t3，訊號CLK_EN為邏輯高，且訊號CLK自邏輯低轉變為邏輯高。回應於訊號CLK自邏輯低轉變為邏輯高，NMOS電晶體210接通，且PMOS電晶體606以及PMOS電晶體216斷開。藉由接通NMOS電晶體210，NMOS電晶體210將節點N1拉向VSS，從而引起訊號CLKB自邏輯高轉變為邏輯低。

在時間t4，訊號CLK為邏輯高，訊號CLK_LS自邏輯低轉變為第二邏輯高位準（例如，供應電壓VDDM），訊號CLKB自邏輯高轉變為邏輯低，且訊號CKPB自第二邏輯高水準（例如，供應電壓VDDM）轉變為邏輯低。

回應於訊號CLK_LS自邏輯低轉變為第二邏輯高位準（例如，供應電壓VDDM），NMOS電晶體502接通，且PMOS電晶體604以及PMOS電晶體610斷開。藉由接通NMOS電晶體502，NMOS電晶體502輔助NMOS電晶體210將節點N1拉向VSS，由此使得訊號CLKB自邏輯高轉變為邏輯低。

回應於訊號CLK為邏輯高，NMOS電晶體210接通且將節點N3拉向參考電壓VSS，從而使得訊號CKPB自第二邏輯高位準（例如，供應電壓VDDM）轉變為邏輯低。

在時間t5，訊號CLKB為邏輯低，訊號CLK_LS處於第二邏輯高位準且訊號CKPB為邏輯低。回應於訊號CKPB為邏輯低，訊號CKPI藉由反相器228自邏輯低轉變為第二邏輯高位準。

在時間t6，訊號CKPI處於第二邏輯高位準，且訊號CLK_ENB自邏輯低轉變為邏輯高。回應於訊號CKPB為邏輯低，反相器228藉由使訊號CKPB反相而使得訊號CKPI處於第二邏輯高位準，從而使NMOS電晶體226接通。然而，NMOS電晶體222已藉由處於第二邏輯高位準之訊號RSTCKB接通。因此，藉由使NMOS電晶體226接通，NMOS電晶體226以及NMOS電晶體222加強訊號CKPB以保持邏輯低，從而加強訊號CKPI以處於第二邏輯高位準。

在時間t7，回應於訊號CLK_ENB轉變為邏輯高，使訊號CLK_EN自邏輯高轉變為邏輯低。換言之，「反或」閘208回應於訊號CLK_ENB轉變為邏輯高且訊號CEB為邏輯低而輸出邏輯低訊號（CLK_EN）。

在時間t8，訊號CLK_EN為邏輯低。回應於訊號CLK_EN為邏輯低，NMOS電晶體214斷開，從而斷開節點N3與節點N1之連接，且PMOS電晶體218接通，從而連接節點N3與節點N4。

在時間t9，訊號CEB自邏輯低轉變為邏輯高。

在時間t10，訊號CLK自邏輯高轉變為邏輯低。回應於訊號CLK自邏輯高轉變為邏輯低，NMOS電晶體210開始斷開，且PMOS電晶體506以及PMOS電晶體216開始接通。藉由接通PMOS電晶體216，節點N3連接至節點N4。

在時間t11，訊號CLK為邏輯低，且CLK_LS自第二邏輯高位準轉變為邏輯低。回應於訊號CLK為邏輯低，NMOS電晶體210斷開，且PMOS電晶體506以及PMOS電晶體216接通。回應於訊號CLK_LS自第二邏輯高位準（例如，供應電壓VDDM）轉變為邏輯低，NMOS電晶體502開始斷開，且PMOS電晶體604以及PMOS電晶體610開始接通。藉由接通PMOS電晶體506，PMOS電晶體506以及PMOS電晶體504開始將節點N1拉向供應電壓VDDM。

在時間t12，訊號RSTCKB自第二邏輯高位準轉變為邏輯低。回應於訊號RSTCKB自第二邏輯高位準轉變為邏輯低，NMOS電晶體222斷開，由此使得NMOS電晶體222與節點N3斷開連接。回應於訊號RSTCKB自第二邏輯高位準轉變為邏輯低，PMOS電晶體520接通。當PMOS電晶體520接通時，PMOS電晶體520將節點N3拉向供應電壓VDDM。

在時間t13，訊號CLK_LS為邏輯低，從而使得NMOS電晶體502斷開，且PMOS電晶體504以及PMOS電晶體510接通，由此使得訊號CLKB自邏輯低轉變為第二邏輯高位準（例如，供應電壓VDDM）。舉例而言，藉由接通PMOS電晶體504以及PMOS電晶體510，PMOS電晶體504輔助PMOS電晶體506將節點N1拉向供應電壓VDDM，由此使得訊號CLKB自邏輯低轉變為第二邏輯高位準。藉由PMOS電晶體216以及PMOS電晶體510接通，節點N3經由PMOS電晶體216以及PMOS電晶體510連接至節點N4。

在時間t14，訊號RSTCKB為邏輯低，且訊號CKPB自邏輯低轉變為第二邏輯高位準。回應於訊號RSTCKB為邏輯低，NMOS電晶體222斷開，由此使得NMOS電晶體226經由NMOS電晶體222與節點N3斷開連接。回應於訊號RSTCKB為邏輯低，PMOS電晶體520接通，將節點N3拉向供應電壓VDDM，從而使得訊號CKPB自邏輯低轉變為第二邏輯高位準。換言之，SRAM狀態鎖存電路501D藉由訊號RSTCKB重設為第二邏輯高位準。

在時間t15，訊號CLKB為邏輯高。

在時間t16，訊號CKPB處於第二邏輯高位準。

在時間t17，回應於訊號CKPB處於第二邏輯高位準，訊號CKPI自第二邏輯高位準轉變為邏輯低。

在時間t18，訊號CKPI為邏輯低，且訊號CLK_ENB自邏輯高轉變為邏輯低。回應於訊號CKPI為邏輯低，PMOS電晶體512接通，且NMOS電晶體226斷開。藉由使PMOS電晶體512接通，節點N4被拉向供應電壓VDD。然而，節點N4經由兩個路徑耦接至節點N3；經由PMOS電晶體218以及經由PMOS電晶體216及PMOS電晶體510。因此，除PMOS電晶體520外，PMOS電晶體216、PMOS電晶體510、PMOS電晶體218以及PMOS電晶體512將節點N3拉向供應電壓VDDM。換言之，PMOS電晶體520加強訊號CKPB以保持在第二邏輯高位準。

在時間t19，訊號CLK_ENB為邏輯低，且訊號RSTCKB回應於訊號CKPI為邏輯低而自邏輯低轉變為第二邏輯高位準。藉由使訊號RSTCKB自邏輯低轉變為第二邏輯高位準，PMOS電晶體520斷開，且NMOS電晶體222接通。然而，節點N3以及訊號CKPB經由PMOS電晶體216、PMOS電晶體510、PMOS電晶體218以及PMOS電晶體512中之一或多者維持在供應電壓VDDM下，且NMOS電晶體226斷開並且不將節點N3拉向VSS。

在時間t20，訊號RSTCKB處於第二邏輯高位準（例如，供應電壓VDDM）且訊號CKPB處於第二邏輯高位準。 時脈電路

圖8為根據一些實施例的時脈電路800之電路圖。

時脈電路800為圖4之時脈電路400以及圖5之時脈電路500的變體，且因此省略類似詳細描述。換言之，時脈電路800組合時脈電路400以及時脈電路500之特徵。舉例而言，時脈電路800利用與圖5之時脈電路500之位準偏移器特徵組合的圖4之靜態時脈電路400。

時脈電路800為使用具有兩個不同電壓域的時脈訊號（例如，訊號CLK以及訊號CLK_LS）的靜態雙軌電路實施。在一些實施例中，針對雙軌記憶體設計進一步用時脈位準偏移器（例如，位準偏移器電路600）實施時脈電路800。時脈電路800為圖1之時脈電路101的一個實施例。

與圖5之時脈電路500相比，時脈電路800之PMOS電晶體802在不同位置代替PMOS電晶體520。換言之，PMOS電晶體802類似於PMOS電晶體520，但定位於不同位置中。舉例而言，PMOS電晶體802與PMOS電晶體512並聯耦接在供應電壓VDDM與節點N4之間。藉由將PMOS電晶體802定位成耦接至節點N4，使得節點N3不在PMOS電晶體802以及NMOS電晶體222接通或斷開時浮動，從而產生靜態邏輯型電路。

PMOS電晶體802的閘極端子經組態以接收訊號RSTCKB。PMOS電晶體802基於訊號RSTCKB而接通或斷開。在一些實施例中，PMOS電晶體802之閘極與NMOS電晶體222之閘極耦接。PMOS電晶體802之源極端子與供應電壓VDDM耦接。在一些實施例中，PMOS電晶體802之源極端子與PMOS電晶體512之源極端子耦接。PMOS電晶體802的汲極端子、PMOS電晶體510的源極端子、PMOS電晶體218的源極端子以及PMOS電晶體512的汲極端子中之每一者在節點N4處彼此耦接。

藉由不包含PMOS電晶體520，時脈電路800之節點N3不會僅基於訊號RSTCKB而被拉向供應電壓VDDM。舉例而言，PMOS電晶體802藉由PMOS電晶體218（其由訊號CLK_EN驅動）或藉由PMOS電晶體510以及PMOS電晶體216（其由對應的訊號CLK_LS以及訊號CLK驅動）耦接至節點N3。由此，在第一組態中，PMOS電晶體802以及PMOS電晶體218經組態以基於訊號RSTCKB以及訊號CLK_EN而將節點N3拉向供應電壓VDDM。在第二組態中，PMOS電晶體802、PMOS電晶體510以及PMOS電晶體216經組態以分別基於訊號RSTCKB、訊號CLK_LS以及訊號CLK而將節點N3拉向供應電壓VDDM。在一些實施例中，供應電壓VDD介於約0.3伏特至約1.3伏特之範圍內。在一些實施例中，供應電壓VDDM介於約0.3伏特至約1.3伏特之範圍內。

在一些實施例中，藉由使用時脈電路800的雙軌記憶體設計，時脈電路800與其他方法相比而言具有更大的操作電壓範圍。

波形之時序圖700適用於圖5之時脈電路500以及時脈電路800，且因此省略類似詳細描述。然而，PMOS電晶體802的一些操作不同於PMOS電晶體520，且因此在下文進行描述。為簡潔起見，由此省略對時脈電路800以及時脈電路500的類似操作的詳細描述。

在時間t12，訊號RSTCKB自第二邏輯高位準（例如，供應電壓VDDM）轉變為邏輯低。回應於訊號RSTCKB自第二邏輯高位準轉變為邏輯低，NMOS電晶體222開始斷開且PMOS電晶體802開始接通。

在時間t13，訊號CLKB自邏輯低轉變為邏輯高。

在時間t14，訊號RSTCKB為邏輯低，且訊號CKPB自邏輯低轉變為第二邏輯高位準。回應於訊號RSTCKB為邏輯低，NMOS電晶體222斷開，由此使得NMOS電晶體226經由NMOS電晶體222與節點N3斷開連接。回應於訊號RSTCKB為邏輯低，PMOS電晶體802接通，從而經由PMOS電晶體510、PMOS電晶體216以及PMOS電晶體218將節點N4連接至節點N3。因此，PMOS電晶體802經由節點N4將節點N3拉向供應電壓VDD，從而使訊號CKPB自邏輯低轉變為第二邏輯高位準。換言之，SRAM狀態鎖存電路801D藉由訊號RSTCKB重設為第二邏輯高位準。

在時間t15，訊號CLKB為邏輯高。

在時間t16，訊號CKPB處於第二邏輯高位準。

在時間t17，回應於訊號CKPB在時間t16處於第二邏輯高位準，反相器228藉由使訊號CKPB反相而使得訊號CKPI自第二邏輯高位準轉變為邏輯低。

在時間t18，訊號CKPI為邏輯低，且訊號CLK_ENB自邏輯高轉變為邏輯低。回應於訊號CKPI為邏輯低，PMOS電晶體512接通，且NMOS電晶體226斷開。藉由使PMOS電晶體512接通，PMOS電晶體512亦將節點N4拉向供應電壓VDDM。因此，藉由接通PMOS電晶體512而產生將節點N4以及節點N3拉向供應電壓VDDM的額外路徑。換言之，PMOS電晶體512加強訊號CKPB以保持在第二邏輯高位準。

在時間t19，訊號CLK_ENB為邏輯低，且訊號RSTCKB回應於訊號CKPI為邏輯低而自邏輯低轉變為第二邏輯高位準。藉由使訊號RSTCKB自邏輯低轉變為第二邏輯高位準，PMOS電晶體802斷開，且NMOS電晶體222接通。然而，節點N3以及訊號CKPB經由PMOS電晶體216、PMOS電晶體218、PMOS電晶體510以及PMOS電晶體512中之一或多者維持在供應電壓VDDM下，且NMOS電晶體226斷開並且不將節點N3拉向VSS。

在時間t20，訊號RSTCKB處於第二邏輯高位準且訊號CKPB處於第二邏輯高位準。 方法

圖9為根據一些實施例的操作時脈電路之方法之流程圖，所述時脈電路諸如圖1至圖2、圖4至圖5或圖8的時脈電路。應理解，額外操作可在圖9中所描繪的方法900之前、期間及/或之後執行，且一些其他製程在本文中可僅簡單描述。應理解，方法900利用圖3的時序圖300、圖6的位準偏移器電路600或圖7的時序圖700中之一或多者的特徵。

在方法900之操作902中，藉由時脈觸發電路201B接收第一時脈訊號（CLK）。在一些實施例中，操作902更包括藉由第一鎖存器（CEB鎖存電路201A）接收啟用訊號（CEB）。

在方法900之操作904中，第一鎖存器（CEB鎖存電路201A）回應於啟用訊號（訊號CEB）自第二電壓位準（VDD）轉變為第一電壓位準（VSS）而使第一鎖存輸出訊號（CLK_EN）自所述第一電壓位準轉變為所述第二電壓位準。在一些實施例中，第二電壓位準不同於第一電壓位準。在一些實施例中，操作904由「反或」閘208執行。

在方法900之操作906中，時脈觸發電路201B回應於第一時脈訊號（CLK）自第一電壓位準（VSS）轉變為第二電壓位準（VDD）而將第一節點（例如，節點N1）自第一電壓位準拉動至第二電壓位準。在一些實施例中，操作906之拉動第一節點由此使得時脈觸發電路201B之第一控制訊號（CLKB）自第一電壓位準轉變為第二電壓位準。在一些實施例中，時脈觸發電路201B藉由第一節點（例如，節點N1）連接至第一鎖存器（例如，鎖存電路201A）之輸入端以及第一觸發電路（例如，SRAM狀態觸發電路201C）。在一些實施例中，來自時脈觸發電路201B之第一控制訊號（CLKB）自第一節點（節點N1）反饋回至第一鎖存器（鎖存電路201A）之輸入端。

在一些實施例中，操作906更包含回應於訊號CLK在時間t3（圖3）自第一電壓位準轉變為第二電壓位準而使NMOS電晶體210接通且將節點N1拉向參考電壓VSS，由此使得訊號CLKB在時間t4（圖5）自第二電壓位準轉變為第一電壓位準。

在方法900之操作908中，第一觸發電路（例如，SRAM狀態觸發電路201C）使輸出時脈訊號（例如，訊號CKPB）自第二電壓位準轉變為第一電壓位準。

在一些實施例中，操作908包含第一觸發電路（例如，SRAM狀態觸發電路201C）回應於第一時脈訊號（CLK）轉變為第二電壓位準且回應於第一鎖存輸出訊號（CLK_EN）轉變為第二電壓位準而使得輸出時脈訊號（例如，訊號CKPB）自第二電壓位準轉變為第一電壓位準。舉例而言，在一些實施例中，操作908更包含回應於第一鎖存輸出訊號（例如，訊號CLK_EN）使第一N型電晶體（例如，NMOS電晶體214）接通由此將第二節點（例如，節點N3）耦接至第一節點（例如，節點N1），回應於訊號CLK在時間t3（圖3）自第一電壓位準轉變為第二電壓位準而使第二N型電晶體（NMOS電晶體210）接通且將第一節點（節點N1）拉向參考電壓VSS，其亦將第二節點（節點N3）拉向第一電壓位準VSS，由此使得訊號CKPB在時間t5（圖3）自第二電壓位準轉變為第一電壓位準。

在方法900之操作910中，第一鎖存器（鎖存電路201A）回應於輸出時脈訊號（CKPB）自第二電壓位準轉變為第一電壓位準而使經反相第一鎖存輸出訊號（例如，訊號CLK_ENB）自第一電壓位準轉變為第二電壓位準。在一些實施例中，操作910由「反及」閘206至少回應於訊號CKPBI而執行。

在方法900之操作912中，第一鎖存器（鎖存電路201A）回應於經反相第一鎖存輸出訊號（CLK_ENB）自第一電壓位準（VSS）轉變為第二電壓位準（VDD）而使第一鎖存輸出訊號（CLK_EN）自第二電壓位準轉變為第一電壓位準。在一些實施例中，操作912由「反或」閘208在時間t7（圖3）執行。

在方法900之操作914中，反相器（例如，反相器228）回應於輸出時脈訊號（CKPB）自第二電壓位準轉變為第一電壓位準而使第二控制訊號（CKPI）自第一電壓位準轉變為第二電壓位準。在一些實施例中，操作914在時間t5（圖3）執行。

在方法900之操作916中，啟用訊號（CEB）自第一電壓位準轉變為第二電壓位準。在一些實施例中，操作916在時間t9（圖3）執行。

在方法900之操作918中，時脈觸發電路（NMOS電晶體210/PMOS電晶體212）回應於第一時脈訊號（CLK）自第二電壓位準轉變為第一電壓位準而將第一節點（節點N1）自第二電壓位準拉動至第一電壓。在一些實施例中，操作918之拉動第一節點由此使得時脈觸發電路201B之第一控制訊號（CLKB）自第二電壓位準轉變為第一電壓位準。

在方法900之操作920中，重設訊號（例如，訊號RSTCKB）回應於輸出時脈訊號（例如，訊號CKPB）自第二電壓位準轉變為第一電壓位準而自第二電壓位準轉變為第一電壓位準。在一些實施例中，操作920至少回應於第二控制訊號（CKPI）自第一電壓位準轉變為第二電壓位準而發生。

在方法900之操作922中，第一觸發電路（SRAM狀態觸發電路201C）回應於重設訊號（RSTCKB）自第二電壓位準轉變為第一電壓位準而使輸出時脈訊號（CKPB）自第一電壓位準轉變為第二電壓位準。

在一些實施例中，操作922包含回應於重設訊號（例如，訊號RSTCKB）自第二電壓位準轉變為第一電壓位準而使第二N型電晶體（例如，NMOS電晶體222）斷開，由此使第二節點（例如，節點N3）與第三N型電晶體（例如，NMOS電晶體226）斷開連接。

在一些實施例中，操作922更包含回應於重設訊號（例如，訊號RSTCKB）自第二電壓位準轉變為第一電壓位準VSS而使第一P型電晶體（例如，PMOS電晶體220）接通，由此將第二節點（例如，節點N3）拉向供應電壓VDD之第二電壓位準。

在方法900之操作924中，重設訊號（例如，訊號RSTCKB）回應於輸出時脈訊號（例如，訊號CKPB）自第一電壓位準VSS轉變為第二電壓位準VDD而自第一電壓位準轉變為第二電壓位準。在一些實施例中，操作924至少回應於第二控制訊號（CKPI）自第二電壓位準轉變為第一電壓位準而發生。舉例而言，在一些實施例中，操作924在圖3之對應於第二控制訊號CKPI轉變為第一電壓位準的時間t16之後發生，所述操作斷開NMOS電晶體226且防止NMOS電晶體226將第二節點（節點N3）拉向第一電壓位準。

在一些實施例中，操作924包含回應於重設訊號（例如，訊號RSTCKB）自第一電壓位準轉變為第二電壓位準而使第二N型電晶體（例如，NMOS電晶體222）接通，由此將第二節點（例如，節點N3）連接至第三N型電晶體（NMOS電晶體226）。

在一些實施例中，操作924更包含回應於重設訊號（例如，訊號RSTCKB）自第一電壓位準轉變為第二電壓位準而使第一P型電晶體（例如，PMOS電晶體220）斷開，由此使第二節點（例如，節點N3）與第三N型電晶體（NMOS電晶體226）或供應電壓VDD斷開連接。

雖然上文參考圖2至圖3描述方法900，但應理解，方法900利用圖4至圖5、圖6或圖7中之一或多者的特徵。舉例而言，在一些實施例中，方法900與圖5之時脈電路500以及圖6之位準偏移器電路600一起使用。在此等實施例中，方法900之操作902更包括藉由時脈觸發電路接收具有第二電壓擺動（VDDM）的第二時脈訊號（CLK_LS），所述第二電壓擺動不同於第一時脈訊號之第一電壓擺動（VDD）。此外，在此等實施例中，方法900之其他操作將至少藉由第一時脈訊號（CLK）或第二時脈訊號（CLK_LS）執行，且第二電壓位準VDD經供應電壓VDDM取代。舉例而言，在一些實施例中，使時脈觸發電路拉動第一節點包括使時脈觸發電路回應於第二時脈訊號自第三電壓位準轉變為第一電壓位準而將第一節點自第一電壓位準拉動至第三電壓位準，所述第三電壓位準不同於第一電壓位準以及第二電壓位準。

本說明書的一個態樣係關於一種時脈電路。所述時脈電路包括：第一鎖存器，經組態以基於第一控制訊號、啟用訊號以及輸出時脈訊號而產生第一鎖存輸出訊號；第二鎖存器，耦接至所述第一鎖存器，且經組態以回應於第二控制訊號而產生所述輸出時脈訊號；第一觸發電路，耦接至所述第一鎖存器以及所述第二鎖存器，且經組態以至少回應於所述第一鎖存輸出訊號或重設訊號而調整所述輸出時脈訊號；以及時脈觸發電路，藉由第一節點耦接至所述第一鎖存器以及所述第一觸發電路，經組態以回應於輸入時脈訊號而產生第一控制訊號，且經組態以至少基於所述第一控制訊號而控制所述第一鎖存器以及所述第一觸發電路。在一些實施例中，所述時脈觸發電路包括：第一P型電晶體，其源極與第一供應電壓耦接，所述第一P型電晶體之閘極經組態以接收所述輸入時脈訊號，且所述第一P型電晶體之汲極藉由所述第一節點與所述第一鎖存器以及所述第一觸發電路耦接；以及第一N型電晶體，其閘極經組態以接收所述輸入時脈訊號，所述第一N型電晶體之源極與不同於所述第一供應電壓的第二供應電壓耦接，且所述第一N型電晶體之汲極藉由所述第一節點與所述第一鎖存器、所述第一觸發電路以及所述第一P型電晶體之所述汲極耦接。在一些實施例中，所述第一鎖存器包括「或」邏輯閘，其包括：所述「或」邏輯閘之第一輸入端子，經組態以接收所述第一控制訊號且至少耦接至所述第一節點；所述「或」邏輯閘之第二輸入端子，經組態以接收所述第一鎖存輸出訊號且至少耦接至第二節點；以及所述「或」邏輯閘之輸出端子，經組態以基於所述第一鎖存輸出訊號以及所述第一控制訊號而輸出「或」輸出訊號。在一些實施例中，所述第一鎖存器更包括「反及」邏輯閘，其包括：所述「反及」邏輯閘之第一輸入端子，耦接至所述「或」邏輯閘之所述輸出端子，所述「反及」邏輯閘之所述第一輸入端子經組態以接收所述「或」輸出訊號；所述「反及」邏輯閘之第二輸入端子，經組態以接收經反相第二控制訊號；以及所述「反及」邏輯閘之輸出端子，經組態以基於所述經反相第二控制訊號以及所述「或」輸出訊號而輸出第一「反及」輸出訊號。在一些實施例中，所述第一鎖存器更包括「反或」邏輯閘，其包括：所述「反或」邏輯閘之第一輸入端子，經組態以接收所述啟用訊號；所述「反或」邏輯閘之第二輸入端子，經組態以接收所述第一「反及」輸出訊號且耦接至所述「反及」邏輯閘之所述輸出端子；以及所述「反或」邏輯閘之輸出端子，經組態以基於所述啟用訊號以及所述第一「反及」輸出訊號而輸出所述第一鎖存輸出訊號，所述「反或」邏輯閘之所述輸出端子至少耦接至所述第二節點，且所述「反或」邏輯閘經組態以設定所述第二節點之電壓，所述第二節點之所述電壓對應於所述第一鎖存輸出訊號。在一些實施例中，所述第二鎖存器包括具有輸入端子以及輸出端子之反相器，所述反相器之所述輸入端子經組態以接收所述輸出時脈訊號且耦接至所述第一觸發電路之第三節點；且所述反相器之所述輸出端子經組態以回應於所述輸出時脈訊號而輸出所述第二控制訊號。在一些實施例中，所述第二鎖存器更包括：第一P型電晶體，其源極與第一供應電壓耦接，所述第一P型電晶體之汲極與所述第一觸發電路之第二節點耦接，且所述第一P型電晶體之閘極耦接至所述反相器之所述輸出端子且經組態以接收所述第二控制訊號；以及第一N型電晶體，其源極與不同於所述第一供應電壓的第二供應電壓耦接，所述第一N型電晶體之汲極與所述第一觸發電路之所述第三節點耦接，且所述第一N型電晶體之閘極耦接至所述反相器之所述輸出端子且經組態以接收所述第二控制訊號。在一些實施例中，所述第一觸發電路包括：第一N型電晶體，其源極與所述第一節點耦接，所述第一N型電晶體之閘極經組態以接收所述第一鎖存輸出訊號且藉由第二節點耦接至所述第一鎖存器，且所述第一N型電晶體之汲極與所述第一觸發電路之第三節點耦接；以及第一P型電晶體，其源極與所述第一觸發電路之第四節點耦接，所述第一P型電晶體之閘極經組態以接收所述輸入時脈訊號，且所述第一P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體之所述汲極耦接。在一些實施例中，所述第一觸發電路更包括：第二P型電晶體，其源極與所述第一觸發電路之所述第四節點耦接，所述第二P型電晶體之閘極經組態以接收所述第一鎖存輸出訊號，且所述第二P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體之所述汲極以及所述第一P型電晶體之所述汲極耦接。在一些實施例中，所述第一觸發電路更包括：第二N型電晶體，其源極與所述第二鎖存器耦接，所述第二N型電晶體之閘極經組態以接收所述重設訊號，且所述第二N型電晶體之汲極與所述第一觸發電路之所述第三節點耦接；以及第三P型電晶體，其源極與第一供應電壓耦接，所述第三P型電晶體之閘極經組態以接收所述重設訊號，以及以下組態中之一者：所述第三P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第二N型電晶體之所述汲極耦接；或所述第三P型電晶體之所述汲極藉由所述第一觸發電路之所述第四節點與所述第一P型電晶體之所述源極耦接。

本說明書的另一態樣係關於一種時脈電路。所述時脈電路包括：第一鎖存器，經組態以基於第一鎖存輸出訊號基於第一控制訊號、啟用訊號以及輸出時脈訊號而產生第一鎖存輸出訊號；第二鎖存器，耦接至所述第一鎖存器，且經組態以回應於第二控制訊號而產生所述輸出時脈訊號；第一觸發電路，耦接至所述第一鎖存器以及所述第二鎖存器，且經組態以至少回應於所述第一鎖存輸出訊號或重設訊號而調整所述輸出時脈訊號；時脈觸發電路，藉由第一節點耦接至所述第一鎖存器以及所述第一觸發電路，經組態以回應於具有第一電壓擺動的第一時脈訊號而產生所述第一控制訊號，且經組態以至少基於所述第一時脈訊號而控制所述第一鎖存器以及所述第一觸發電路；以及位準偏移器電路，至少耦接至所述時脈觸發電路，且經組態以產生具有第二電壓擺動的第二時脈訊號，所述第二電壓擺動不同於所述第一時脈訊號的所述第一電壓擺動。在一些實施例中，所述時脈觸發電路包括：第一N型電晶體，其源極與第一供應電壓耦接，所述第一N型電晶體之閘極經組態以接收所述第一時脈訊號，且所述第一N型電晶體之汲極藉由所述第一節點與所述第一鎖存器以及所述第一觸發電路耦接；以及第二N型電晶體，其源極至少與所述第一供應電壓耦接，所述第二N型電晶體之閘極經組態以接收所述第二時脈訊號，且所述第二N型電晶體之汲極藉由所述第一節點與所述第一鎖存器、所述第一觸發電路以及所述第一N型電晶體之所述汲極耦接。在一些實施例中，所述時脈觸發電路更包括：第一P型電晶體，其源極與不同於所述第一供應電壓的第二供應電壓耦接，且所述第一P型電晶體之閘極經組態以接收所述第一時脈訊號；以及第二P型電晶體，其源極與所述第一P型電晶體之汲極耦接，所述第二P型電晶體之閘極經組態以接收所述第二時脈訊號，且所述第二P型電晶體之汲極藉由所述第一節點與所述第一鎖存器、所述第一觸發電路、所述第一N型電晶體的所述汲極以及所述第二N型電晶體之所述汲極耦接。在一些實施例中，所述第一觸發電路包括：第一N型電晶體，其源極與所述第一節點耦接，所述第一N型電晶體之閘極經組態以接收所述第一鎖存輸出訊號且藉由第二節點耦接至所述第一鎖存器，且所述第一N型電晶體之汲極與所述第一觸發電路之第三節點耦接；以及第一P型電晶體，所述第一P型電晶體之閘極經組態以接收所述第一時脈訊號，且所述第一P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體之所述汲極耦接。在一些實施例中，所述第一觸發電路更包括：第二P型電晶體，其源極與第一觸發電路之第四節點耦接，所述第二P型電晶體之閘極經組態以接收所述第二時脈訊號，且所述第二P型電晶體之汲極與所述第一P型電晶體之源極耦接；以及第三P型電晶體，其源極藉由所述第一觸發電路之所述第四節點與所述第二P型電晶體之所述源極耦接，所述第三P型電晶體之閘極經組態以接收所述第一鎖存輸出訊號，且所述第三P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體之所述汲極以及所述第一P型電晶體之所述汲極耦接。在一些實施例中，所述第一觸發電路更包括：第二N型電晶體，其源極與所述第二鎖存器耦接，所述第二N型電晶體之閘極經組態以接收所述重設訊號，且所述第二N型電晶體之汲極與所述第一觸發電路之所述第三節點耦接；以及第四P型電晶體，其源極與第一供應電壓耦接，所述第四P型電晶體之閘極經組態以接收所述重設訊號，以及以下組態中之一者：所述第四P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第二N型電晶體之所述汲極耦接；或所述第四P型電晶體之所述汲極藉由所述第一觸發電路之所述第四節點與所述第二P型電晶體之所述源極以及所述第三P型電晶體之所述源極耦接。

本說明書的另一態樣係關於一種操作時脈電路的方法。所述方法包括：藉由時脈觸發電路接收第一時脈訊號；回應於啟用訊號自第二電壓位準轉變為第一電壓位準而藉由第一鎖存器使第一鎖存輸出訊號自所述第一電壓位準轉變為所述第二電壓位準，所述第二電壓位準不同於所述第一電壓位準；回應於所述第一時脈訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述時脈觸發電路將第一節點自所述第一電壓位準拉動至所述第二電壓位準，對所述第一節點之拉動由此使得所述時脈觸發電路之第一控制訊號自所述第一電壓位準轉變為所述第二電壓位準，所述時脈觸發電路藉由所述第一節點連接至第一鎖存器之輸入端以及第一觸發電路，且來自所述時脈觸發電路之所述第一控制訊號自所述第一節點反饋回至所述第一鎖存器之所述輸入端；以及回應於所述第一時脈訊號轉變為所述第二電壓位準且回應於所述第一鎖存輸出訊號轉變為所述第二電壓位準而藉由所述第一觸發電路使輸出時脈訊號自所述第二電壓位準轉變為所述第一電壓位準。在一些實施例中，所述方法更包括：回應於所述輸出時脈訊號自所述第二電壓位準轉變為所述第一電壓位準而使重設訊號自所述第二電壓位準轉變為所述第一電壓位準；回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而使所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準；以及回應於所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準。在一些實施例中，藉由所述第一觸發電路使所述輸出時脈訊號自所述第二電壓位準轉變為所述第一電壓位準包括：回應於所述第一鎖存輸出訊號而使第一N型電晶體接通，由此將第二節點耦接至所述第一節點，且將所述第二節點拉向所述第一電壓位準。在一些實施例中，回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而藉由所述第一觸發電路使所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準包括：回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而使第二N型電晶體斷開，由此使所述第二節點與第三N型電晶體斷開連接；以及回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而使第一P型電晶體接通，由此將所述第二節點拉向第一供應電壓的所述第二電壓位準。在一些實施例中，回應於所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準包括：回應於所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述第二N型電晶體接通，由此將所述第二節點連接至所述第三N型電晶體；以及回應於所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述第一P型電晶體斷開，由此使所述第二節點與所述第一供應電壓斷開連接。

已描述許多實施例。儘管如此，應理解可在不背離本揭露內容之精神及範疇的情況下進行各種修改。舉例而言，出於說明的目的將各種電晶體示出為特定摻雜劑類型（例如，N型金屬氧化物半導體或P型金屬氧化物半導體（N-type Metal Oxide Semiconductor/P-type Metal Oxide Semiconductor（NMOS/PMOS））。本揭露內容之實施例不限於特定類型。針對特定電晶體選擇不同摻雜劑類型在各種實施例之範疇內。用於上文描述之各種訊號的低或高邏輯值亦用於說明。在啟動及/或停用訊號時，各種實施例不限於特定邏輯值。選擇不同邏輯值在各種實施例之範疇內。在各種實施例中，電晶體充當開關。代替電晶體使用的開關電路在各種實施例之範疇內。在各種實施例中，電晶體之源極可經組態為汲極，且汲極可經組態為源極。因此，術語源極與汲極可互換使用。各種訊號由對應的電路產生，但簡單起見並未示出所述電路。

各種圖式出於說明示出使用離散電容器之電容電路。可使用等效電路。舉例而言，可代替離散電容器而使用電容元件、電路或網路（例如，電容器、電容元件、裝置、電路等之組合）。以上說明包括例示性步驟，但所述步驟不一定按所示次序執行。根據所揭露實施例的精神以及範疇，可視需要添加步驟、替換步驟、改變步驟的次序及/或消除步驟。

前文概述若干實施例之特徵以使得所屬領域中具通常知識者可更佳地理解本發明的實施例之態樣。在本領域的技術人員應理解，其可易於使用本發明的實施例作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構之基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容之精神以及範疇，且本領域的技術人員可在不脫離本揭露內容的精神以及範疇的情況下在本文中進行作出改變、替代及更改。

100‧‧‧積體電路

101、200、400、500、800‧‧‧時脈電路

102、201A‧‧‧鎖存電路

104‧‧‧SRAM狀態電路

106、201C‧‧‧SRAM狀態觸發電路

108、201D、801D‧‧‧SRAM狀態鎖存電路

110、201B‧‧‧時脈觸發電路

112‧‧‧SRAM電路

116‧‧‧鎖存控制電路

120‧‧‧輸出端子

122‧‧‧反饋路徑

202、228、602、616‧‧‧反相器

204‧‧‧「或」閘

206‧‧‧「反及」閘

208‧‧‧「反或」閘

210、214、222、226、502、604、614‧‧‧NMOS電晶體

212、216、218、220、224、402、504、506、510、512、520、606、608、610、612、802‧‧‧PMOS電晶體

300、700‧‧‧時序圖

600‧‧‧位準偏移器電路

900‧‧‧方法

902、904、906、908、910、912、914、916、916、918、920、922、924‧‧‧操作

CEB、CKPB、CKPBI、CKPI、CLK、CLKB、CLKB1、CLK_EN、CLK_ENB、CLK_LS、CLK_LSB、RSTCKB‧‧‧訊號

N1、N2、N3、N4、N5、6-N1、6-N2‧‧‧節點Nout‧‧‧輸出端子

t0、t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16、t17、t18、t19、t20‧‧‧時間

VDD、VDDM‧‧‧供應電壓

當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增加或減小各種特徵之尺寸。 圖1為根據一些實施例的時脈電路之方塊圖。 圖2為根據一些實施例的時脈電路之電路圖。 圖3為根據一些實施例的時脈電路之各種訊號之時序圖。 圖4為根據一些實施例的時脈電路之電路圖。 圖5為根據一些實施例的時脈電路之各種訊號之時序圖。 圖6為根據一些實施例的位準偏移器電路之電路圖。 圖7為根據一些實施例的時脈電路之各種訊號之時序圖。 圖8為根據一些實施例的時脈電路之電路圖。 圖9A至圖9B為根據一些實施例的操作時脈電路之方法之流程圖，所述時脈電路諸如圖1、圖2、圖4、圖5或圖8之時脈電路。

Claims (20)

1. 一種時脈電路，包括： 第一鎖存器，經組態以基於第一控制訊號、啟用訊號以及輸出時脈訊號而產生第一鎖存輸出訊號； 第二鎖存器，耦接至所述第一鎖存器，且經組態以回應於第二控制訊號而產生所述輸出時脈訊號； 第一觸發電路，耦接至所述第一鎖存器以及所述第二鎖存器，且經組態以至少回應於所述第一鎖存輸出訊號或重設訊號而調整所述輸出時脈訊號；以及 時脈觸發電路，藉由第一節點耦接至所述第一鎖存器以及所述第一觸發電路，經組態以回應於輸入時脈訊號而產生所述第一控制訊號，且經組態以至少基於所述第一控制訊號而控制所述第一鎖存器以及所述第一觸發電路。
2. 如申請專利範圍第1項所述的時脈電路，其中所述時脈觸發電路包括： 第一P型電晶體，其源極與第一供應電壓耦接，所述第一P型電晶體之閘極經組態以接收所述輸入時脈訊號，且所述第一P型電晶體之汲極藉由所述第一節點與所述第一鎖存器以及所述第一觸發電路耦接；以及 第一N型電晶體，其閘極經組態以接收所述輸入時脈訊號，所述第一N型電晶體之源極與不同於所述第一供應電壓的第二供應電壓耦接，且所述第一N型電晶體之汲極藉由所述第一節點與所述第一鎖存器、所述第一觸發電路以及所述第一P型電晶體之所述汲極耦接。
3. 如申請專利範圍第1項所述的時脈電路，其中所述第一鎖存器包括： 或（OR）邏輯閘，包括： 所述或邏輯閘之第一輸入端子，經組態以接收所述第一控制訊號且至少耦接至所述第一節點； 所述或邏輯閘之第二輸入端子，經組態以接收所述第一鎖存輸出訊號且至少耦接至第二節點；以及 所述或邏輯閘之輸出端子，經組態以基於所述第一鎖存輸出訊號以及所述第一控制訊號而輸出或輸出訊號。
4. 如申請專利範圍第3項所述的時脈電路，其中所述第一鎖存器更包括： 反及（NAND）邏輯閘，包括： 所述反及邏輯閘之第一輸入端子，耦接至所述或邏輯閘之所述輸出端子，所述反及邏輯閘之所述第一輸入端子經組態以接收所述或輸出訊號； 所述反及邏輯閘之第二輸入端子，經組態以接收經反相第二控制訊號；以及 所述反及邏輯閘之輸出端子，經組態以基於所述經反相第二控制訊號以及所述或輸出訊號而輸出第一反及輸出訊號。
5. 如申請專利範圍第4項所述的時脈電路，其中所述第一鎖存器更包括： 反或邏輯閘，包括： 所述反或邏輯閘之第一輸入端子，經組態以接收所述啟用訊號； 所述反或邏輯閘之第二輸入端子，經組態以接收所述第一反及輸出訊號且耦接至所述反及邏輯閘之所述輸出端子；以及 所述反或邏輯閘之輸出端子，經組態以基於所述啟用訊號以及所述第一反及輸出訊號而輸出所述第一鎖存輸出訊號，所述反或邏輯閘之所述輸出端子至少耦接至所述第二節點，且所述反或邏輯閘經組態以設定所述第二節點的電壓，所述第二節點的所述電壓對應於所述第一鎖存輸出訊號。
6. 如申請專利範圍第1項所述的時脈電路，其中所述第二鎖存器包括： 反相器，具有輸入端子以及輸出端子， 所述反相器之所述輸入端子經組態以接收所述輸出時脈訊號且耦接至所述第一觸發電路之第三節點；且 所述反相器之所述輸出端子經組態以回應於所述輸出時脈訊號而輸出所述第二控制訊號。
7. 如申請專利範圍第6項所述的時脈電路，其中所述第二鎖存器更包括： 第一P型電晶體，其源極與第一供應電壓耦接，所述第一P型電晶體之汲極與所述第一觸發電路之第二節點耦接，且所述第一P型電晶體之閘極耦接至所述反相器之所述輸出端子且經組態以接收所述第二控制訊號；以及 第一N型電晶體，其源極與不同於所述第一供應電壓的第二供應電壓耦接，所述第一N型電晶體之汲極與所述第一觸發電路之所述第三節點耦接，且所述第一N型電晶體之閘極耦接至所述反相器之所述輸出端子且經組態以接收所述第二控制訊號。
8. 如申請專利範圍第1項所述的時脈電路，其中所述第一觸發電路包括： 第一N型電晶體，其源極與所述第一節點耦接，所述第一N型電晶體之閘極經組態以接收所述第一鎖存輸出訊號且藉由第二節點耦接至所述第一鎖存器，且所述第一N型電晶體之汲極與所述第一觸發電路之第三節點耦接；以及 第一P型電晶體，其源極與所述第一觸發電路之第四節點耦接，所述第一P型電晶體之閘極經組態以接收所述輸入時脈訊號，且所述第一P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體之所述汲極耦接。
9. 如申請專利範圍第8項所述的時脈電路，其中所述第一觸發電路更包括： 第二P型電晶體，其源極與所述第一觸發電路之所述第四節點耦接，所述第二P型電晶體之閘極經組態以接收所述第一鎖存輸出訊號，且所述第二P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體的所述汲極以及所述第一P型電晶體的所述汲極耦接。
10. 如申請專利範圍第9項所述的時脈電路，其中所述第一觸發電路更包括： 第二N型電晶體，其源極與所述第二鎖存器耦接，所述第二N型電晶體之閘極經組態以接收所述重設訊號，且所述第二N型電晶體之汲極與所述第一觸發電路之所述第三節點耦接；以及 第三P型電晶體，其源極與第一供應電壓耦接，所述第三P型電晶體之閘極經組態以接收所述重設訊號，以及以下組態中之一者： 所述第三P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第二N型電晶體之所述汲極耦接；或 所述第三P型電晶體之所述汲極藉由所述第一觸發電路之所述第四節點與所述第一P型電晶體之所述源極耦接。
11. 一種時脈電路，包括： 第一鎖存器，經組態以基於第一鎖存輸出訊號基於第一控制訊號、啟用訊號以及輸出時脈訊號而產生第一鎖存輸出訊號； 第二鎖存器，耦接至所述第一鎖存器，且經組態以回應於第二控制訊號而產生所述輸出時脈訊號； 第一觸發電路，耦接至所述第一鎖存器以及所述第二鎖存器，且經組態以至少回應於所述第一鎖存輸出訊號或重設訊號而調整所述輸出時脈訊號； 時脈觸發電路，藉由第一節點耦接至所述第一鎖存器以及所述第一觸發電路，經組態以回應於具有第一電壓擺動的第一時脈訊號而產生所述第一控制訊號，且經組態以至少基於所述第一時脈訊號而控制所述第一鎖存器以及所述第一觸發電路；以及 位準偏移器電路，至少耦接至所述時脈觸發電路，且經組態以產生具有第二電壓擺動的第二時脈訊號，所述第二電壓擺動不同於所述第一時脈訊號的所述第一電壓擺動。
12. 如申請專利範圍第11項所述的時脈電路，其中所述時脈觸發電路包括： 第一N型電晶體，其源極與第一供應電壓耦接，所述第一N型電晶體之閘極經組態以接收所述第一時脈訊號，且所述第一N型電晶體之汲極藉由所述第一節點與所述第一鎖存器以及所述第一觸發電路耦接；以及 第二N型電晶體，其源極至少與所述第一供應電壓耦接，所述第二N型電晶體之閘極經組態以接收所述第二時脈訊號，且所述第二N型電晶體之汲極藉由所述第一節點與所述第一鎖存器、所述第一觸發電路以及所述第一N型電晶體的所述汲極耦接。
13. 如申請專利範圍第12項所述的時脈電路，其中所述時脈觸發電路更包括： 第一P型電晶體，其源極與不同於所述第一供應電壓的第二供應電壓耦接，且所述第一P型電晶體之閘極經組態以接收所述第一時脈訊號；以及 第二P型電晶體，其源極與所述第一P型電晶體之汲極耦接，所述第二P型電晶體之閘極經組態以接收所述第二時脈訊號，且所述第二P型電晶體之汲極藉由所述第一節點與所述第一鎖存器、所述第一觸發電路、所述第一N型電晶體的所述汲極以及所述第二N型電晶體的所述汲極耦接。
14. 如申請專利範圍第11項所述的時脈電路，其中所述第一觸發電路包括： 第一N型電晶體，其源極與所述第一節點耦接，所述第一N型電晶體之閘極經組態以接收所述第一鎖存輸出訊號且藉由第二節點耦接至所述第一鎖存器，且所述第一N型電晶體之汲極與所述第一觸發電路之第三節點耦接；以及 第一P型電晶體，所述第一P型電晶體之閘極經組態以接收所述第一時脈訊號，且所述第一P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體之所述汲極耦接。
15. 如申請專利範圍第14項所述的時脈電路，其中所述第一觸發電路更包括： 第二P型電晶體，其源極與所述第一觸發電路之第四節點耦接，所述第二P型電晶體之閘極經組態以接收所述第二時脈訊號，且所述第二P型電晶體之汲極與所述第一P型電晶體之源極耦接；以及 第三P型電晶體，其源極藉由所述第一觸發電路之所述第四節點與所述第二P型電晶體之所述源極耦接，所述第三P型電晶體之閘極經組態以接收所述第一鎖存輸出訊號，且所述第三P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第一N型電晶體的所述汲極以及所述第一P型電晶體的所述汲極耦接。
16. 如申請專利範圍第15項所述的時脈電路，其中所述第一觸發電路更包括： 第二N型電晶體，其源極與所述第二鎖存器耦接，所述第二N型電晶體之閘極經組態以接收所述重設訊號，且所述第二N型電晶體之汲極與所述第一觸發電路之所述第三節點耦接；以及 第四P型電晶體，其源極與第一供應電壓耦接，所述第四P型電晶體之閘極經組態以接收所述重設訊號，以及以下組態中之一者： 所述第四P型電晶體之汲極藉由所述第一觸發電路之所述第三節點與所述第二N型電晶體之所述汲極耦接；或 所述第四P型電晶體之所述汲極藉由所述第一觸發電路之所述第四節點與所述第二P型電晶體的所述源極以及所述第三P型電晶體的所述源極耦接。
17. 一種操作時脈電路的方法，所述方法包括： 藉由時脈觸發電路接收第一時脈訊號； 回應於啟用訊號自第二電壓位準轉變為第一電壓位準而藉由第一鎖存器使第一鎖存輸出訊號自所述第一電壓位準轉變為所述第二電壓位準，所述第二電壓位準不同於所述第一電壓位準； 回應於所述第一時脈訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述時脈觸發電路將第一節點自所述第一電壓位準拉動至所述第二電壓位準，對所述第一節點的所述拉動由此使得所述時脈觸發電路之第一控制訊號自所述第一電壓位準轉變為所述第二電壓位準，所述時脈觸發電路藉由所述第一節點連接至第一鎖存器的輸入端以及第一觸發電路，且來自所述時脈觸發電路的所述第一控制訊號自所述第一節點反饋回至所述第一鎖存器的所述輸入端；以及 回應於所述第一時脈訊號轉變為所述第二電壓位準且回應於所述第一鎖存輸出訊號轉變為所述第二電壓位準而藉由所述第一觸發電路使輸出時脈訊號自所述第二電壓位準轉變為所述第一電壓位準。
18. 如申請專利範圍第17項所述的操作時脈電路的方法，更包括： 回應於所述輸出時脈訊號自所述第二電壓位準轉變為所述第一電壓位準而使重設訊號自所述第二電壓位準轉變為所述第一電壓位準； 回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而使所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準；以及 回應於所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準。
19. 如申請專利範圍第18項所述的操作時脈電路的方法，其中 藉由所述第一觸發電路使所述輸出時脈訊號自所述第二電壓位準轉變為所述第一電壓位準包括： 回應於所述第一鎖存輸出訊號而使第一N型電晶體接通，由此將第二節點耦接至所述第一節點，且將所述第二節點拉向所述第一電壓位準；以及 回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而藉由所述第一觸發電路使所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準包括： 回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而使第二N型電晶體斷開，由此使所述第二節點與第三N型電晶體斷開連接；以及 回應於所述重設訊號自所述第二電壓位準轉變為所述第一電壓位準而使第一P型電晶體接通，由此將所述第二節點拉向第一供應電壓的所述第二電壓位準。
20. 如申請專利範圍第19項所述的操作時脈電路的方法，其中 回應於所述輸出時脈訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準包括： 回應於所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述第二N型電晶體接通，由此將所述第二節點連接至所述第三N型電晶體；以及 回應於所述重設訊號自所述第一電壓位準轉變為所述第二電壓位準而使所述第一P型電晶體斷開，由此使所述第二節點與所述第一供應電壓斷開連接。