JP2016058115A - データ読出し回路 - Google Patents

Abstract

【課題】読出し中に高電圧が印加されてもデータの誤書込みがなく、正常にデータを読み出せるデータ読出し回路を提供する。【解決手段】不揮発性記憶素子と、入力インバータと出力インバータとＭＯＳトランジスタを備えたラッチ回路と、不揮発性記憶素子とラッチ回路の間に接続された第一ＭＯＳトランジスタと、ラッチ回路と第一電源端子の間に接続された第二ＭＯＳトランジスタと、第一ＭＯＳトランジスタのゲートをバイアスするための第一バイアス回路と、ラッチ回路のＭＯＳトランジスタをバイアスするための第二バイアス回路と、を備え、不揮発性記憶素子のデータを読出す時に、第一バイアス回路と第二バイアス回路が所定のバイアス電圧を出力する構成にした。【選択図】図１

Description

本発明は、データ読出し回路に関し、より詳しくは、データ読出し中に回路に高電圧が印加された場合において、データ記憶素子への誤書込みを防止し、かつ正常にデータを読出す技術に関する。

図６に、従来の記憶装置のデータ読出し回路の回路図を示す。
ＰＭＯＳトランジスタ１１は、ソース端子が高電圧側の電源端子ＶＤＤに接続される。不揮発性記憶素子であるＰＭＯＳ型ＯＴＰ素子１３は、ソース端子がＰＭＯＳトランジスタ１１のドレイン端子に接続され、ドレイン端子がＰＭＯＳトランジスタ１２のソース端子に接続される。データ出力端子ＤＯＵＴには、ラッチ回路２０の入出力端子と、ＰＭＯＳトランジスタ１２のドレイン端子と、ＮＭＯＳトランジスタ１４のドレイン端子が接続される。ＮＭＯＳトランジスタ１４は、ソース端子が低電圧側の電源端子ＶＳＳに接続される。従来の記憶装置のデータ読出し回路は、電源端子ＶＤＤがＧＮＤ電圧であるとして説明する。
ＰＭＯＳトランジスタ１１、１２のゲートには信号Φ１が入力され、ＮＭＯＳトランジスタ１４のゲートには信号Φ２が入力される。

次に、従来のデータ読出し回路の動作について説明をする。
初期状態は、信号Φ１はＨｉｇｈ（ＶＤＤ）レベル、信号Φ２はＬｏｗ（ＶＳＳ）レベルであり、ＰＭＯＳトランジスタ１１、１２とＮＭＯＳトランジスタ１４はオフしている。データ出力端子ＤＯＵＴの電位はラッチ回路２０が保持している前の読出しデータのレベルである。

先ず、信号Φ２をＨｉｇｈレベルにしてＮＭＯＳトランジスタ１４をオンさせ、データ出力端子ＤＯＵＴをＬｏｗレベルにする。そして、信号Φ２をＬｏｗレベルにしてＮＭＯＳトランジスタ１４をオフさせる。

次に、信号Φ１をＬｏｗレベルにしてＰＭＯＳトランジスタ１１、１２をオンさせる。従って、データ出力端子ＤＯＵＴにＰＭＯＳ型ＯＴＰ素子１３のデータが読み出され、同時にラッチ回路２０にデータが保持される。そして、信号Φ１をＨｉｇｈレベルにしてＰＭＯＳトランジスタ１１、１２をオフさせるが、ラッチ回路２０によりデータ出力端子ＤＯＵＴはその状態を維持する。

特開２０１０−１９２０３９号公報

ＰＭＯＳ型ＯＴＰ素子１３のデータが１であるときのデータの読出し期間中において、ＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間に印加される電圧Ｖｄｓは、式（１）で示される。
Ｖｄｓ＝｜ＶＳＳ｜−（｜Ｖｔｈ１２｜＋｜Ｖｏｖ１２｜） ・・・ （１）
ここで、Ｖｔｈ１２とＶｏｖ１２はＰＭＯＳトランジスタ１２のしきい値電圧とオーバードライブ電圧である。一般に、しきい値電圧Ｖｔｈ１２は−０．５Ｖ、オーバードライブ電圧Ｖｏｖ１２は−０．１Ｖ程度であり、電源端子ＶＳＳの電圧を−１．６Ｖで動作させると、ＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間電圧Ｖｄｓは−１Ｖとなる。

しかしながら、式（１）は｜ＶＳＳ｜に依存しており、例えば、データの読出し期間中に静電気などで電源間に高電圧が印加されると、ＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間電圧Ｖｄｓが大きくなり、書込み電圧を超えるとデータが誤書込みされるという問題がある。

また、従来のデータ読出し回路では、ラッチ回路２０を構成するＮＭＯＳトランジスタ３２の電流（ラッチ電流）は電源電圧に対して２乗で増加するが、一方ＰＭＯＳトランジスタ１１、ＰＭＯＳ型ＯＴＰ素子１３、ＰＭＯＳトランジスタ１２の直列接続で流れる電流（ＯＴＰオン電流）はＰＭＯＳ型ＯＴＰ素子１３のゲート電圧はフローティングであるため、電源電圧を高くしてもそれほど増加しない。よって、電源電圧が高いと、ＯＴＰオン電流よりもラッチ電流が大きくなりデータ１読出しができないという問題がある。

本発明は、これらの問題点に鑑みてなされたものであり、データの読出し中に電源電圧に高電圧が印加されても、不揮発性メモリにデータの誤書込みがなく、かつ正常にデータを読出すことが可能なデータ読出し回路を提供する。

従来の課題を解決するために、本発明のデータ読出し回路は以下のような構成とした。
不揮発性記憶素子と、入力インバータと出力インバータとＭＯＳトランジスタを備えたラッチ回路と、不揮発性記憶素子とラッチ回路の間に接続された第一ＭＯＳトランジスタと、ラッチ回路と第一電源端子の間に接続された第二ＭＯＳトランジスタと、第一ＭＯＳトランジスタのゲートをバイアスするための第一バイアス回路と、ラッチ回路のＭＯＳトランジスタをバイアスするための第二バイアス回路と、を備え、不揮発性記憶素子のデータを読出す時に、第一バイアス回路と第二バイアス回路が所定のバイアス電圧を出力する構成にした。

本発明のデータ読出し回路によれば、データの読出し中に電源電圧に高電圧が印加されても、不揮発性メモリにデータの誤書込みがなく、かつ正常にデータを読出すことが可能なデータ読出し回路を提供することが出来る。

第一の実施形態のデータ読出し回路を示す図である。 第一の実施形態のデータ読出し回路の読出し動作を示すタイミングチャートである。 第二の実施形態のデータ読出し回路を示す図である。 第三の実施形態のデータ読出し回路を示す図である。 第四の実施形態のデータ読出し回路を示す図である。 従来のデータ読出し回路を示す図である。

以下、本発明のデータ読出し回路の実施形態を、図面を参照して説明する。データ読出し回路は、電源端子ＶＤＤがＧＮＤ電圧であるとして説明する。
［第１の実施の形態］
図１は、第１の実施形態のデータ読出し回路を示す回路図である。
まず、本実施形態のデータ読出し回路の構成素子と接続について説明をする。
本実施形態のデータ読出し回路は、不揮発性記憶素子の一例であるＰＭＯＳ型ＯＴＰ素子１３と、ＰＭＯＳトランジスタ１１と、ＰＭＯＳトランジスタ１２と、ラッチ回路２１と、バイアス回路５１及び６１を備えている。

ＰＭＯＳトランジスタ１１は、ソース端子が高電圧側の電源端子ＶＤＤに接続される。ＰＭＯＳ型ＯＴＰ素子１３は、ソース端子がＰＭＯＳトランジスタ１１のドレイン端子に接続され、ドレイン端子がＰＭＯＳトランジスタ１２のソース端子に接続される。データ出力端子ＤＯＵＴには、ラッチ回路２１の入出力端子と、ＰＭＯＳトランジスタ１２のドレイン端子と、ＮＭＯＳトランジスタ１４のドレイン端子が接続される。ＮＭＯＳトランジスタ１４は、ソース端子は低電圧側の電源端子ＶＳＳに接続される。ＰＭＯＳトランジスタ１２のソース端子はＰＭＯＳ型ＯＴＰ素子１３のドレイン端子に接続される。ＰＭＯＳトランジスタ１１は、ゲートに信号Φ１が入力される。ＮＭＯＳトランジスタ１４は、ゲートに信号Φ２が入力される。

ラッチ回路２１は、ＰＭＯＳトランジスタ３１、４１とＮＭＯＳトランジスタ３２、３３、４２を備えている。ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２で構成されるインバータは、入力端子にデータ出力端子ＤＯＵＴが接続され、出力端子はＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２で構成されるインバータの入力端子に接続される。ＰＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２で構成されるインバータは、出力端子がデータ出力端子ＤＯＵＴに接続される。ＮＭＯＳトランジスタ３３は、ＮＭＯＳトランジスタ３２のソースと電源端子ＶＳＳの間に接続され、ゲート端子はノードＮＢＩＡＳに接続される。

バイアス回路５１は、ＰＭＯＳトランジスタ１２のゲート（ノードＰＢＩＡＳ）にバイアス電圧を供給する。
バイアス回路５１は、デプレション型ＮＭＯＳトランジスタ５２と、ＮＭＯＳトランジスタ５３、５４、５７と、ＰＭＯＳトランジスタ５５、５６、５８を備えている。

デプレション型ＮＭＯＳトランジスタ５２は、ゲート端子が電源端子ＶＳＳに接続され、ソース端子がＮＭＯＳトランジスタ５３のゲート端子とドレイン端子とＮＭＯＳトランジスタ５４のゲート端子に接続される。ＮＭＯＳトランジスタ５３、５４は、ソース端子が電源端子ＶＳＳに接続される。そして、ＮＭＯＳトランジスタ５３、５４は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ５５は、ゲート端子とドレイン端子がＮＭＯＳトランジスタ５４のドレイン端子とノードＰＢＩＡＳに接続され、ソース端子が電源端子ＶＤＤに接続される。

バイアス回路５１は、ＰＭＯＳトランジスタ５６、５８とＮＭＯＳトランジスタ５７によってイネーブル機能を備えている。ＰＭＯＳトランジスタ５６は、デプレション型ＮＭＯＳトランジスタ５２のドレイン端子と電源端子ＶＤＤの間に接続され、ゲート端子に信号Φ１が入力される。ＮＭＯＳトランジスタ５７は、ＮＭＯＳトランジスタ５３のゲート端子と電源端子ＶＳＳの間に接続され、ゲート端子に信号Φ１が入力される。ＰＭＯＳトランジスタ５８は、ノードＰＢＩＡＳと電源端子ＶＤＤの間に接続され、ゲート端子に信号Φ１Ｘが入力される。信号Φ１Ｘは、信号Φ１の反転信号である。

バイアス回路６１は、ラッチ回路２１のＮＭＯＳトランジスタ３３のゲート（ノードＮＢＩＡＳ）にバイアス電圧を供給する。
バイアス回路６１は、デプレション型ＮＭＯＳトランジスタ６２と、ＮＭＯＳトランジスタ６３、６４と、ＰＭＯＳトランジスタ６５を備えている。

デプレション型ＮＭＯＳトランジスタ６２は、ゲート端子が電源端子ＶＳＳに接続され、ドレイン端子が電源端子ＶＤＤに接続され、ソース端子がＮＭＯＳトランジスタ６３のゲート端子とドレイン端子に接続される。

バイアス回路６１は、ＰＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６４によってイネーブル機能を備えている。ＮＭＯＳトランジスタ６４は、ＮＭＯＳトランジスタ６３のソース端子と電源端子ＶＳＳの間に接続され、ゲート端子に信号Φ１Ｘが入力される。ＰＭＯＳトランジスタ６５は、ノードＮＢＩＡＳと電源端子ＶＤＤの間に接続され、ゲート端子に信号Φ１Ｘが入力される。

次に、第１の実施形態のデータ読出し回路の読出し動作について説明する。
バイアス回路５１、６１は、信号Φ１がＬｏｗレベル（信号Φ１ＸがＨｉｇｈレベル）の時にイネーブルになり、ノードＰＢＩＡＳ、ＮＢＩＡＳへバイアス電圧を出力し、信号Φ１がＨｉｇｈレベル（信号Φ１ＸがＬｏｗレベル）の時にディスエーブル状態になり、ノードＰＢＩＡＳ、ＮＢＩＡＳへ電源端子ＶＤＤの電圧を出力する。

図２は、第一の実施形態のデータ読出し回路の読出し動作を示すタイミングチャートである。
〔データ１を読出す動作説明〕
ｔ＜ｔ１の期間は、信号Φ１はＨｉｇｈレベルかつ信号Φ２はＬｏｗレベルであり、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１４はオフしている。バイアス回路５１及び６１はディスエーブル状態であり、ノードＰＢＩＡＳ、ＮＢＩＡＳは電源端子ＶＤＤの電圧になっている。従って、ＰＭＯＳトランジスタ１２はオフして、データ出力端子ＤＯＵＴはラッチ回路２１が保持しているデータの電圧レベルになっている。

ｔ１＜ｔ＜ｔ２の期間で、信号Φ２をＨｉｇｈレベルにしてＮＭＯＳトランジスタ１４をオンすることで、ラッチ回路２１のデータ及びデータ出力端子ＤＯＵＴをＬｏｗレベルにリセットする。ｔ２＜ｔ＜ｔ３の期間で、信号Φ２をＬｏｗレベルにすることでＮＭＯＳトランジスタ１４をオフして、データの読み出し準備を終了する。

ｔ３＜ｔ＜ｔ４の期間で、信号Φ１をＬｏｗレベルにすることで、ＰＭＯＳトランジスタ１１をオンさせる。バイアス回路５１は、イネーブル状態になり、ノードＰＢＩＡＳへ所定のバイアス電圧を出力する。バイアス回路６１は、イネーブル状態となり、ノードＮＢＩＡＳへ所定のバイアス電圧を出力する。

ＰＭＯＳ型ＯＴＰ素子１３は、データ１を記憶しているので導通状態である。従って、データ出力端子ＤＯＵＴは、ＰＭＯＳトランジスタ１２を介してＨｉｇｈレベルへ引き上げられる。ここで、データ出力端子ＤＯＵＴをＨｉｇｈレベルへ引き上げるために、ＰＭＯＳトランジスタ１１、ＰＭＯＳ型ＯＴＰ素子１３、ＰＭＯＳトランジスタ１２の直列接続で流れる電流（ＯＴＰオン電流）が、ラッチ回路２１を構成するＮＭＯＳトランジスタ３２、３３の直列接続で流れる電流（ラッチ電流）よりも大きくなるように設計される。

ｔ４＜ｔの期間では、信号Φ１をＨｉｇｈレベルにすることでＰＭＯＳトランジスタ１１をオフさせる。また、バイアス回路５１、６１はディスエーブル状態になり、ＰＭＯＳトランジスタ１２はオフ状態となるが、ラッチ回路２１によりデータ出力端子ＤＯＵＴはＨｉｇｈレベルを維持したままである。
以上の動作により、データ読出し回路はデータ出力端子ＤＯＵＴからデータ１が読出される。

〔データ０を読出す動作説明〕
ｔ＜ｔ３の期間は、データ１の読出し動作と同じであるので、動作説明は省略する。
ｔ３＜ｔ＜ｔ４の期間で、信号Φ１をＬｏｗレベルにすることで、ＰＭＯＳトランジスタ１１をオンさせる。バイアス回路５１は、イネーブル状態になり、ノードＰＢＩＡＳへ所定のバイアス電圧を出力する。バイアス回路６１は、イネーブル状態となり、ノードＮＢＩＡＳへ所定のバイアス電圧を出力する。
ＰＭＯＳ型ＯＴＰ素子１３は、データ０を記憶しているので非導通状態である。従って、データ出力端子ＤＯＵＴは、Ｌｏｗレベルを維持する。

ｔ４＜ｔの期間では、信号Φ１をＨｉｇｈレベルにすることでＰＭＯＳトランジスタ１１をオフさせる。また、バイアス回路５１、６１はディスエーブル状態となり、ＰＭＯＳトランジスタ１２はオフ状態となるが、ラッチ回路２１によりデータ出力端子ＤＯＵＴはＬｏｗレベルを維持したままである。
以上の動作により、データ読出し回路はデータ出力端子ＤＯＵＴからデータ０が読出される。

ここで、電源電圧が高電圧になった場合のデータの読出し動作について説明する。
信号Φ１をＬｏｗレベルにすることで、バイアス回路５１、６１はイネーブル状態になる。この時、ノードＰＢＩＡＳ、ＮＢＩＡＳは、電源電圧に依存しない所定のバイアス電圧になるので、ラッチ回路２１に流れるラッチ電流とＰＭＯＳ型ＯＴＰ素子１３に流れるＯＴＰオン電流は電源電圧に依存しない。従って、電源電圧が高電圧になった場合においても、データ読出し回路はデータ出力端子ＤＯＵＴから正常にデータを読み出すことができる。

また、ＯＴＰオン電流とラッチ電流は、バイアス回路５１、６１のバイアス電流に依存する。バイアス回路５１のバイアス電流は、デプレション型ＮＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５３のしきい値電圧で決定される。同様に、バイアス回路６１のバイアス電流は、デプレション型ＮＭＯＳトランジスタ６２とＮＭＯＳトランジスタ６３のしきい値電圧で決定される。従って、製造プロセスでしきい値電圧がバラついても、ＯＴＰオン電流とラッチ電流は、同じ方向にバラつくので、ＯＴＰオン電流とラッチ電流の大小関係は保持される。半導体チップ内の配置において、デプレション型ＮＭＯＳトランジスタ５２、６２とＮＭＯＳトランジスタ５３、６３は、それぞれ近くに、かつ同じに向きに配置すると、より効果的である。

次に、電源電圧が高電圧になった場合でのデータの読出し動作で、不揮発性記憶素子（ＰＭＯＳ型ＯＴＰ素子１３）への誤書込みの防止について説明する。
ＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間に印加される電圧Ｖｄｓは、式（２）で示される。
Ｖｄｓ＝｜ＶＰＢＩＡＳ｜−（｜Ｖｔｈ１２｜＋｜Ｖｏｖ１２｜） ・・・ （２）
ここで、Ｖｔｈ１２、Ｖｏｖ１２はそれぞれＰＭＯＳトランジスタ１２のしきい値電圧、オーバードライブ電圧であり、ＶＰＢＩＡＳはノードＰＢＩＡＳのバイアス電圧である。一般に、しきい値電圧Ｖｔｈ１２は−０．５Ｖ、オーバードライブ電圧Ｖｏｖ１２は−０．１Ｖ程度であり、例えばバイアス電圧ＶＰＢＩＡＳを−１．２Ｖに設定すると、ＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間電圧は−０．６Ｖとなる。すなわち、式（２）は電源電圧に依存しておらず、電源電圧に高電圧が印加されてもＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間電圧Ｖｄｓは−０．６Ｖから変化しない。従って、データの読出し期間に静電気などにより電源間に高電圧が印加されても、ＰＭＯＳ型ＯＴＰ素子１３への誤書込みを防止することができる。

［第２の実施の形態］
図３は、第２の実施形態のデータ読出し回路を示す回路図である。
図１と同じ構成要素については同じ符号で図示している。図１との違いは、バイアス回路５１に容量５９、バイアス回路６１に容量６６を備えている点である。

容量５９は、ノードＰＢＩＡＳと電源端子ＶＤＤの間に接続される。容量６６は、ノードＮＢＩＡＳと電源端子ＶＳＳの間に接続される。容量５９、６６は、ノードＰＢＩＡＳ、ＮＢＩＡＳの電圧を安定させる効果がある。例えば、バイアス回路５１の起動時に、ノードＰＢＩＡＳの電圧が電源端子ＶＤＤの電圧から所定のバイアス電圧へと移行するが、この時、ノードＰＢＩＡＳが過渡的にアンダーシュートしてしまうと、ＰＭＯＳ型ＯＴＰ素子１３のドレイン・ソース間電圧が大きくなる。このタイミングで電源電圧に高電圧が印加されると、ＰＭＯＳ型ＯＴＰ素子１３が誤書込みされてしまう可能性がある。また、バイアス回路６１の起動時に、ノードＮＢＩＡＳの電圧が電源端子ＶＤＤの電圧から所定のバイアス電圧へ移行するが、この時、ノードＮＢＩＡＳが過渡的にアンダーシュートしてしまうと、ラッチ回路２１が保持しているデータ０が不定になってしまう。例えば、ノイズの影響で、ラッチ回路２１のデータが誤反転する可能性がある。

容量５９、６６は、ノードＰＢＩＡＳ、ＮＢＩＡＳのアンダーシュート防止やノイズ耐性を向上させる効果があり、データ読出し回路をより安定的に動作させることができる。
また、バイアスの起動時だけでなく、データ１読出し時に、ラッチ回路２１が反転する時にも回路内の寄生容量を介してノードＰＢＩＡＳ、ＮＢＩＡＳが変動することがあり、１組のバイアス回路５１、６１で複数ｂｉｔを読出す場合に本実施形態はより効果的である。

［第３の実施の形態］
図４は、第３の実施形態のデータ読出し回路を示す回路図である。
図３と同じ構成要素については同じ符号で図示している。図３との違いは、ラッチ回路２１のＮＭＯＳトランジスタ３３のソース側にＮＭＯＳトランジスタ３４を備え、そのゲート端子はＮＭＯＳトランジスタ４２のドレイン端子に接続した点である。これにより、ＮＭＯＳトランジスタ６３とＮＭＯＳトランジスタ３３で構成するカレントミラー回路のミラー精度が向上し、データ読出し回路をより安定的に動作させることができる。ＮＭＯＳトランジスタ６４とＮＭＯＳトランジスタ３４のサイズ比は、ＮＭＯＳトランジスタ６３とＮＭＯＳトランジスタ３３とのサイズ比と同じにするとより効果的である。

［第４の実施の形態］
図５は、第４の実施形態のデータ読出し回路を示す回路図である。
図４と同じ構成要素については同じ符号で図示している。図４との違いはデータ出力端子をラッチ回路２１内のＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２で構成されるインバータの出力からデータ出力端子ＤＯＵＴＸとして取り出している点である。

データ出力端子ＤＯＵＴは、読出し期間中にＮＭＯＳトランジスタ３２、３３の直列接続で流れるラッチ電流が定電流となるため、インピーダンスが比較的高い。データ出力端子ＤＯＵＴは、読出しデータを処理する別のロジック回路ブロック（図示しない）へ配線を引き回すことがあるが、インピーダンスが高いとノイズ耐性が低く、ラッチ回路２１のデータが誤反転する可能性がある。本実施形態では、インピーダンスの低いデータ出力端子ＤＯＵＴＸから取り出すことで、データ読出し回路をより安定的に動作させることができる。
なお、バイアス回路５１、６１の具体的構成はこれらの実施形態において説明した回路構成に限定されるものではなく、請求項の範囲を逸脱しない範囲で構成されても良い。

１３ ＰＭＯＳ型ＯＴＰ素子
２１ ラッチ回路
５１、６１ バイアス回路

Claims (3)

1. 不揮発性記憶素子と、
   入力インバータと、出力インバータと、前記出力インバータと第一電源端子の間に接続された第三ＭＯＳトランジスタと、を備え、前記不揮発性記憶素子のデータを保持するラッチ回路と、
   前記不揮発性記憶素子と前記ラッチ回路の間に接続された第一ＭＯＳトランジスタと、
   前記ラッチ回路と第一電源端子の間に接続された第二ＭＯＳトランジスタと、
   前記第一ＭＯＳトランジスタのゲートをバイアスするための第一バイアス回路と、
   前記ラッチ回路の前記第三ＭＯＳトランジスタをバイアスするための第二バイアス回路と、を備え、
   前記不揮発性記憶素子のデータを読出す時に、前記第一バイアス回路と前記第二バイアス回路が所定のバイアス電圧を出力することを特徴とするデータ読出し回路。
2. 前記第一バイアス回路の出力端子と第二電源端子の間に第一容量と、前記第二バイアス回路の出力端子と第一電源端子の間に第二容量と、
   を備えことを特徴とする請求項１に記載のデータ読出し回路。
3. 前記ラッチ回路の前記入力インバータの出力端子から前記不揮発性記憶素子のデータを読出す、
   ことを特徴とする請求項１または２に記載のデータ読出し回路。

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