JP2015001988A - 半導体装置 - Google Patents

Abstract

【課題】テストモードへの移行判定の精度を高める。【解決手段】本発明の半導体装置は、直列に接続された複数のトランジスタを備え、一端のトランジスタは、入力端子がドレインに接続され、他端のトランジスタは、第３の電圧がゲートに印加され、第４の電圧がソースに印加されて導通し、他端のトランジスタ以外は、ダイオード接続され、第１のトランジスタ以外のドレイン電圧が第１の電圧として出力される第１の回路と、直列に接続された複数のトランジスタを備え、一端のトランジスタは、電源電圧がドレインに印加され、他端のトランジスタは、第３の電圧がゲートに印加され、第４の電圧がソースに印加されて導通し、他端のトランジスタ以外は、ダイオード接続され、第３のトランジスタ以外のドレイン電圧が第２の電圧として出力される第２の回路とを有し、第１の電圧と第２の電圧との比較結果に応じてテストモードに移行する。【選択図】図２

Description

本発明は、テストモードを備える半導体装置に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置の中には、通常動作モードの他に、動作テストや評価解析を行うためのテストモードを備えるものがある。このような半導体装置においては、通常動作モードでの使用中に、テストモードに容易に移行しないようにする必要がある。

半導体装置をテストモードに移行させる方法として、アドレス信号などの特定の信号の入力端子への入力電圧を監視し、電源電圧よりも高い所定の高電圧の印加を半導体装置に設けられた電圧検知回路により検知した場合に、半導体装置をテストモードに移行させる方法がある。

通常動作モードにおいては、入力端子への入力電圧は、予め定められた最大定格電圧以下とすることが定められている。そのため、上述した方法によれば、通常動作モードでは印加されない高電圧の印加の検知に応じてテストモードに移行させることで、テストモードに容易に移行しないようにすることができる。なお、特許文献１（特開２００９−１１０１７５号公報）には、上述した電圧検知回路の構成の一例が開示されている。

特開２００９−１１０１７５号公報

上述したような、電圧検知回路による高電圧の印加の検知方法として、トランジスタのゲートに電源電圧が供給される配線を接続し、ドレインに特定の信号の入力端子を接続する方法がある。この状態では、ドレイン電圧とゲート電圧（電源電圧）との差がトランジスタの閾値電圧よりも大きくなったときにランジスタが導通状態となるため、特定の信号の入力端子に、電源電圧よりもトランジスタの閾値電圧だけ高い高電圧を印加したときに、そのことが検知される。

一般に、トランジスタの閾値電圧には、ＰＶＴ依存（製造プロセス（Ｐ）、電源電圧（Ｖ）、温度（Ｔ））による、ばらつきが生じる。そのため、上述した検知方法では、入力電圧の電圧値は同じであっても、トランジスタの閾値電圧のばらつきにより、電圧検知回路間で検知結果にばらつきが生じてしまうことがある。このようなばらつきが生じると、テストモードへの移行判定も正しく行えないという問題がある。

なお、トランジスタの閾値電圧のばらつきの影響を受けないような高い入力電圧を印加することで、上述した問題を解消することができる。しかし、近年の半導体装置は、微細化に伴う機能膜の薄膜化により耐圧が低下しているため、そのような高い電圧を印加することは好ましくない。

本発明の半導体装置は、
テストモードを備えた半導体装置であって、
第１の電圧を出力する第１の回路と、
第２の電圧を出力する第２の回路と、
前記第１の電圧と第２の電圧との比較結果に応じて、前記半導体装置を前記テストモードに移行するか否かを判定する判定回路と、を有し、
前記第１の回路は、直列に接続された複数のトランジスタを備え、
前記直列に接続された複数のトランジスタのうち、一端のトランジスタは、外部入力端子がドレインに接続され、他端のトランジスタは、内部電圧である第３の電圧が供給される配線がゲートに接続され、第４の電圧が供給される配線がソースに接続されて導通し、前記他端のトランジスタ以外のトランジスタは、ゲートとドレインとが接続され、
前記第１のトランジスタ以外のいずれかのトランジスタのドレイン電圧が前記第１の電圧として出力され、
前記第２の回路は、直列に接続された複数のトランジスタを備え、
前記直列に接続された複数のトランジスタのうち、一端のトランジスタは、電源電圧が供給される配線がドレインに接続され、他端のトランジスタは、前記第３の電圧が供給される配線がゲートに接続され、前記第４の電圧が供給される配線がソースに接続されて導通し、前記他端のトランジスタ以外のトランジスタは、ゲートとドレインとが接続され、
前記第３のトランジスタ以外のいずれかのトランジスタのドレイン電圧が前記第２の電圧として出力される。

本発明によれば、半導体装置のテストモードへの移行判定の精度を高めることができる。

本発明の第１の実施形態の半導体装置の概略構成を示すブロック図である。 図１に示すテスト検知回路の構成を示す回路図である。 図２に示すテスト検知回路の動作を説明するための図である。 本発明の第２の実施形態のテスト検知回路の構成を示す回路図である。 本発明の第３の実施形態のテスト検知回路の構成を示す回路図である。

以下に、本発明を実施するための形態について図面を参照して説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置１の概略構成を示すブロック図である。なお、以下では、半導体装置１は、ＤＲＡＭである例を用いて説明する。

図１に示す半導体装置１は、電源端子１１ａ，１１ｂと、クロック端子１２ａ，１２ｂと、ＶＲＥＦ端子１３と、アドレス端子１４＿０〜１４＿ｎと、コマンド端子１５ａ，１５ｂと、データ端子１６＿０〜１６＿７と、メモリセルアレイ２０と、内部電源発生回路３０と、クロック入力回路４０と、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路４１と、タイミングジェネレータ４２と、アドレス初段回路５０と、アドレスラッチ回路５１と、コマンド初段回路６０と、コマンドデコード回路６１と、ヒューズ回路７０と、ロウ制御回路８０と、カラム制御回路８１と、リードライトアンプ（ＲＷＡＭＰ）９０と、入出力回路９１と、テスト検知回路１００と、判定回路としてのテスト選択回路２００と、を有する。

電源端子１１ａ，１１ｂはそれぞれ、高電位側の電源電圧ＶＤＤおよび低電位側の電源電圧ＶＳＳが供給される端子である。電源端子１１ａ，１１ｂに供給された電源電圧ＶＤＤ，ＶＳＳは、内部電源発生回路３０の他、半導体装置１内の各部に供給される。

クロック端子１２ａ，１２ｂはそれぞれ、外部クロック信号ＣＫ，／ＣＫが供給される端子である。クロック端子１２ａ，１２ｂに供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路４０に供給される。なお、信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。

ＶＲＥＦ端子１３は、内部リファレンス信号ＶＲＥＦ（参照電圧ＶＲＥＦ）が供給される端子である。ＶＲＥＦ端子１３に供給された内部リファレンス信号ＶＲＥＦは、アドレス初段回路５０、コマンド初段回路６０およびテスト検知回路１００に供給される。なお、参照電圧ＶＲＥＦは、外部電源、ＰＶＴ依存によるトランジスタの閾値電圧のばらつきなどの影響を受けない定電圧であり、テスト検知回路１００に供給される参照電圧ＶＲＥＦは内部電源回路３０で発生した内部電位でもよい。

アドレス端子１４＿０〜１４＿ｎはそれぞれ、メモリセルアレイ２０のメモリセルのアドレスを示すアドレス信号ＡＤＤ０〜ＡＤＤｎが供給される端子である。アドレス端子１４＿０〜１４＿ｎに供給されたアドレス信号ＡＤＤ０〜ＡＤＤｎは、アドレス初段回路５０に供給される。また、アドレス端子１４＿１に供給されたアドレス信号ＡＤＤ１は、テスト検知回路１００にも供給される。

コマンド端子１５ａ，１５ｂはそれぞれ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳが供給される端子である。コマンド端子１５ａ，１５ｂに供給されたロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳは、コマンド初段回路６０に供給される。

メモリセルアレイ２０においては、複数のワード線と複数のビット線とが交差しており、この交点にメモリセルが配置されている。なお、図１においては、ワード線、ビット線およびメモリセルについては記載を省略している。

内部電源発生回路３０は、電源端子１１ａ，１１ｂを介して供給された電源電圧ＶＤＤ，ＶＳＳに基づいて各種の内部電位（ＶＲＥＦ，ＶＰＰ，ＶＲＥＲＤ，ＶＰＥＲＩなど）を発生させ、半導体装置１内の各部に供給する。

クロック入力回路４０は、クロック端子１２ａ，１２ｂを介して供給された外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成し、ＤＬＬ回路４１およびタイミングジュネレータ４２に供給する。

ＤＬＬ回路４１は、クロック入力回路４０から供給された内部クロック信号ＩＣＬＫに基づいて、データの入出力タイミングを制御する入出力用クロック信号ＬＣＬＫを生成し、入出力回路９１に供給する。

タイミングジェネレータ４２は、クロック入力回路４０から供給された内部クロック信号ＩＣＬＫに基づいて、半導体装置１の種々の動作タイミングを特定するためのタイミング信号を生成し、各部に供給する。

アドレス初段回路５０は、アドレス端子１４＿０〜１４＿ｎを介して供給されたアドレス信号ＡＤＤ０〜ＡＤＤｎを内部アドレス信号ＩＡＤＤ０〜ＩＡＤＤｎに変換し、アドレスラッチ回路５１に供給する。また、アドレス初段回路５０は、アドレス信号ＡＤＤ１に対応する内部アドレス信号ＩＡＤＤ１を除く、内部アドレス信号ＩＡＤＤ０，ＩＡＤＤ２〜ＩＡＤＤｎをテスト選択回路２００に供給する。

アドレスラッチ回路５１は、アドレス初段回路５０から供給された内部アドレス信号ＩＡＤＤを取り込み、ロウアドレスを示すロウアドレス信号をロウ制御回路８０に供給し、カラムアドレスを示すカラムアドレス信号をカラム制御回路８１に供給する。

コマンド初段回路６０は、コマンド端子１５ａ，１５ｂを介して供給されたロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳを内部コマンド信号に変換し、コマンドデコード回路６１に供給する。

コマンドデコード回路６１は、コマンド初段回路６０から供給された内部コマンド信号をデコードして、アクティブ信号ＩＡＣＴをロウ制御回路８０に供給し、カラム信号ＩＣＯＬをカラム制御回路８１に供給し、リードアンプイネーブル信号ＲＡＥ、ライトアンプイネーブル信号ＷＡＥおよびＢｕｓｄｒｉｖｅをＲＷＡＭＰ９０に供給する。なお、アクティブ信号ＩＡＣＴは、内部コマンド信号がロウアクセスを示している場合に活性化される信号であり、カラム信号ＩＣＯＬは、内部コマンド信号がカラムアクセスを示している場合に活性化される信号であり、リードアンプイネーブル信号ＲＡＥは、データの読み出し時に活性化される信号であり、ライトアンプイネーブル信号ＷＡＥは、データの書き込み時に活性化される信号である。

ヒューズ回路７０は、データの書き込み／読み出しが正常に行われないメモリセルのアドレスや、所定のプログラムなどを記憶する。

ロウ制御回路８０は、コマンドデコード回路６１から活性化されたアクティブ信号ＩＡＣＴが供給されると、アドレスラッチ回路５１から供給されたロウアドレス信号に対応するワード線を選択する。

カラム制御回路８１は、コマンドデコード回路６１から活性化されたカラム信号ＩＣＯＬが供給されると、アドレスラッチ回路５１から供給されたカラムアドレス信号に対応するビット線を選択する。

ＲＷＡＭＰ９０は、データ読み出し時においては、選択されたワード線とビット線とに対応するメモリセルから読み出されたデータを増幅し、入出力回路９１に供給する。また、ＲＷＡＭＰ９０は、データ書き込み時においては、入出力回路９１から供給されたデータを増幅し、メモリセルアレイ２０に供給する。

入出力回路９１は、ＤＬＬ回路４１から供給された入出力用クロック信号ＬＣＬＫに基づいて、データ端子１６＿０〜１６＿７を介して、外部との間でデータＤＱ０〜ＤＱ７の入出力を行う。

テスト検知回路１００は、アドレス端子１４＿１を介して供給された信号ＡＤＤ１の電圧（以下、入力電圧ＶＩＮと称する）と電源電圧ＶＤＤとを比較し、比較結果を示す信号ＴＳＶＥＮをテスト選択回路２００に供給する。

テスト選択回路２００は、テスト検知回路１００からＨｉｇｈレベルの信号ＴＳＶＥＮが供給されると、半導体装置１をテストモードに移行すると決定し、アドレス初段回路５０から供給された内部アドレス信号ＩＡＤＤ０，ＩＡＤＤ２〜ＩＡＤＤｎに基づいてテストモードを選択し、選択したテストモードを示すテストモード信号ＴＥＳＴ＜０：ｊ＞を各部に供給する。

次に、テスト検知回路１００の構成について、図２に示す回路図を参照して説明する。

図２に示すテスト検知回路１００は、比較レベル発生回路１１０と、基準レベル発生回路１２０と、差動アンプ１３０と、インバータ回路１４０，１５０と、を有する。

比較レベル発生回路１１０は、外部入力端子であるアドレス端子１４＿１を介して入力された入力電圧ＶＩＮを降圧した第１の電圧としての比較電圧を差動アンプ１３０に出力する。

比較レベル発生回路１１０は、Ｎ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（ＮＭＯＳトランジスタ）１１１〜１１４を備える。ＮＭＯＳトランジスタ１１１〜１１４は、略同一のゲート長およびゲート幅で構成されており、閾値電圧などの動作特性は、略同一である。

ＮＭＯＳトランジスタ１１１は、ゲートとドレインとが接続（ダイオード接続）されるとともに、ゲートおよびドレインにアドレス端子１４＿１が接続される。

ＮＭＯＳトランジスタ１１２は、ゲートおよびドレインにＮＭＯＳトランジスタ１１１のソースが接続される、ダイオード接続されたトランジスタである。

ＮＭＯＳトランジスタ１１３は、ゲートおよびドレインにＮＭＯＳトランジスタ１１２のソースが接続される、ダイオード接続されたトランジスタである。

ＮＭＯＳトランジスタ１１４は、参照電圧ＶＲＥＦが供給される配線がゲートに接続され、接地電圧が供給される配線がソースに接続され、ＮＭＯＳトランジスタ１１３のソースがドレインに接続される。上述したように、参照電圧ＶＲＥＦは、定電圧であるため、ＮＭＯＳトランジスタ１１４のゲート−ソース間には、常に一定レベルの電圧が供給される。そのため、ＮＭＯＳトランジスタ１１４は、ＮＭＯＳトランジスタ１１３のソースとＮＭＯＳトランジスタ１１４のドレインとの節点（節点Ｎ１４）の電圧に応じた電流Ｉ１を流す。

なお、以下では、ＮＭＯＳトランジスタ１１１のソースとＮＭＯＳトランジスタ１１２のドレインとの節点を節点Ｎ１２と称し、ＮＭＯＳトランジスタ１１２のソースとＮＭＯＳトランジスタ１１３のドレインとの節点を節点Ｎ１３と称する。

図２に示すように、節点Ｎ１４の電圧が、比較電圧として差動アンプ１３０に供給される。

すなわち、第１の回路としての比較レベル発生回路１１０は、直列に接続された複数のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ１１１〜１１４）を備える。

複数のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ１１１〜１１４）のうち、一端のトランジスタであるＮＭＯＳトランジスタ１１１は、外部入力端子であるアドレス端子１４＿１がドレインに接続され、他端のトランジスタであるＮＭＯＳトランジスタ１１４は、第３の電圧としての参照電圧ＶＲＥＦが供給される配線がゲートに接続され、第４の電圧としての接地電圧が供給される配線がソースに接続されて導通し、ＮＭＯＳトランジスタ１１４以外のトランジスタは、ゲートとドレインとが接続される。そして、ＮＭＯＳトランジスタ１１１以外のいずれかのトランジスタのドレイン電圧が比較電圧として出力される。

基準レベル発生回路１２０は、電源電圧ＶＤＤを降圧した第２の電圧としての基準電圧を差動アンプ１３０に出力する。

基準レベル発生回路１２０は、ＮＭＯＳトランジスタ１２１〜１２４を備える。ＮＭＯＳトランジスタ１２１〜１２４は、比較レベル発生回路１１０が備えるトランジスタと略同一のゲート長およびゲート幅で構成されており、比較レベル発生回路１１０が備えるトランジスタと略同一の動作特性を有する。

ＮＭＯＳトランジスタ１２１は、電源電圧ＶＤＤが供給される配線がゲートおよびドレインに接続される、ダイオード接続されたトランジスタである。

ＮＭＯＳトランジスタ１２２は、ゲートおよびドレインにＮＭＯＳトランジスタ１２１のソースが接続される、ダイオード接続されたトランジスタである。

ＮＭＯＳトランジスタ１２３は、ゲートおよびドレインにＮＭＯＳトランジスタ１２２のソースが接続される、ダイオード接続されたトランジスタである。

ＮＭＯＳトランジスタ１２４は、参照電圧ＶＲＥＦが供給される配線がゲートに接続され、接地電圧が供給される配線がソースに接続され、ＮＭＯＳトランジスタ１２３のソースがドレインに接続される。上述したように、参照電圧ＶＲＥＦは、定電圧であるため、ＮＭＯＳトランジスタ１２４のゲート−ソース間には、常に一定レベルの電圧が供給される。そのため、ＮＭＯＳトランジスタ１２４は、ＮＭＯＳトランジスタ１２３のソースとＮＭＯＳトランジスタ１２４のドレインとの節点（節点Ｎ２４）の電圧に応じた電流Ｉ２を流す。上述したように、基準レベル発生回路１２０が備えるトランジスタは、比較レベル発生回路１１０が備えるトランジスタと略同一の動作特性を有している。また、ＮＭＯＳトランジスタ１１４，１２４のゲート−ソース間の電圧値は同じである。したがって、電流Ｉ２と電流Ｉ１とは同じ電流値となる。

なお、以下では、ＮＭＯＳトランジスタ１２１のソースとＮＭＯＳトランジスタ１２２のドレインとの節点を節点Ｎ２２と称し、ＮＭＯＳトランジスタ１２２のソースとＮＭＯＳトランジスタ１２３のドレインとの節点を節点Ｎ２３と称する。

図２に示すように、節点Ｎ２２の電圧が、基準電圧として差動アンプ１３０に供給される。

すなわち、第２の回路としての基準レベル発生回路１２０は、直列に接続された複数のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ１２１〜１２４）を備える。

複数のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ１２１〜１２４）のうち、一端のトランジスタであるＮＭＯＳトランジスタ１２１は、電源電圧ＶＤＤが供給される配線がドレインに接続され、他端のトランジスタであるＮＭＯＳトランジスタ１２４は、第３の電圧としての参照電圧ＶＲＥＦが供給される配線がゲートに接続され、第４の電圧としての接地電圧が供給される配線がソースに接続されて導通し、ＮＭＯＳトランジスタ１２４以外のトランジスタは、ゲートとドレインとが接続される。そして、ＮＭＯＳトランジスタ１２１以外のいずれかのトランジスタのドレイン電圧が基準電圧として出力される。

差動アンプ１３０は、比較レベル発生回路１１０から出力された比較電圧と基準レベル発生回路１２０から出力された基準電圧とを比較し、比較電圧が基準電圧より大きければＨｉｇｈレベルの信号をインバータ回路１４０に供給し、比較電圧が基準電圧以下であればＬｏｗレベルの信号をインバータ回路１４０に供給する。

インバータ回路１４０は、差動アンプ１３０から供給された信号の論理レベルを反転した信号をインバータ回路１５０に供給する。

インバータ回路１５０は、インバータ回路１４０から供給された信号の論理レベルを反転した信号ＴＳＶＥＮをテスト選択回路２００に供給する。

次に、テスト検出回路１００の動作について説明する。

図３は、入力電圧ＶＩＮ、節点Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２２、および、信号ＴＳＶＥＮの電圧の変化を示す図である。

基準レベル発生回路１２０においては、電源電圧ＶＤＤがＮＭＯＳトランジスタ１２１のドレインに印加されると、ＮＭＯＳトランジスタ１２１はダイオード接続されているため、ＮＭＯＳトランジスタ１２１のゲート電圧は上昇し、ＮＭＯＳトランジスタ１２１が導通状態となる。ＮＭＯＳトランジスタ１２１が導通状態となることで、節点Ｎ２２の電圧が引き上げられる。

節点Ｎ２２の電圧が引き上げられると、ＮＭＯＳトランジスタ１２２はダイオード接続されているため、ＮＭＯＳトランジスタ１２２のゲート電圧は上昇し、ＮＭＯＳトランジスタ１２２が導通状態となる。ＮＭＯＳトランジスタ１２２が導通状態となることで、節点Ｎ２３の電圧が引き上げられる。

節点Ｎ２３の電圧が引き上げられると、ＮＭＯＳトランジスタ１２３はダイオード接続されているため、ＮＭＯＳトランジスタ１２３のゲート電圧は上昇し、ＮＭＯＳトランジスタ１２３が導通状態となる。

ＮＭＯＳトランジスタ１２１〜１２４は直列に接続されているため、ＮＭＯＳトランジスタ１２１〜１２３を流れる電流の電流値は、ゲート−ソース間電圧が最も低いＮＭＯＳトランジスタ１２４により決定される。そのため、ＮＭＯＳトランジスタ１２１〜１２３には、電流Ｉ２しか流れない。

上述したように、ＮＭＯＳトランジスタ１２１〜１２４はゲート長およびゲート幅が同じであるため、ＮＭＯＳトランジスタ１２１〜１２３のゲート−ソース間電圧はそれぞれ、ＶＲＥＦとなる。そのため、節点Ｎ２２の電圧（基準電圧）は、図３に示すように、ＶＤＤ−ＶＲＥＦとなる。また、節点Ｎ２３の電圧はＶＤＤ−２＊ＶＲＥＦとなり、節点Ｎ２４の電圧はＶＤＤ−３＊ＶＲＥＦとなる。

一方、比較レベル発生回路１１０においては、入力電圧ＶＩＮが０Ｖである場合、ＮＭＯＳトランジスタ１１１のゲートとドレインとは接続されているため、ゲート電圧は０Ｖとなる。そのため、ＮＭＯＳトランジスタ１１１は非導通状態となる。また、ＮＭＯＳトランジスタ１１１が非導通状態であるため、ＮＭＯＳトランジスタ１１２，１１３も非導通状態のままである。そのため、節点Ｎ１２〜Ｎ１４の電圧は、図３に示すように、０Ｖである。

入力電圧ＶＩＮが上昇すると、ＮＭＯＳトランジスタ１１１はダイオード接続されているため、ＮＭＯＳトランジスタ１１１のゲート電圧は上昇し、ＮＭＯＳトランジスタ１１１が導通状態となる。ＮＭＯＳトランジスタ１１１が導通状態となることで、節点Ｎ１２の電圧が引き上げられる。

節点Ｎ１２の電圧が引き上げられると、ＮＭＯＳトランジスタ１１２はダイオード接続されているため、ＮＭＯＳトランジスタ１１２のゲート電圧は上昇し、ＮＭＯＳトランジスタ１１２が導通状態となる。ＮＭＯＳトランジスタ１１２が導通状態となることで、節点Ｎ１３の電圧が引き上げられる。

節点Ｎ１３の電圧が引き上げられると、ＮＭＯＳトランジスタ１１３はダイオード接続されているため、ＮＭＯＳトランジスタ１１３のゲート電圧は上昇し、ＮＭＯＳトランジスタ１１３が導通状態となる。

ＮＭＯＳトランジスタ１１１〜１１４は直列に接続されているため、ＮＭＯＳトランジスタ１１１〜１１３を流れる電流の電流値は、ゲート−ソース間電圧が最も低いＮＭＯＳトランジスタ１１４により決定される。そのため、節点Ｎ１２〜Ｎ１４の電圧が電源電圧ＶＤＤ以上に上昇しても、ＮＭＯＳトランジスタ１１１〜１１３には、電流Ｉ１しか流れない。

上述したように、ＮＭＯＳトランジスタ１１１〜１１４はゲート長およびゲート幅が同じであるため、ＮＭＯＳトランジスタ１１１〜１１３のゲート−ソース間電圧はそれぞれ、ＶＲＥＦとなる。そのため、図３に示すように、節点Ｎ１２の電圧はＶＤＤ−ＶＲＥＦとなり、節点Ｎ１３の電圧はＶＤＤ−２＊ＶＲＥＦとなり、節点Ｎ１４の電圧（比較電圧）はＶＤＤ−３＊ＶＲＥＦとなる。

差動アンプ１３０は、比較電圧（ＶＩＮ−３＊ＶＲＥＦ）と基準電圧（ＶＤＤ−ＶＲＥＦ）とを比較し、比較電圧が基準電圧よりも大きくなると、Ｈｉｇｈレベルの信号をインバータ回路１４０に供給する。すなわち、差動アンプ１３０は、入力電圧ＶＩＮと電源電圧ＶＤＤとの差が参照電圧ＶＲＥＦの２倍よりも大きくなると、Ｈｉｇｈレベルの信号をインバータ回路１４０に供給する。

このように、入力電圧ＶＩＮを参照電圧ＶＲＥＦに応じて降圧した比較電圧と、電源電圧ＶＤＤを参照電圧ＶＲＥＦに応じて降圧した基準電圧とを比較することで、トランジスタの閾値電圧自体が所定の高電圧が印加されたか否かの判定における基準値として用いられることが無くなるので、閾値電圧のばらつきによる影響を低減することができる。

また、入力電圧ＶＩＮおよび電源電圧ＶＤＤそれぞれを参照電圧ＶＲＥＦに応じて降圧した後に、差動アンプ１３０により比較するので、高耐圧な差動アンプを用いる必要がなくなる。

時刻Ｔ１において、比較電圧が基準電圧よりも大きくなると、差動アンプ１３０は、Ｈｉｇｈレベルの信号をインバータ回路１４０に供給する。

インバータ回路１４０は、差動アンプ１３０から供給された信号の論理レベルを反転して、Ｌｏｗレベルの信号をインバータ回路１５０に供給し、インバータ回路１５０は、そのＬｏｗレベルの信号の論理レベルを反転し、Ｈｉｇｈレベルの信号ＴＳＶＥＮをテスト選択回路２００に供給する。したがって、図３に示すように、時刻Ｔ１において、信号ＴＳＶＥＮの論理レベルが、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。

このように、本実施形態の半導体装置１は、第１の電圧としての比較電圧を出力する第１の回路としての比較レベル発生回路１１０と、第２の電圧としての基準電圧を出力する第２の回路としての基準レベル発生回路１２０と、比較電圧と基準電圧との比較結果に応じて、半導体装置１をテストモードに移行するか否かを判定する判定回路としてのテスト選択回路２００と、を有する。

また、比較レベル発生回路１１０は、複数のトランジスタ（ＮＭＯＳトランジスタ１１１〜１１４）を備える。複数のトランジスタ（ＮＭＯＳトランジスタ１１１〜１１４）のうち、一端のトランジスタであるＮＭＯＳトランジスタ１１１は、外部入力端子がドレインに接続され、他端のトランジスタであるＮＭＯＳトランジスタ１１４は、第３の電圧としての参照電圧ＶＲＥＦが供給される配線がゲートに接続され、第４の電圧としての接地電圧が供給される配線がソースに接続されて導通し、ＮＭＯＳトランジスタ１１４以外のトランジスタは、ゲートとドレインとが接続される。そして、ＮＭＯＳトランジスタ１１１以外のいずれかのトランジスタのドレイン電圧が比較電圧として出力される。

また、基準レベル発生回路１２０は、複数のトランジスタ（ＮＭＯＳトランジスタ１２１〜１２４）を備える。複数のトランジスタ（ＮＭＯＳトランジスタ１２１〜１２４）のうち、一端のトランジスタであるＮＭＯＳトランジスタ１２１は、電源電圧ＶＤＤが供給される配線がドレインに接続され、他端のトランジスタであるＮＭＯＳトランジスタ１２４は、参照電圧ＶＲＥＦが供給される配線がゲートに接続され、接地電圧が供給される配線がソースに接続されて導通し、ＮＭＯＳトランジスタ１２４以外のトランジスタは、ゲートとドレインとが接続される。そして、ＮＭＯＳトランジスタ１２１以外のいずれかのトランジスタのドレイン電圧が基準電圧として出力される。

入力電圧ＶＩＮが参照電圧ＶＲＥＦに応じて降圧された比較電圧と電源電圧ＶＤＤが参照電圧ＶＲＥＦに応じて降圧された基準電圧との比較により、テストモードへの移行判定を行うことで、トランジスタの閾値電圧自体が判定の基準値として用いられることが無くなるので、入力電圧と電源電圧との差がトランジスタの閾値電圧より大きいか否かに応じて判定する場合と比べて、トランジスタの閾値電圧のばらつきによる影響を低減することができる。

また、内部電圧である参照電圧ＶＲＥＦをテストモードへの移行判定の基準値とするため、任意のレベルを設定することが可能となるので、入力電圧を必要以上に高くしなくても、テストモードへの移行判定の精度を高めることができる。

なお、本実施形態においては、比較レベル発生回路１１０および基準レベル発生回路１２０において、ダイオード接続されたＮＭＯＳトランジスタの直列接続数が３である例を用いて説明したが、これに限られるものではなく、ダイオード接続されたＮＭＯＳトランジスタの直列接続数は、２であっても、４以上であってもよい。

また、本実施形態においては、比較レベル発生回路１１０における節点Ｎ１４の電圧を比較電圧として出力し、基準レベル発生回路１２０における節点Ｎ２２の電圧を基準電圧として出力する例を用いて説明したが、これに限られるものではない。比較レベル発生回路１１０における節点Ｎ１２あるいな節点Ｎ１３の電圧を比較電圧として出力してもよいし、基準レベル発生回路１２０における節点Ｎ２３あるいは節点Ｎ２４の電圧を基準電圧として出力してもよい。この場合、どの節点の電圧を比較電圧および基準電圧として出力するかによって、テストモードへの移行判定に用いる閾値を適宜設定すればよい。

（第２の実施形態）
図４は、本発明の第２の実施形態のテスト検出回路１００ａの構成を示す回路図である。なお、図４において、図２と同様の構成については同じ符号を付し、説明を省略する。

本実施形態のテスト検出回路１００ａは、第１の実施形態のテスト検出回路１００と比較して、第１の選択回路としてのリファレンス選択回路１６０が追加されている点が異なる。

リファレンス選択回路１６０は、外部からの入力に応じて、電圧値の異なる複数の電圧の中から、参照電圧ＶＲＥＦとして用いる電圧を選択する。

リファレンス回路１６０は、Ｐ型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１６１−１〜１６１−ｎと、ＮＭＯＳトランジスタ１６２−１〜１６２−ｎと、インバータ回路１６３−１〜１６３−ｎと、を備える。

ＰＭＯＳトランジスタ１６１−１とＮＭＯＳトランジスタ１６２−１とは、ソース同士およびドレイン同士が接続される。ＮＭＯＳトランジスタ１６２−１のゲートには、信号ＴＣＯＤＥ＜ｊ＋１＞が供給される。ＰＭＯＳトランジスタ１６１−１のゲートには、インバータ回路１６３−１の出力が接続される。インバータ回路１６３−１は、信号ＴＣＯＤＥ＜ｊ＋１＞が供給され、供給された信号ＴＣＯＤＥ＜ｊ＋１＞の論理レベルを反転した信号を出力する。したがって、ＰＭＯＳトランジスタ１６１−１とＮＭＯＳトランジスタ１６２−１とは、トランスファゲート１６４−１を構成する。トランスファゲート１６４−１の一端には、参照電圧ＶＲＥＦｊが供給される配線が接続され、他端には、ＮＭＯＳトランジスタ１１４，１２４のゲートが接続される。

ＰＭＯＳトランジスタ１６１−２とＮＭＯＳトランジスタ１６２−２とは、ソース同士およびドレイン同士が接続される。ＮＭＯＳトランジスタ１６２−２のゲートには、信号ＴＣＯＤＥ＜ｊ＋２＞が供給される。ＰＭＯＳトランジスタ１６１−２のゲートには、インバータ回路１６３−２の出力が接続される。インバータ回路１６３−２は、信号ＴＣＯＤＥ＜ｊ＋２＞が供給され、供給された信号ＴＣＯＤＥ＜ｊ＋２＞の論理レベルを反転した信号を出力する。したがって、ＰＭＯＳトランジスタ１６１−２とＮＭＯＳトランジスタ１６２−２とは、トランスファゲート１６４−２を構成する。トランスファゲート１６４−２の一端には、参照電圧ＶＲＥＦｊ＋１が供給される配線が接続され、他端には、ＮＭＯＳトランジスタ１１４，１２４のゲートが接続される。

ＰＭＯＳトランジスタ１６１−ｎとＮＭＯＳトランジスタ１６２−ｎとは、ソース同士およびドレイン同士が接続される。ＮＭＯＳトランジスタ１６２−ｎのゲートには、信号ＴＣＯＤＥ＜ｊ＋ｎ＞が供給される。ＰＭＯＳトランジスタ１６１−ｎのゲートには、インバータ回路１６３−ｎの出力が接続される。インバータ回路１６３−ｎは、信号ＴＣＯＤＥ＜ｊ＋ｎ＞が供給され、供給された信号ＴＣＯＤＥ＜ｊ＋ｎ＞の論理レベルを反転した信号を出力する。したがって、ＰＭＯＳトランジスタ１６１−ｎとＮＭＯＳトランジスタ１６２−ｎとは、トランスファゲート１６４−ｎを構成する。トランスファゲート１６４−ｎの一端には、参照電圧ＶＲＥＦｊ＋ｎが供給される配線が接続され、他端には、ＮＭＯＳトランジスタ１１４，１２４のゲートが接続される。

上述したリファレンス選択回路１６０において、Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＋１＞が供給されたとする。

Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＋１＞がゲートに供給されることで、ＮＭＯＳトランジスタ１６２−１は導通状態となる。また、Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＋１＞がインバータ回路１６３−１により反転された信号がゲートに供給されることで、ＰＭＯＳトランジスタ１６１−１は導通状態となる。したがって、トランスファゲート１６４−１がオンとなり、参照電圧ＶＲＥＦｊがＮＭＯＳトランジスタ１１４，１２４のゲートに供給される。

また、例Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＋２＞が供給されると、参照電圧ＶＲＥＦｊ＋１がＮＭＯＳトランジスタ１１４，１２４のゲートに供給される。

このように、信号ＴＣＯＤＥ＜ｊ＋１＞〜ＴＣＯＤＥ＜ｊ＋ｎ＞の論理レベルを変更することで、ＮＭＯＳトランジスタ１１４，１２４のゲートに供給される参照電圧ＶＲＥＦの電圧値を変更することができる。

なお、信号ＴＣＯＤＥは、例えば、図１に示すコマンド端子１５ａ，１５ｂなどの、アドレス端子１４＿１〜１４＿ｎ以外の入力端子を介して供給される。また、信号ＴＣＯＤＥは、図１に示すヒューズ回路７０に記憶されているプログラムが外部からの入力に応じて出力するものとしてもよい。

このように、本実施形態の半導体装置は、外部からの入力に応じて、複数の参照電圧ＶＲＥＦｊ〜ＶＲＥＦｊ＋ｎの中から、参照電圧ＶＲＥＦとして用いる電圧を選択するリファレンス回路１６０を有する。

そのため、半導体装置の製造後にも、外部から入力により参照電圧ＶＲＥＦの電圧値を調整することができる。

（第３の実施形態）
図５は、本発明の第３の実施形態のテスト検出回路１００ｂの構成を示す回路図である。なお、図５において、図２と同様の構成については同じ符号を付し、説明を省略する。

本実施形態のテスト検出回路１００ｂは、第１の実施形態のテスト検出回路１００と比較して、第２の選択回路としての比較レベル選択回路１７０が追加されている点が異なる。

比較レベル選択回路１７０は、比較レベル発生回路１１０が備えるＮＭＯＳトランジスタ１１２〜１１４の中から、ドレイン電圧が比較電圧として出力されるトランジスタを選択する。

比較レベル選択回路１７０は、ＰＭＯＳトランジスタ１７１−ｊ，１７１−（ｊ＋１）と、ＮＭＯＳトランジスタ１７２−ｊ，１７２−（ｊ＋１）と、インバータ回路１７３−ｊ，１７３−（ｊ＋１）と、を備える。

ＰＭＯＳトランジスタ１７１−ｊとＮＭＯＳトランジスタ１７２−ｊとは、ソース同士およびドレイン同士が接続される。ＮＭＯＳトランジスタ１７２−ｊのゲートには、信号ＴＣＯＤＥ＜ｊ＞が供給される。ＰＭＯＳトランジスタ１７１−ｊのゲートには、インバータ回路１７３−ｊの出力が接続される。インバータ回路１７３−ｊは、信号ＴＣＯＤＥ＜ｊ＞が供給され、供給された信号ＴＣＯＤＥ＜ｊ＞の論理レベルを反転した信号を出力する。したがって、ＰＭＯＳトランジスタ１７１−ｊとＮＭＯＳトランジスタ１７２−ｊとは、トランスファゲート１７４−ｊを構成する。トランスファゲート１７４−ｊの一端には、節点Ｎ１３（ＮＭＯＳトランジスタ１１３のドレイン）が接続され、他端には、差動アンプ１３０が接続される。

ＰＭＯＳトランジスタ１７１−（ｊ＋１）とＮＭＯＳトランジスタ１７２−（ｊ＋１）とは、ソース同士およびドレイン同士が接続される。ＮＭＯＳトランジスタ１７２−（ｊ＋１）のゲートには、信号ＴＣＯＤＥ＜ｊ＋１＞が供給される。ＰＭＯＳトランジスタ１７１−（ｊ＋１）のゲートには、インバータ回路１７３−（ｊ＋１）の出力が接続される。インバータ回路１７３−（ｊ＋１）は、信号ＴＣＯＤＥ＜ｊ＋１＞が供給され、供給された信号ＴＣＯＤＥ＜ｊ＋１＞の論理レベルを反転した信号を出力する。したがって、ＰＭＯＳトランジスタ１７１−（ｊ＋１）とＮＭＯＳトランジスタ１７２−（ｊ＋１）とは、トランスファゲート１７４−（ｊ＋１）を構成する。トランスファゲート１７４−（ｊ＋１）の一端には、節点Ｎ１４（ＮＭＯＳトランジスタ１１４のドレイン）が接続され、他端には、差動アンプ１３０が接続される。

上述した比較レベル選択回路１７０において、Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＞が供給されたとする。

Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＞がゲートに供給されることで、ＮＭＯＳトランジスタ１７２−ｊは導通状態となる。また、信号ＴＣＯＤＥ＜ｊ＞の論理レベルがインバータ回路１７３−ｊにより反転された信号がゲートに供給されることで、ＰＭＯＳトランジスタ１７１−ｊは導通状態となる。したがって、トランスファゲート１７４−ｊがオンとなり、節点Ｎ１３の電圧（ＶＲＥＦ−２＊ＶＲＥＦ）が比較電圧として差動アンプ１３０に供給される。

また、Ｈｉｇｈレベルの信号ＴＣＯＤＥ＜ｊ＋１＞が供給されると、節点Ｎ１４の電圧（ＶＲＥＦ−３＊ＶＲＥＦ）が比較電圧として差動アンプ１３０に供給される。したがって、信号ＴＣＯＤＥ＜ｊ＞，ＴＣＯＤＥ＜ｊ＋１＞の論理レベルを変更することで、差動アンプ１３０に供給される比較電圧の電圧値を変更することができる。

このように、本実施形態の半導体装置は、外部からの入力に応じてドレイン電圧が比較電圧として出力されるトランジスタを選択する比較レベル選択回路１７０を有する。

そのため、半導体装置の製造後にも、外部から入力により、差動アンプ１３０に供給される比較電圧の電圧値を調整することができる。

なお、本実施形態においては、比較レベル選択回路１７０は、比較電圧の出力候補のトランジスタ（ＮＭＯＳトランジスタ１１２〜１１４）の数（３つ）よりも少ない、２つのトランスファゲートを備える例を用いて説明したが、これに限れられるものではない。比較レベル選択回路１７１は、比較電圧の出力候補のトランジスタと同数のトランスファゲートを備え、比較電圧の出力候補のトランジスタのうち、いずれかのトランジスタのドレイン電圧を比較電圧として出力してもよい。

また、本実施形態においては、テスト検出回路１００ｂは、第１の実施形態のテスト検出回路１００に比較レベル選択回路１７０を追加した構成である例を用いて説明したが、これに限られるものではなく、第２の実施形態のテスト検出回路１００ａに比較レベル選択回路１７０を追加した構成であってもよい。

１ 半導体装置
１１ａ，１１ｂ 電源端子
１２ａ，１２ｂ クロック端子
１３ ＶＲＥＦ端子
１４＿０〜１４＿ｎ アドレス端子
１５ａ，１５ｂ コマンド端子
１６＿０〜１６＿７ 入出力端子
２０ メモリセルアレイ
３０ 内部電源発生回路
４０ クロック入力回路
４１ ＤＬＬ回路
４２ タイミングジェネレータ
５０ アドレス初段回路
５１ アドレスラッチ回路
６０ コマンド初段回路
６１ コマンドデコード回路
７０ ヒューズ回路
８０ ロウ制御回路
８１ カラム制御回路
９０ リードライトアンプ（ＲＷＡＭＰ）
９１ 入出力回路
１００ テスト検知回路
１１０ 比較レベル発生回路
１１１〜１１４，１２１〜１２４，１６２−１〜１６２−ｎ，１７２−ｊ，１７２−（ｊ＋１） ＮＭＯＳトランジスタ
１２０ 基準レベル発生回路
１３０ 差動アンプ
１４０，１５０，１６３−１〜１６３−ｎ，１７３−ｊ，１７３−（ｊ＋１） インバータ回路
１６０ リファレンス回路
１６１−１〜１６１−ｎ，１７１−ｊ，１７１−（ｊ＋１） ＰＭＯＳトランジスタ
１７０ 比較レベル選択回路
２００ テスト選択回路

Claims (3)

1. テストモードを備えた半導体装置であって、
   第１の電圧を出力する第１の回路と、
   第２の電圧を出力する第２の回路と、
   前記第１の電圧と第２の電圧との比較結果に応じて、前記半導体装置を前記テストモードに移行するか否かを判定する判定回路と、を有し、
   前記第１の回路は、直列に接続された複数のトランジスタを備え、
   前記直列に接続された複数のトランジスタのうち、一端のトランジスタは、外部入力端子がドレインに接続され、他端のトランジスタは、内部電圧である第３の電圧が供給される配線がゲートに接続され、第４の電圧が供給される配線がソースに接続されて導通し、前記他端のトランジスタ以外のトランジスタは、ゲートとドレインとが接続され、
   前記第１のトランジスタ以外のいずれかのトランジスタのドレイン電圧が前記第１の電圧として出力され、
   前記第２の回路は、直列に接続された複数のトランジスタを備え、
   前記直列に接続された複数のトランジスタのうち、一端のトランジスタは、電源電圧が供給される配線がドレインに接続され、他端のトランジスタは、前記第３の電圧が供給される配線がゲートに接続され、前記第４の電圧が供給される配線がソースに接続されて導通し、前記他端のトランジスタ以外のトランジスタは、ゲートとドレインとが接続され、
   前記第３のトランジスタ以外のいずれかのトランジスタのドレイン電圧が前記第２の電圧として出力されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   外部からの入力に応じて、電圧値の異なる複数の電圧から、前記第３の電圧として用いる電圧を選択する第１の選択回路をさらに有することを特徴とする半導体装置。
3. 請求項１または２記載の半導体装置において、
   外部からの入力に応じて、ドレイン電圧が前記第１の電圧として出力されるトランジスタを選択する第２の選択回路をさらに有することを特徴とする半導体装置。

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