KR102685617B1 - 레퍼런스 선택 회로 - Google Patents

레퍼런스 선택 회로 Download PDF

Info

Publication number
KR102685617B1
KR102685617B1 KR1020160143070A KR20160143070A KR102685617B1 KR 102685617 B1 KR102685617 B1 KR 102685617B1 KR 1020160143070 A KR1020160143070 A KR 1020160143070A KR 20160143070 A KR20160143070 A KR 20160143070A KR 102685617 B1 KR102685617 B1 KR 102685617B1
Authority
KR
South Korea
Prior art keywords
voltage
pull
driving
signal
response
Prior art date
Application number
KR1020160143070A
Other languages
English (en)
Other versions
KR20180047209A (ko
Inventor
김영주
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160143070A priority Critical patent/KR102685617B1/ko
Priority to US15/488,790 priority patent/US9966119B1/en
Publication of KR20180047209A publication Critical patent/KR20180047209A/ko
Application granted granted Critical
Publication of KR102685617B1 publication Critical patent/KR102685617B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 레퍼런스 선택 회로에 관한 것으로서, 레퍼런스 선택 버퍼에서 발생하는 노이즈를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 서로 다른 전압 레벨을 갖는 복수의 기준전압을 각각 출력하는 복수의 레퍼런스 드라이버 및 선택신호에 대응하여 복수의 기준전압 중 어느 하나를 선택하여 모니터링 패드로 출력하는 복수의 선택부를 포함하고, 복수의 레퍼런스 드라이버 각각은 제 1기준전압과 제 2기준전압을 비교하여 구동신호를 출력하는 비교부, 구동신호에 대응하여 제 2기준전압을 풀업 구동하거나 기준전압을 풀다운 구동하는 구동부 및 테스트모드 신호에 대응하여 구동부에 서로 다른 구동 전압을 공급하는 전압 제어부를 포함한다.

Description

레퍼런스 선택 회로{Reference selecting circuit}
본 발명은 레퍼런스 선택 회로에 관한 것으로서, 레퍼런스 선택 버퍼에서 발생하는 노이즈를 줄일 수 있도록 하는 기술이다.
반도체 메모리 장치 내에서는 외부에서 공급되는 외부전압들의 레벨과는 다른 레벨을 갖는 다양한 내부전압을 만들어 사용하고 있다. 예를 들어, 반도체 메모리 장치의 경우에 코어 영역에서 사용하는 전압인 코어 전압(VCORE)과 데이터 버퍼에서 사용하기 위한 기준전압(VREF) 등을 만들어 사용한다.
반도체 메모리 장치에서 사용되는 기준전압(VREF)의 레벨은 외부로부터 입력되는 설정값에 따라 결정된다. 반도체 메모리 장치에 관한 제덱 스펙(JEDEC SPEC)에서는 설정 값의 변화에 따라 기준전압(VREF)이 가져야 하는 전압 레벨의 범위와 설정값의 변경에 따른 기준전압(VREF) 레벨의 변화 속도에 대해 규정하고 있다.
반도체 메모리 장치는 전압 모니터링 패드를 통해 반도체 메모리 장치 내부에서 생성되는 기준전압의 레벨을 테스트한다. 그러나, 테스트 장비들과 라인의 기생 커패시터와 기생 저항 성분 때문에, 전압 모니터링 패드에서 노이즈 성분이 발생한다. 이 노이즈 성분이 레퍼런스 선택 버퍼에 유입되면 바이어스의 불량이 야기된다.
본 발명은 모니터링 패드에서 유입되는 노이즈를 차단하여 바이어스의 불량을 방지할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 레퍼런스 선택 회로는, 서로 다른 전압 레벨을 갖는 복수의 기준전압을 각각 출력하는 복수의 레퍼런스 드라이버; 및 선택신호에 대응하여 복수의 기준전압 중 어느 하나를 선택하여 모니터링 패드로 출력하는 복수의 선택부를 포함하고, 복수의 레퍼런스 드라이버 각각은 제 1기준전압과 제 2기준전압을 비교하여 구동신호를 출력하는 비교부; 구동신호에 대응하여 제 2기준전압을 풀업 구동하거나 기준전압을 풀다운 구동하는 구동부; 및 테스트모드 신호에 대응하여 구동부에 서로 다른 구동 전압을 공급하는 전압 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 레퍼런스 선택 회로는, 서로 다른 전압 레벨을 갖는 복수의 기준전압을 각각 출력하는 복수의 레퍼런스 드라이버; 및 선택신호에 대응하여 복수의 기준전압 중 어느 하나를 선택하여 모니터링 패드로 출력하는 복수의 선택부를 포함하고, 복수의 레퍼런스 드라이버 각각은 제 1기준전압과 제 2기준전압을 비교하여 구동신호를 출력하는 비교부; 구동신호를 일정시간 지연하여 지연신호를 출력하는 지연부; 구동신호에 대응하여 제 2기준전압을 풀업 구동하거나 기준전압을 풀다운 구동하는 구동부; 및 테스트모드 신호에 대응하여 구동부에 바이어스전압을 공급하거나 지연신호의 전압을 공급하는 전압 제어부를 포함하는 것을 특징으로 한다.
본 발명은 외부 환경에 의해 발생하는 노이즈로 인하여 레퍼런스 선택 버퍼의 동작이 불안정해지는 것을 방지함으로써 바이어스 레벨을 안정적으로 유지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 레퍼런스 선택 회로의 회로도.
도 2는 본 발명의 다른 실시예에 따른 레퍼런스 선택 회로의 회로도.
도 3은 본 발명의 또 다른 실시예에 따른 레퍼런스 선택 회로를 포함하는 반도체 장치의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 레퍼런스 선택 회로의 회로도이다.
본 발명의 실시예에 따른 레퍼런스 선택 회로는 복수의 레퍼런스 드라이버(100~103), 복수의 선택부(200~203), 선택 제어부(300) 및 모니터링 패드(MPAD)를 포함한다.
레퍼런스 드라이버(100)는 제 2기준전압(VREF1)을 출력하고, 레퍼런스 드라이버(101)는 제 3기준전압(VREF2)을 출력한다. 그리고, 레퍼런스 드라이버(102)는 제 4기준전압(VREF3)을 출력하고, 레퍼런스 드라이버(103)는 제 5기준전압(VREF4)을 출력한다. 복수의 레퍼런스 드라이버(100~103)에서 출력되는 기준전압들(VREF1~VREF3)은 서로 다른 전압 레벨을 갖는다. 그리고, 모니터링 패드(MPAD)는 복수의 선택부(200~203)와 연결되어 복수의 레퍼런스 드라이버(100~103)에 공유된다.
여기서, 복수의 레퍼런스 드라이버(100~103)의 상세 구성은 모두 동일하므로 본 발명의 실시예에서는 첫 번째 레퍼런스 드라이버(100)의 상세 구성을 일 예로 설명하기로 한다.
레퍼런스 드라이버(100)는 바이어스전압(VBIAS0)에 대응하여 제 1기준전압(VREF0)을 버퍼링하고, 제 1기준전압(VREF0)과 동일한 레벨을 갖는 제 2기준전압(VREF1)을 출력한다. 이러한 레퍼런스 드라이버(100)는 비교부(104), 구동부(105) 및 전압 제어부(108)를 포함한다.
비교부(104)는 제 1기준전압(VREF0)과 제 2기준전압(VREF1)을 비교하여 구동신호(DRV0)를 출력한다. 이러한 비교부(104)는 풀업 구동소자인 복수의 PMOS 트랜지스터(P1, P2)와 풀다운 구동소자인 복수의 NMOS 트랜지스터(N1~N3)를 포함한다.
PMOS 트랜지스터(P1, P2)는 공통 소스 단자를 통해 전원전압(VDD)이 인가되고 게이트 단자가 공통 연결된다. 그리고, PMOS 트랜지스터(P1, P2)는 각각의 드레인 단자가 NMOS 트랜지스터(N1, N2)와 연결된다.
NMOS 트랜지스터(N1, N2)는 드레인 단자가 PMOS 트랜지스터(P1, P2)와 각각 연결된다. 그리고, NMOS 트랜지스터(N1, N2)의 공통 소스 단자는 NMOS 트랜지스터(N3)와 연결된다. 또한, NMOS 트랜지스터(N1)는 게이트 단자를 통해 제 1기준전압(VREF0)이 인가되고 NMOS 트랜지스터(N2)는 게이트 단자를 통해 제 2기준전압(VREF1)이 인가된다.
그리고, NMOS 트랜지스터(N3)는 NMOS 트랜지스터(N1, N2)의 공통 소스 단자와 접지전압(VSS) 인가단 사이에 연결되어 게이트 단자를 통해 바이어스전압(VBIAS0)이 인가된다.
그리고, 구동부(105)는 풀업 구동부(106)와 풀다운 구동부(107)를 포함한다.
여기서, 풀업 구동부(106)는 구동신호(DRV0)에 대응하여 제 2기준전압(VREF1)을 전원전압(VDD) 레벨로 풀업 구동한다. 이러한 풀업 구동부(106)는 전원전압(VDD) 인가단과 제 2기준전압(VREF1)의 출력단 사이에 연결되어 게이트 단자를 통해 구동신호(DRV0)가 인가되는 PMOS 트랜지스터(P3)를 포함한다.
풀다운 구동부(107)는 전압 제어부(108)의 출력에 대응하여 제 2기준전압(VREF1)을 접지전압(VSS) 레벨로 풀다운 구동한다. 이러한 풀다운 구동부(107)는 복수의 NMOS 트랜지스터(N4~N7)를 포함한다. 복수의 NMOS 트랜지스터(N4~N7)는 제 2기준전압(VREF1)의 출력단과 접지전압(VSS) 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 전압 제어부(108)의 출력이 인가된다. 본 발명의 실시예에서는 복수의 NMOS 트랜지스터(N4~N7)의 개수를 4개로 설명하였지만, 본 발명의 실시예에서 트랜지스터의 개수는 한정되지 않는다.
또한, 전압 제어부(108)는 테스트모드 신호 TM에 대응하여 풀다운 구동부(107)에 인가되는 전압을 제어한다. 예를 들어, 전압 제어부(108)는 테스트모드 신호 TM의 비활성화시 풀다운 구동부(107)에 바이어스전압(VBIAS0)을 공급한다. 반면에, 전압 제어부(108)는 테스트모드 신호 TM의 활성화시 풀다운 구동부(107)에 바이어스전압(VBIAS0) 보다 높은 레벨을 갖는 전원전압(VDD)을 공급한다.
또한, 복수의 선택부(200~203)는 복수의 선택신호(SEL0~SEL3)에 각각 대응하여 복수의 레퍼런스 드라이버(100~103)로부터 인가되는 기준전압(VREF1~VREF4)을 모니터링 패드(MPAD)에 선택적으로 출력한다. 본 발명의 실시예에서는 복수의 선택부(200~203)의 개수를 4개로 설명하였지만, 본 발명의 실시예에서 선택부의 개수는 한정되지 않는다.
예를 들어, 복수의 선택부(200~203)는 복수의 선택신호(SEL0~SEL3)에 각각 대응하여 복수의 레퍼런스 드라이버(100~103) 중 어느 하나의 기준전압을 선택하여 모니터링 패드(MPAD)에 출력한다. 또한, 선택 제어부(300)는 테스트모드 신호(TM)에 대응하여 복수의 선택신호(SEL0~SEL3) 중 어느 하나를 활성화시켜 출력한다.
선택부(200)는 인버터(IV1)와 전송게이트(T1)을 포함한다. 전송게이트(T1)는 선택신호(SEL0)에 응답하여 제 2기준전압(VREF1)을 모니터링 패드(MPAD)에 선택적으로 출력한다. 예를 들어, 선택부(200)는 선택신호(SEL0)가 로직 하이 레벨인 경우 전송게이트(T1)가 턴 온 되어 제 2기준전압(VREF1)을 모니터링 패드(MPAD)에 출력한다.
선택부(201)는 인버터(IV2)와 전송게이트(T2)을 포함한다. 전송게이트(T2)는 선택신호(SEL1)에 응답하여 제 3기준전압(VREF2)을 모니터링 패드(MPAD)에 선택적으로 출력한다. 예를 들어, 선택부(201)는 선택신호(SEL1)가 로직 하이 레벨인 경우 전송게이트(T2)가 턴 온 되어 제 2기준전압(VREF2)을 모니터링 패드(MPAD)에 출력한다.
선택부(202)는 인버터(IV3)와 전송게이트(T3)을 포함한다. 전송게이트(T3)는 선택신호(SEL2)에 응답하여 제 4기준전압(VREF3)을 모니터링 패드(MPAD)에 선택적으로 출력한다. 예를 들어, 선택부(202)는 선택신호(SEL2)가 로직 하이 레벨인 경우 전송게이트(T3)가 턴 온 되어 제 4기준전압(VREF3)을 모니터링 패드(MPAD)에 출력한다.
선택부(203)는 인버터(IV4)와 전송게이트(T4)을 포함한다. 전송게이트(T4)는 선택신호(SEL3)에 응답하여 제 5기준전압(VREF4)을 모니터링 패드(MPAD)에 선택적으로 출력한다. 예를 들어, 선택부(203)는 선택신호(SEL3)가 로직 하이 레벨인 경우 전송게이트(T4)가 턴 온 되어 제 5기준전압(VREF4)을 모니터링 패드(MPAD)에 출력한다.
본 발명의 실시예에서 모니터링 패드(MPAD)가 기준전압들(VREF1~VREF3)과 같은 레퍼런스 전압 레벨을 측정하는 것을 일 예로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 모니터링 패드(MPAD)가 펌핑전압(VPP), 코아전압(VCORE), 백바이어스전압(VBB) 등의 바이어스 계열 전압을 측정할 수도 있다.
이러한 구성을 갖는 본 발명의 실시예는 바이어스전압(VBIAS0)이 활성화되면 레퍼런스 드라이버(100)의 비교부(104)가 동작하여 제 1기준전압(VREF0)과 제 2기준전압(VREF1)을 비교한 후 구동신호(DRV0)를 출력한다. 그리고, 구동신호(DRV0)에 대응하여 풀업 구동부(106)가 제어되고 전압 제어부(108)의 출력에 대응하여 풀다운 구동부(107)가 제어되어 제 2기준전압(VREF1)의 전압 레벨이 제어된다.
즉, 구동신호(DRV0)의 전압 레벨이 낮아지는 경우 풀업 구동부(106)가 턴 온 되어 전원전압(VDD)을 공급함으로써 제 2기준전압(VREF1)의 전압 레벨이 상승하게 된다. 반면에, 제 2기준전압(VREF1)이 높아지게 되면 풀다운 구동부(107)가 턴 온 되어 접지전압(VSS)을 공급함으로써 제 2기준전압(VREF1)의 전압 레벨이 하강하게 된다. 그리고, 선택신호(SEL0)가 활성화되면 제 2기준전압(VREF1)이 모니터링 패드(MPAD)로 출력된다.
그리고, 전압 제어부(108)는 테스트모드 신호(TM)의 활성화 여부에 대응하여 바이어스전압(VBIAS0)을 풀다운 구동부(107)의 게이트 전압으로 공급하거나 바이어스전압(VBIAS0) 보다 높은 레벨을 갖는 전원전압(VDD)을 풀다운 구동부(107)의 게이트 전압으로 공급한다. 이에 따라, 테스트모드 신호(TM)에 대응하여 제 2기준전압(VREF1)의 전달 노드를 통해 인가되는 오프 리퀴지를 풀다운 노드로 빠르게 접지시킬 수 있다.
반도체 장치(예를 들면, 디램)는 다양한 내부 바이어스와 레퍼런스 레벨을 하나의 모니터링 패드(MPAD)를 통해 측정한다. 모니터링 패드(MPAD)에서 발생하는 노이즈가 레퍼런스 선택 회로에 인가되어 바이어스의 불량을 야기한다.
즉, 반도체 장치의 테크가 점점 쉬링크(Shrink) 됨에 따라 모니터링 패드(MPAD)를 비롯한 다양한 회로들에서 사용되는 트랜지스터들의 특성들이 오프 리퀴지(Off-leakage)에 취약해지고 있다. 이로 인하여, 여러 가지 바이어스 전압이 입출력되는 모니터링 패드(MPAD)에서 다양한 노이즈가 발생하게 된다.
모니터링 패드(MPAD)에서 노이즈가 발생하는 경우 상대적으로 낮은 레벨을 생성하는 레퍼런스 드라이버(100~103)에 노이즈가 전달된다. 테스트 단계에서는 다양한 모드로 바이어스 전압 레벨을 변경하여 테스트 마진을 확보하게 되는데, 이로 인해 발생하는 노이즈가 레퍼런스 레벨 자체에 영향을 주게 되어 바이어스 전압 레벨을 비정상적으로 만든다.
예를 들어, 선택신호(SEL1)가 활성화되어 레퍼런스 드라이버(101)가 선택되는 경우를 가정한다. 이때, 선택신호(SEL0)는 비활성화되어 선택부(200)가 턴 오프 되어야 하는 상황에서 모니터링 패드(MPAD)의 노이즈로 인하여 선택부(200)를 통해 레퍼런스 드라이버(100)로 오프 리퀴지가 발생한다.
즉, 테스트시 전송게이트(T1)의 벌크에 인가되는 펌핑전압(VPP)을 가변하게 되는데 펌핑전압(VPP)이 상승하게 되는 경우 선택부(200)를 통해 레퍼런스 드라이버(100) 측으로 오프 리퀴지가 발생하게 된다. 특히, 다수의 레퍼런스 드라이버(100~103)에 의해 모니터링 패드(MPAD)가 공유되는 구조에서는 오프 리퀴지가 더욱 커질 수 있다.
이에, 본 발명의 실시예는 노말 동작시 테스트모드 신호(TM)가 비활성화 상태인 경우 비교부(104)와 풀다운 구동부(107)에 바이어스전압(VBIAS0)을 공급한다. 즉, 노말 동작시에는 동작의 안정성 및 소모 전류를 감소시키기 위하여 전원전압(VDD) 보다 낮은 레벨을 갖는 바이어스전압(VBIAS0)을 비교부(104)와 풀다운 구동부(107)에 공급한다.
반면에, 본 발명의 실시예는 테스트모드 신호(TM)가 활성화되면 풀다운 구동부(107)에 바이어스전압(VBIAS0) 보다 높은 레벨을 갖는 전원전압(VDD)을 공급한다. 예를 들어, 테스트 모드시 펌핑전압(VPP)이 높아지는 특정 모드에 진입하면 테스트모드 신호(TM)에 의해 풀다운 구동부(107)에 전원전압(VDD)을 공급한다. 그러면, 풀다운 구동부(107)의 구동능력이 커져 응답 속도가 빨라짐으로써 제 2기준전압(VREF1)이 노이즈에 의해 높은 레벨로 상승하는 것을 방지한다.
이에 따라, 모니터링 패드(MPAD)에 발생하는 노이즈 성분이 풀다운 구동부(107)를 통해 접지전압단으로 빨리 흐르게 되어 노이즈에 둔감하게 된다. 즉, 풀다운 구동부(107)의 게이트 단자에 높은 전압이 인가되면 모니터링 패드(MPAD)로 인한 노이즈 성분을 상쇄시킬 수 있다. 또한, 노말 동작시에는 풀다운 구동부(107)에 바이어스전압(VBIAS0)을 공급하게 되므로 전류 소모는 증가되지 않는다.
도 2는 본 발명의 다른 실시예에 따른 레퍼런스 선택 회로의 회로도이다.
도 2의 실시예에 따른 레퍼런스 선택 회로는 복수의 레퍼런스 드라이버(400~403), 복수의 선택부(200_1~203_1), 선택 제어부(300_1) 및 모니터링 패드(MPAD)를 포함한다. 도 2의 실시예에서 복수의 선택부(200_1)와 선택 제어부(300_1)의 구성은 도 1의 실시예와 동일하므로 이에 대한 상세한 설명을 생략하기로 한다.
도 2의 실시예에 따른 레퍼런스 드라이버(400)는 제 2기준전압(VREF1)을 출력하고, 레퍼런스 드라이버(401)는 제 3기준전압(VREF2)을 출력한다. 그리고, 레퍼런스 드라이버(402)는 제 4기준전압(VREF3)을 출력하고, 레퍼런스 드라이버(403)는 제 5기준전압(VREF4)을 출력한다. 복수의 레퍼런스 드라이버(400~403)에서 출력되는 기준전압들(VREF1~VREF3)은 서로 다른 전압 레벨을 갖는다. 그리고, 모니터링 패드(MPAD)는 복수의 선택부(200_1~203_1)와 연결되어 복수의 레퍼런스 드라이버(400~403)에 공유된다.
여기서, 복수의 레퍼런스 드라이버(400~403)의 상세 구성은 모두 동일하므로 도 2의 실시예에서는 첫 번째 레퍼런스 드라이버(400)의 상세 구성을 일 예로 설명하기로 한다.
레퍼런스 드라이버(400)는 바이어스전압(VBIAS0)에 대응하여 제 1기준전압(VREF0)을 버퍼링하고, 제 1기준전압(VREF0)과 동일한 레벨을 갖는 제 2기준전압(VREF1)을 출력한다. 이러한 레퍼런스 드라이버(400)는 비교부(404), 구동부(405), 지연부(408) 및 전압 제어부(409)를 포함한다.
비교부(404)는 제 1기준전압(VREF0)과 제 2기준전압(VREF1)을 비교하여 구동신호(DRV0)를 출력한다. 이러한 비교부(404)는 복수의 PMOS 트랜지스터(P4, P5)와 복수의 NMOS 트랜지스터(N8~N10)를 포함한다.
PMOS 트랜지스터(P4, P5)는 공통 소스 단자를 통해 전원전압(VDD)이 인가되고 게이트 단자가 공통 연결된다. 그리고, PMOS 트랜지스터(P4, P5)는 각각의 드레인 단자가 NMOS 트랜지스터(N8, N9)와 연결된다.
NMOS 트랜지스터(N8, N9)는 드레인 단자가 PMOS 트랜지스터(P4, P5)와 각각 연결된다. 그리고, NMOS 트랜지스터(N8, N9)의 공통 소스 단자는 NMOS 트랜지스터(N10)와 연결된다. 또한, NMOS 트랜지스터(N8)는 게이트 단자를 통해 제 1기준전압(VREF0)이 인가되고 NMOS 트랜지스터(N9)는 게이트 단자를 통해 제 2기준전압(VREF1)이 인가된다.
그리고, NMOS 트랜지스터(N10)는 NMOS 트랜지스터(N8, N9)의 공통 소스 단자와 접지전압(VSS) 인가단 사이에 연결되어 게이트 단자를 통해 바이어스전압(VBIAS0)이 인가된다.
그리고, 구동부(405)는 풀업 구동부(406)와 풀다운 구동부(407)를 포함한다.
여기서, 풀업 구동부(406)는 구동신호(DRV0)에 대응하여 제 2기준전압(VREF1)을 전원전압(VDD) 레벨로 풀업 구동한다. 이러한 풀업 구동부(406)는 전원전압(VDD) 인가단과 제 2기준전압(VREF1)의 출력단 사이에 연결되어 게이트 단자를 통해 구동신호(DRV0)가 인가되는 PMOS 트랜지스터(P6)를 포함한다.
풀다운 구동부(407)는 전압 제어부(409)의 출력에 대응하여 제 2기준전압(VREF1)을 접지전압(VSS) 레벨로 풀다운 구동한다. 이러한 풀다운 구동부(407)는 복수의 NMOS 트랜지스터(N11~N14)를 포함한다. 복수의 NMOS 트랜지스터(N11~N14)는 제 2기준전압(VREF1)의 출력단과 접지전압(VSS) 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 전압 제어부(409)의 출력이 인가된다. 본 발명의 실시예에서는 복수의 NMOS 트랜지스터(N11~N14)의 개수를 4개로 설명하였지만, 본 발명의 실시예에서 트랜지스터의 개수는 한정되지 않는다.
그리고, 지연부(408)는 구동신호(DRV0)를 지연하여 지연신호(DRV1)를 전압 제어부(409)에 출력한다. 이러한 지연부(408)는 구동신호(DRV0)를 비반전 지연하여 지연신호(DRV1)를 출력하는 인버터(IV5, IV6)를 포함한다.
또한, 전압 제어부(409)는 테스트모드 신호 TM에 대응하여 풀다운 구동부(407)에 인가되는 전압을 제어한다. 예를 들어, 전압 제어부(409)는 테스트모드 신호 TM의 비활성화시 풀다운 구동부(407)에 바이어스전압(VBIAS0)을 공급한다. 반면에, 전압 제어부(409)는 테스트모드 신호 TM의 활성화시 지연신호(DRV1)의 레벨과 바이어스전압(VBIAS0)의 레벨을 비교하여 더 높은 레벨의 전압을 풀다운 구동부(407)에 공급한다.
즉, 제 2기준전압(VREF1)의 레벨이 상승하면 구동신호(DRV0)의 전압 레벨도 상승하게 된다. 그러면, 풀업 구동부(406)에 공급되는 게이트 전압 레벨이 상승하게 되어 제 2기준전압(VREF1)의 레벨을 낮추게 된다.
도 2의 실시예는 제 2기준전압(VREF1)의 레벨이 불필요하게 상승하면 모니터링 패드(MPAD)로부터 오프 리퀴지가 유입된 것으로 판단하게 된다. 이에, 제 2기준전압(VREF1)의 레벨에 대응하여 구동신호(DRV0)의 전압 레벨이 상승하게 된다. 그러면, 구동신호(DRV0)에 대응한 지연신호(DRV1)과 바이어스전압(VBIAS0)의 레벨을 비교하여 두 전압 중 더 높은 레벨의 전압을 풀다운 구동부(407)에 공급하여 노이즈가 상쇄될 수 있도록 한다.
본 발명의 실시예는 바이어스전압(VBIAS0)이 활성화되면 레퍼런스 드라이버(400)의 비교부(404)가 동작하여 제 1기준전압(VREF0)과 제 2기준전압(VREF1)을 비교한 후 지연신호(DRV1)를 출력한다. 그리고, 구동신호(DRV0)에 대응하여 풀업 구동부(406)가 제어되고 전압 제어부(409)의 출력에 대응하여 풀다운 구동부(407)가 제어되어 제 2기준전압(VREF1)의 전압 레벨이 제어된다.
즉, 구동신호(DRV0)의 전압 레벨이 낮아지는 경우 풀업 구동부(406)가 턴 온 되어 전원전압(VDD)을 공급함으로써 제 2기준전압(VREF1)의 전압 레벨이 상승하게 된다. 반면에, 제 2기준전압(VREF1)이 높아지게 되면 풀다운 구동부(407)가 턴 온 되어 접지전압(VSS)을 공급함으로써 제 2기준전압(VREF1)의 전압 레벨이 하강하게 된다. 그리고, 선택신호(SEL0)가 활성화되면 제 2기준전압(VREF1)이 모니터링 패드(MPAD)로 출력된다.
그리고, 전압 제어부(409)는 테스트모드 신호(TM)의 활성화 여부에 대응하여 바이어스전압(VBIAS0)을 풀다운 구동부(407)의 게이트 전압으로 공급하거나 지연신호(DRV1)를 풀다운 구동부(407)의 게이트 전압으로 공급한다. 이에 따라, 테스트모드 신호(TM)에 대응하여 제 2기준전압(VREF1)의 전달 노드를 통해 인가되는 오프 리퀴지를 풀다운 노드로 빠르게 접지시킬 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 레퍼런스 선택 회로(1100)를 포함하는 반도체 장치(1000)의 구성도이다.
반도체 장치(1000)는 모니터링 패드(MPAD)를 통해 메모리 장치 내부에서 생성되는 기준전압(VREF)의 레벨을 테스트한다. 반도체 장치(1000)는 테스트 장비(2000)로부터 인가되는 설정 값에 의해 반도체 장치(1000)에서 내부적으로 생성되는 내부전압인 기준전압(VREF)의 레벨을 설정한다.
그리고, 테스트 장비(2000)로부터 반도체 장치(1000)로 기준전압(VREF)의 레벨을 선택하기 위한 테스트모드 신호(TM)가 인가된다. 테스트시에 반도체 장치(1000)의 레퍼런스 선택회로(1100)는 설정 값에 따라 내부적으로 생성한 기준전압(VREF)을 모니터링 패드(MPAD)를 통해 출력한다.
모니터링 패드(MPAD)로 출력된 기준전압(VREF)은 테스트 장비(2000)로 전달된다. 테스트 장치(2000)는 반도체 장치(1000)에서 내부적으로 생성된 기준전압(VREF)의 레벨을 측정한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 서로 다른 전압 레벨을 갖는 복수의 기준전압을 각각 출력하는 복수의 레퍼런스 드라이버; 및
    선택신호에 대응하여 상기 복수의 기준전압 중 어느 하나를 선택하여 모니터링 패드로 출력하는 복수의 선택부를 포함하고,
    상기 복수의 레퍼런스 드라이버 각각은
    제1 기준전압과 제2 기준전압을 비교하여 구동신호를 출력하는 비교부;
    상기 구동신호에 대응하여 상기 제2 기준전압을 풀업 구동하거나 테스트모드 신호에 기초한 구동 전압에 대응하여 상기 제2 기준전압을 풀다운 구동하는 구동부; 및
    상기 테스트모드 신호에 대응하여 상기 구동부에 서로 다른 구동 전압을 공급하는 전압 제어부를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  2. 제 1항에 있어서, 상기 구동부는
    바이어스전압에 의해 활성화 상태가 제어되는 것을 특징으로 하는 레퍼런스 선택 회로.
  3. 제 1항에 있어서, 상기 구동부는
    상기 구동신호에 대응하여 상기 제 2기준전압을 풀업 구동하는 풀업 구동부; 및
    상기 전압 제어부의 출력에 대응하여 상기 제 2기준전압을 풀다운 구동하는 풀다운 구동부를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  4. 제 3항에 있어서, 상기 풀업 구동부는
    전원전압 인가단과 상기 제 2기준전압의 출력단 사이에 연결되어 상기 구동신호에 의해 제어되는 풀업 구동소자를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  5. 제 3항에 있어서, 상기 풀다운 구동부는
    상기 제 2기준전압의 출력단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 전압 제어부의 출력이 인가되는 복수의 풀다운 구동소자를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  6. 제 5항에 있어서, 상기 전압 제어부는
    상기 테스트모드 신호에 대응하여 상기 복수의 풀다운 구동소자의 게이트 단자에 제 1구동전압 또는 제 2구동전압을 공급하는 것을 특징으로 하는 레퍼런스 선택 회로.
  7. 제 6항에 있어서, 상기 전압 제어부는
    상기 테스트모드 신호의 비활성화시 상기 복수의 풀다운 구동소자의 게이트 단자에 상기 제 1구동전압을 공급하고, 상기 테스트모드 신호의 활성화시 상기 복수의 풀다운 구동소자의 게이트 단자에 상기 제 1구동전압 보다 높은 레벨을 갖는 상기 제 2구동전압을 공급하는 것을 특징으로 하는 레퍼런스 선택 회로.
  8. 제 6항에 있어서,
    상기 제 1구동전압은 바이어스전압 레벨인 것을 특징으로 하는 레퍼런스 선택 회로.
  9. 제 6항에 있어서,
    상기 제 2구동전압은 전원전압 레벨인 것을 특징으로 하는 레퍼런스 선택 회로.
  10. 제 1항에 있어서,
    상기 테스트모드 신호에 대응하여 상기 선택신호를 제어하는 선택 제어부를 더 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  11. 제 1항에 있어서,
    상기 복수의 기준전압 중 선택된 하나의 기준전압이 입출력되는 모니터링 패드를 더 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  12. 제 1항에 있어서, 상기 모니터링 패드는
    상기 복수의 레퍼런스 드라이버에 공유되는 것을 특징으로 하는 레퍼런스 선택 회로.
  13. 서로 다른 전압 레벨을 갖는 복수의 기준전압을 각각 출력하는 복수의 레퍼런스 드라이버; 및
    선택신호에 대응하여 상기 복수의 기준전압 중 어느 하나를 선택하여 모니터링 패드로 출력하는 복수의 선택부를 포함하고,
    상기 복수의 레퍼런스 드라이버 각각은
    제1 기준전압과 제2 기준전압을 비교하여 구동신호를 출력하는 비교부;
    상기 구동신호를 일정시간 지연하여 지연신호를 출력하는 지연부;
    상기 구동신호에 대응하여 상기 제2 기준전압을 풀업 구동하거나 테스트모드 신호에 기초한 구동 전압에 대응하여 상기 제2 기준전압을 풀다운 구동하는 구동부; 및
    상기 테스트모드 신호에 대응하여 상기 구동부에 바이어스전압을 공급하거나 상기 지연신호의 전압을 공급하는 전압 제어부를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  14. 제 13항에 있어서, 상기 구동부는
    상기 바이어스전압에 의해 활성화 상태가 제어되는 것을 특징으로 하는 레퍼런스 선택 회로.
  15. 제 13항에 있어서, 상기 구동부는
    상기 구동신호에 대응하여 상기 제 2기준전압을 풀업 구동하는 풀업 구동부; 및
    상기 전압 제어부의 출력에 대응하여 상기 제 2기준전압을 풀다운 구동하는 풀다운 구동부를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  16. 제 15항에 있어서, 상기 풀업 구동부는
    전원전압 인가단과 상기 제 2기준전압의 출력단 사이에 연결되어 상기 구동신호에 의해 제어되는 풀업 구동소자를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  17. 제 15항에 있어서, 상기 풀다운 구동부는
    상기 제 2기준전압의 출력단과 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 전압 제어부의 출력이 인가되는 복수의 풀다운 구동소자를 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
  18. 제 15항에 있어서, 상기 전압 제어부는
    상기 테스트모드 신호에 대응하여 상기 지연신호의 전압 레벨과 상기 바이어스전압의 레벨을 비교하여 더 높은 레벨의 전압을 상기 풀다운 구동부의 게이트 단자에 공급하는 것을 특징으로 하는 레퍼런스 선택 회로.
  19. 제 18항에 있어서, 상기 전압 제어부는
    상기 테스트모드 신호의 비활성화시 상기 풀다운 구동부의 게이트 단자에 상기 바이어스전압을 공급하고, 상기 테스트모드 신호의 활성화시 상기 복수의 풀다운 구동소자의 게이트 단자에 상기 바이어스전압 또는 상기 지연신호의 전압을 선택적으로 공급하는 것을 특징으로 하는 레퍼런스 선택 회로.
  20. 제 13항에 있어서,
    상기 복수의 기준전압이 입출력되며 상기 복수의 레퍼런스 드라이버에 공유되는 모니터링 패드를 더 포함하는 것을 특징으로 하는 레퍼런스 선택 회로.
KR1020160143070A 2016-10-31 2016-10-31 레퍼런스 선택 회로 KR102685617B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160143070A KR102685617B1 (ko) 2016-10-31 2016-10-31 레퍼런스 선택 회로
US15/488,790 US9966119B1 (en) 2016-10-31 2017-04-17 Reference selection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160143070A KR102685617B1 (ko) 2016-10-31 2016-10-31 레퍼런스 선택 회로

Publications (2)

Publication Number Publication Date
KR20180047209A KR20180047209A (ko) 2018-05-10
KR102685617B1 true KR102685617B1 (ko) 2024-07-17

Family

ID=62021834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160143070A KR102685617B1 (ko) 2016-10-31 2016-10-31 레퍼런스 선택 회로

Country Status (2)

Country Link
US (1) US9966119B1 (ko)
KR (1) KR102685617B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107315442B (zh) * 2017-06-30 2019-04-30 上海兆芯集成电路有限公司 控制器与参考电压产生方法
KR102413192B1 (ko) * 2017-11-03 2022-06-24 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930009148B1 (ko) * 1990-09-29 1993-09-23 삼성전자 주식회사 전원전압 조정회로
US5295112A (en) * 1991-10-30 1994-03-15 Nec Corporation Semiconductor memory
JPH07105682A (ja) * 1993-10-06 1995-04-21 Nec Corp ダイナミックメモリ装置
JP3186626B2 (ja) * 1997-01-30 2001-07-11 日本電気株式会社 半導体記憶装置
US7002854B2 (en) * 2000-07-25 2006-02-21 Nec Electronics Corp. Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same
KR100416792B1 (ko) * 2001-03-27 2004-01-31 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 발생방법
KR100550645B1 (ko) * 2003-10-29 2006-02-09 주식회사 하이닉스반도체 전압 드라이빙 회로를 구비하는 반도체 메모리 소자
US20070069808A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Internal voltage generator
KR100886628B1 (ko) * 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로
KR100859832B1 (ko) 2006-09-21 2008-09-23 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전위 모니터 장치 및 모니터방법
KR100782323B1 (ko) 2006-10-16 2007-12-06 삼성전자주식회사 출력 드라이버의 노이즈를 감소시킬 수 있는 반도체 장치및 방법

Also Published As

Publication number Publication date
US9966119B1 (en) 2018-05-08
KR20180047209A (ko) 2018-05-10
US20180122435A1 (en) 2018-05-03

Similar Documents

Publication Publication Date Title
US10878854B2 (en) Voltage generation circuit
JP4046382B2 (ja) 半導体集積回路装置
US7173480B2 (en) Device for controlling the operation of internal voltage generator
KR20030035987A (ko) 반도체 장치
US20100271115A1 (en) Internal voltage generating circuit of semiconductor device
KR102461866B1 (ko) 전압 생성 회로
KR102685617B1 (ko) 레퍼런스 선택 회로
US20080239842A1 (en) Semiconductor memory device
US20120218019A1 (en) Internal voltage generating circuit and testing method of integrated circuit using the same
US7928777B2 (en) Semiconductor device and method of supplying internal power to semiconductor device
CN111587458B (zh) 用于在半导体器件中提供偏置信号的装置和方法
KR102445814B1 (ko) 반도체 장치
JP2006146868A (ja) 半導体装置用の内部電圧発生器
US7791945B2 (en) Semiconductor memory device including apparatus for detecting threshold voltage
US9001610B2 (en) Semiconductor device generating internal voltage
KR100804148B1 (ko) 반도체 소자
KR101013443B1 (ko) 테스트 회로를 포함하는 반도체 메모리 장치
JP2008226384A (ja) 半導体記憶装置及びその試験方法
KR20110131760A (ko) 반도체 집적 회로
KR20050082564A (ko) 내부 회로 보호 장치
KR19990061029A (ko) 반도체 메모리 장치의 데이타 입력버퍼
JP2015001988A (ja) 半導体装置
KR20050046070A (ko) 파워 업 신호 발생 회로
JP2014099228A (ja) 半導体装置及びセンスアンプ回路の制御方法
KR20090036395A (ko) 반도체 메모리 장치의 기준 전압 인식회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right