JPH07105682A - ダイナミックメモリ装置 - Google Patents
ダイナミックメモリ装置Info
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- JPH07105682A JPH07105682A JP5276109A JP27610993A JPH07105682A JP H07105682 A JPH07105682 A JP H07105682A JP 5276109 A JP5276109 A JP 5276109A JP 27610993 A JP27610993 A JP 27610993A JP H07105682 A JPH07105682 A JP H07105682A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 内部降圧電源を用いたダイナミックメモリに
おいて、アクティブ期間中の電流を削減する。 【構成】 内部降圧電源を複数台（１〜３）設け、電源
１は常時オンとしておき、他の電源２，３はアクティブ
期間のみオンとする。更に、電源２，３はアクティブ期
間の初期の電流大の期間のみオンとし、後続の電流小の
期間はそのうち１つをオフとする。
おいて、アクティブ期間中の電流を削減する。 【構成】 内部降圧電源を複数台（１〜３）設け、電源
１は常時オンとしておき、他の電源２，３はアクティブ
期間のみオンとする。更に、電源２，３はアクティブ期
間の初期の電流大の期間のみオンとし、後続の電流小の
期間はそのうち１つをオフとする。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリ装置
に関し、特に外部供給電源電圧を装置内部で降圧して動
作電源電圧として各部へ供給するようにしたダイナミッ
クメモリ装置に関するものである。
に関し、特に外部供給電源電圧を装置内部で降圧して動
作電源電圧として各部へ供給するようにしたダイナミッ
クメモリ装置に関するものである。
【０００２】
【従来の技術】最近のＭＯＳトランジスタを用いたダイ
ナミックメモリ装置では、ゲート酸化膜破壊やホットキ
ャリア防止のため、また消費電力削減のために、外部供
給電源電圧を内部で降圧して装置電源電圧として用いる
技術がある。
ナミックメモリ装置では、ゲート酸化膜破壊やホットキ
ャリア防止のため、また消費電力削減のために、外部供
給電源電圧を内部で降圧して装置電源電圧として用いる
技術がある。
【０００３】この様な内部降圧電源を用いる場合、降圧
部において基準電圧レベルと降圧電圧レベルとを比較し
て内部降圧レベルを一定に維持する必要があり、そのた
めに、差動アンプ型式のコンパレータが用いられる。こ
の差動アンプ型式のコンパレータは定電流を流す必要が
あり、従って、ダイナミックメモリ装置のバッテリ駆動
の様な低消費電流が要求される場合には、この定電流は
無視し得ないものとなる。
部において基準電圧レベルと降圧電圧レベルとを比較し
て内部降圧レベルを一定に維持する必要があり、そのた
めに、差動アンプ型式のコンパレータが用いられる。こ
の差動アンプ型式のコンパレータは定電流を流す必要が
あり、従って、ダイナミックメモリ装置のバッテリ駆動
の様な低消費電流が要求される場合には、この定電流は
無視し得ないものとなる。
【０００４】ダイナミックメモリ装置の場合、待機状態
（スタンバイ時）には、内部降圧電源から装置各部へ供
給される消費電流は極めて小さく、この点に注目してス
タンバイ時の降圧回路の上記定電流を減らす技術が提案
されている。
（スタンバイ時）には、内部降圧電源から装置各部へ供
給される消費電流は極めて小さく、この点に注目してス
タンバイ時の降圧回路の上記定電流を減らす技術が提案
されている。
【０００５】図６はこの種の従来技術を説明する図であ
り、（Ａ）にその具体例回路を示す。図において、２つ
の降圧電源１，２が設けられており、先ず、降圧電源１
について説明する。
り、（Ａ）にその具体例回路を示す。図において、２つ
の降圧電源１，２が設けられており、先ず、降圧電源１
について説明する。
【０００６】降圧電源１は差動アンプ型式のコンパレー
タ１１を有しており、このコンパレータ１１は差動対の
ＮＭＯＳトランジスタＱ１１，Ｑ１２と、定電流源ＮＭ
ＯＳトランジスタＱ１３と負荷用カレントミラーＰＭＯ
ＳトランジスタＱ１４，Ｑ１５とからなり、トランジス
タＱ１１のゲートに内部降圧電圧ＶINT が、トランジス
タＱ１２のゲートに基準電圧ＶREF が夫々印加されてい
る。
タ１１を有しており、このコンパレータ１１は差動対の
ＮＭＯＳトランジスタＱ１１，Ｑ１２と、定電流源ＮＭ
ＯＳトランジスタＱ１３と負荷用カレントミラーＰＭＯ
ＳトランジスタＱ１４，Ｑ１５とからなり、トランジス
タＱ１１のゲートに内部降圧電圧ＶINT が、トランジス
タＱ１２のゲートに基準電圧ＶREF が夫々印加されてい
る。
【０００７】トランジスタＱ１２のドレイン出力には、
両差動入力のレベル差に応じた電圧出力が得られてお
り、この出力はＰＭＯＳトランジスタによるドライバ１
２を介して内部降圧電圧ＶINT として導出されると共
に、コンパレータ１１のトランジスタＱ１１のゲートへ
フィードバックされている。
両差動入力のレベル差に応じた電圧出力が得られてお
り、この出力はＰＭＯＳトランジスタによるドライバ１
２を介して内部降圧電圧ＶINT として導出されると共
に、コンパレータ１１のトランジスタＱ１１のゲートへ
フィードバックされている。
【０００８】定電流源用トランジスタＱ１３のゲートに
も基準電圧ＶREF が印加され、一定電流Ｉ１が常時生成
される様になっている。
も基準電圧ＶREF が印加され、一定電流Ｉ１が常時生成
される様になっている。
【０００９】次に、降圧電源２について述べると、同様
に差動アンプ型式のコンパレータ２１を有しており、こ
のコンパレータ２１は差動対トランジスタＱ２１，Ｑ２
２と、定電流源トランジスタＱ２３と、負荷用カレント
ミラートランジスタＱ２４，Ｑ２５とからなり、トラン
ジスタＱ２１のゲートに内部降圧電圧ＶINT が、トラン
ジスタＱ２２のゲートに基準電圧ＶREF が夫々に印加さ
れている。
に差動アンプ型式のコンパレータ２１を有しており、こ
のコンパレータ２１は差動対トランジスタＱ２１，Ｑ２
２と、定電流源トランジスタＱ２３と、負荷用カレント
ミラートランジスタＱ２４，Ｑ２５とからなり、トラン
ジスタＱ２１のゲートに内部降圧電圧ＶINT が、トラン
ジスタＱ２２のゲートに基準電圧ＶREF が夫々に印加さ
れている。
【００１０】トランジスタＱ２２のドレイン出力には、
両差動入力のレベル差に応じた電圧出力が得られてお
り、この出力はドライバ２２を介して降圧電圧ＶINT と
して導出されると共に、コンパレータ１２のトランジス
タＱ２１のゲートへフィードバックされている。
両差動入力のレベル差に応じた電圧出力が得られてお
り、この出力はドライバ２２を介して降圧電圧ＶINT と
して導出されると共に、コンパレータ１２のトランジス
タＱ２１のゲートへフィードバックされている。
【００１１】定電流源用トランジスタＱ２３のゲートに
も基準電圧ＶREF が印加されて一定電流Ｉ２が生成され
るようになっているが、このトランジスタＱ２３と直列
にトランジスタＱ２６が設けられており、このトランジ
スタＱ２６のゲートを制御信号φ0 にてオンオフ制御す
ることにより、定電流Ｉ２をオンオフすることができ、
結果としてこの降圧電源２の活性制御が自在となってい
る。
も基準電圧ＶREF が印加されて一定電流Ｉ２が生成され
るようになっているが、このトランジスタＱ２３と直列
にトランジスタＱ２６が設けられており、このトランジ
スタＱ２６のゲートを制御信号φ0 にてオンオフ制御す
ることにより、定電流Ｉ２をオンオフすることができ、
結果としてこの降圧電源２の活性制御が自在となってい
る。
【００１２】尚、トランジスタＱ２２のドレイン出力点
Ａと高電源ＶCCとの間にはプルアップ用のＰＭＯＳトラ
ンジスタＱ２７が設けられており、制御信号φ0 により
オンオフ制御される。
Ａと高電源ＶCCとの間にはプルアップ用のＰＭＯＳトラ
ンジスタＱ２７が設けられており、制御信号φ0 により
オンオフ制御される。
【００１３】図６（Ａ）において、降圧電源１はスタン
バイ時にもアクティブ動作時にも常時駆動されるように
なっており、ダイナミックメモリ回路では降圧電源から
の装置各部への供給電流は非常に小さいために、降圧レ
ベルＶINT のレベル変動は小さいが、ドライバ１２はこ
の小さな変動を補正するためのものであり、比較的小さ
なトランジスタサイズで充分である。
バイ時にもアクティブ動作時にも常時駆動されるように
なっており、ダイナミックメモリ回路では降圧電源から
の装置各部への供給電流は非常に小さいために、降圧レ
ベルＶINT のレベル変動は小さいが、ドライバ１２はこ
の小さな変動を補正するためのものであり、比較的小さ
なトランジスタサイズで充分である。
【００１４】コンパレータ１１はＶINT をリファレンス
レベルＶREF と比較し、ＶINT ＝ＶREF になるようにド
ライバ１２を駆動する回路であり、定電流Ｉ１がその応
答速度を決める。前述のようにスタンバイ時のＶINT の
レベル変動は小さいので、コンパレータ１１の応答速度
は例えば５０ｎｓ程度とかなり遅くても、ＶINT は安定
する。従って、Ｉ１はＶINT が不安定にならない範囲で
小さくすることができ、典型的には１００μＡ程度に抑
えられる。
レベルＶREF と比較し、ＶINT ＝ＶREF になるようにド
ライバ１２を駆動する回路であり、定電流Ｉ１がその応
答速度を決める。前述のようにスタンバイ時のＶINT の
レベル変動は小さいので、コンパレータ１１の応答速度
は例えば５０ｎｓ程度とかなり遅くても、ＶINT は安定
する。従って、Ｉ１はＶINT が不安定にならない範囲で
小さくすることができ、典型的には１００μＡ程度に抑
えられる。
【００１５】一方、降圧電源２はチップイネーブル信号
ＣＥの反転信号に同期した信号φ0によりアクティブ期
間中のみ駆動される。すなわち、図６（Ｂ）のようにス
タンバイ時にはφ0 ＝“０”によりトランジスタＱ２６
をオフさせてコンパレータ２１の定電流Ｉ２を止め、か
つトランジスタＱ２７をオンさせることで節点ＡをＶCC
レベルにしドライバ２２をオフさせる。ドライバ２２は
アクティブ時、メモリセルアレイへの充電のために大き
な駆動能力が要求されるので、ドライバ１２よりも１オ
ーダー程度大きなトランジスタサイズとされている。
ＣＥの反転信号に同期した信号φ0によりアクティブ期
間中のみ駆動される。すなわち、図６（Ｂ）のようにス
タンバイ時にはφ0 ＝“０”によりトランジスタＱ２６
をオフさせてコンパレータ２１の定電流Ｉ２を止め、か
つトランジスタＱ２７をオンさせることで節点ＡをＶCC
レベルにしドライバ２２をオフさせる。ドライバ２２は
アクティブ時、メモリセルアレイへの充電のために大き
な駆動能力が要求されるので、ドライバ１２よりも１オ
ーダー程度大きなトランジスタサイズとされている。
【００１６】またメモリセルアレイへの充電（センス動
作、リストア動作）は高速に行う必要があるので、コン
パレータ１２の応答速度は高速にする必要がある。従っ
て、定電流Ｉ２は比較的多く流す必要があり、典型的に
は１〜２ｍＡ程度になる。
作、リストア動作）は高速に行う必要があるので、コン
パレータ１２の応答速度は高速にする必要がある。従っ
て、定電流Ｉ２は比較的多く流す必要があり、典型的に
は１〜２ｍＡ程度になる。
【００１７】このように降圧電源回路を２つに分けるこ
とで、図６（Ｂ）のようにアクティブ時はＩ１＋Ｉ２、
スタンバイ時はＩ１の消費電流となり、スタンバイ時に
無駄な電流を流さずに済ますことができ、バッテリー駆
動が可能になる。
とで、図６（Ｂ）のようにアクティブ時はＩ１＋Ｉ２、
スタンバイ時はＩ１の消費電流となり、スタンバイ時に
無駄な電流を流さずに済ますことができ、バッテリー駆
動が可能になる。
【００１８】
【発明が解決しようとする課題】しかし従来技術ではア
クティブ時の降圧電源の消費電流は削減されないため
に、アクティブ期間が長いサイクルでダイナミックメモ
リ回路を使用した場合は、依然として内部降圧電源を用
いたことによる消費電流の増加の問題が残る。
クティブ時の降圧電源の消費電流は削減されないため
に、アクティブ期間が長いサイクルでダイナミックメモ
リ回路を使用した場合は、依然として内部降圧電源を用
いたことによる消費電流の増加の問題が残る。
【００１９】すなわち、従来技術の内部降圧電源を用い
たダイナミックメモリ回路では、スタンバイ時の消費電
流を削減することはできるが、アクティブ時は、降圧電
源のコンパレータに流れる定電流を削減していないの
で、アクティブ電流は降圧電源を用いない回路に比べ典
型的には１〜２ｍＡ程度多い。特にアクティブ期間が長
いサイクルで動作させた場合には、この電流により、バ
ッテリ駆動ができなくなる可能性がある。
たダイナミックメモリ回路では、スタンバイ時の消費電
流を削減することはできるが、アクティブ時は、降圧電
源のコンパレータに流れる定電流を削減していないの
で、アクティブ電流は降圧電源を用いない回路に比べ典
型的には１〜２ｍＡ程度多い。特にアクティブ期間が長
いサイクルで動作させた場合には、この電流により、バ
ッテリ駆動ができなくなる可能性がある。
【００２０】本発明の目的は、アクティブ期間において
も極力消費電流を少くするようにしたダイナミックメモ
リ装置を提供することである。
も極力消費電流を少くするようにしたダイナミックメモ
リ装置を提供することである。
【００２１】
【課題を解決するための手段】本発明によれば、外部供
給電源電圧を装置内部で降圧して動作電源電圧として各
部へ供給するようにしたダイナミックメモリ装置であっ
て、装置のアクティブ期間及びそれ以外の待機期間中に
常時活性化されて前記降圧電源電圧を生成する第１の降
圧電源手段と、前記アクティブ期間中にのみ活性化され
て前記降圧電源電圧を生成する少なくとも第２及び第３
の降圧電源手段とを含むことを特徴とするダイナミック
メモリ装置が得られる。
給電源電圧を装置内部で降圧して動作電源電圧として各
部へ供給するようにしたダイナミックメモリ装置であっ
て、装置のアクティブ期間及びそれ以外の待機期間中に
常時活性化されて前記降圧電源電圧を生成する第１の降
圧電源手段と、前記アクティブ期間中にのみ活性化され
て前記降圧電源電圧を生成する少なくとも第２及び第３
の降圧電源手段とを含むことを特徴とするダイナミック
メモリ装置が得られる。
【００２２】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００２３】図１は本発明の一実施例の回路図であり、
図６（Ａ）と同等部分は同一符号にて示す。本実施例で
は、図６（Ａ）の構成の他に更に、第３の降圧電源３を
付加しており、第１及び第２の降圧電源１及び２につい
ての構成及び動作は図６（Ａ）のそれと同一であってそ
の説明は省略する。
図６（Ａ）と同等部分は同一符号にて示す。本実施例で
は、図６（Ａ）の構成の他に更に、第３の降圧電源３を
付加しており、第１及び第２の降圧電源１及び２につい
ての構成及び動作は図６（Ａ）のそれと同一であってそ
の説明は省略する。
【００２４】第３の降圧電源３は、第１及び第２の降圧
電源１，２と同様に、差動アンプ型式のコンパレータ３
１と、コンパレータ出力により動作するドライバ３２と
を有しており、更に、このコンパレータ出力をＶCCにプ
ルアップするためのＰＭＯＳトランジスタＱ３７を有し
ている。
電源１，２と同様に、差動アンプ型式のコンパレータ３
１と、コンパレータ出力により動作するドライバ３２と
を有しており、更に、このコンパレータ出力をＶCCにプ
ルアップするためのＰＭＯＳトランジスタＱ３７を有し
ている。
【００２５】コンパレータ３１は差動対トランジスタＱ
３１，Ｑ３２と、定電流源トランジスタＱ３３と、負荷
用カレントミラートランジスタＱ３４，Ｑ３５とを有
し、更に、このコンパレータ３１の定電流Ｉ３のオンオ
フ制御をなすトランジスタＱ３６を有している。トラン
ジスタＱ３６とＱ３７のゲートには制御信号φ1 が印加
されている。
３１，Ｑ３２と、定電流源トランジスタＱ３３と、負荷
用カレントミラートランジスタＱ３４，Ｑ３５とを有
し、更に、このコンパレータ３１の定電流Ｉ３のオンオ
フ制御をなすトランジスタＱ３６を有している。トラン
ジスタＱ３６とＱ３７のゲートには制御信号φ1 が印加
されている。
【００２６】降圧電源１はスタンバイ時及びアクティブ
動作時（チップイネーブル期間）の両期間共に常時駆動
される。スタンバイ時、ダイナミックメモリ回路では降
圧電源からの供給電流は非常に小さいために降圧レベル
ＶINT のレベル変動は小さいが、ドライバ１２はこの小
さな変動を補正するためのものであり、比較的小さなト
ランジスタサイズで充分である。
動作時（チップイネーブル期間）の両期間共に常時駆動
される。スタンバイ時、ダイナミックメモリ回路では降
圧電源からの供給電流は非常に小さいために降圧レベル
ＶINT のレベル変動は小さいが、ドライバ１２はこの小
さな変動を補正するためのものであり、比較的小さなト
ランジスタサイズで充分である。
【００２７】コンパレータ１１はＶINT をリファリンス
レベルＶREF と比較して両者が等しくなるようにドライ
バ１２を駆動する回路であり、定電流Ｉ1 がその応答速
度を決める。前述のようにスタンバイ時のＶINT のレベ
ル変動は小さいので、コンパレータ１１の応答速度は例
えば５０ｎｓ程度とかなり遅くてもＶINT は安定する。
従って、Ｉ1 はＶINT が不安定にならない範囲で小とす
ることができ、典型的には１００μＡ程度におさえられ
る。
レベルＶREF と比較して両者が等しくなるようにドライ
バ１２を駆動する回路であり、定電流Ｉ1 がその応答速
度を決める。前述のようにスタンバイ時のＶINT のレベ
ル変動は小さいので、コンパレータ１１の応答速度は例
えば５０ｎｓ程度とかなり遅くてもＶINT は安定する。
従って、Ｉ1 はＶINT が不安定にならない範囲で小とす
ることができ、典型的には１００μＡ程度におさえられ
る。
【００２８】降圧電源はチップイネーブル信号反転信号
に同期した信号φ0 によりアクティブ期間中のみ駆動さ
れる。すなわち、図２のようにスタンバイ時（φ0 がロ
ーレベル）にはφ0 ＝“０”によりトランジスタＱ２６
をオフとしてコンパレータ２１の定電流Ｉ２を止め、か
つトランジスタＱ２７をオンさせることで、節点ＡをＶ
CCレベルにしドライバ２２をオフさせる。
に同期した信号φ0 によりアクティブ期間中のみ駆動さ
れる。すなわち、図２のようにスタンバイ時（φ0 がロ
ーレベル）にはφ0 ＝“０”によりトランジスタＱ２６
をオフとしてコンパレータ２１の定電流Ｉ２を止め、か
つトランジスタＱ２７をオンさせることで、節点ＡをＶ
CCレベルにしドライバ２２をオフさせる。
【００２９】降圧電源３は降圧電源２と同回路構成とさ
れ、その活性化信号φ1 としてスタート時点がφ0 と同
じで、そこから１００ｎｓ程度の遅延を持たせて立下る
信号を用いる。
れ、その活性化信号φ1 としてスタート時点がφ0 と同
じで、そこから１００ｎｓ程度の遅延を持たせて立下る
信号を用いる。
【００３０】ダイナミックメモリ回路における内部降圧
電源の供給消費電流は図２のようにチップイネーブル反
転信号の立下り直後１００ｎｓ程度までの間のセンス、
リストア期間にピークがあり、その後はほとんど消費し
ない。従って、このチップイネーブル反転信号の立下り
から１００ｎｓ後までの間で降圧電源に大きな駆動能力
さえもたせればよく、その後はアクティブ期間ではあっ
ても駆動能力は小さくて良い。
電源の供給消費電流は図２のようにチップイネーブル反
転信号の立下り直後１００ｎｓ程度までの間のセンス、
リストア期間にピークがあり、その後はほとんど消費し
ない。従って、このチップイネーブル反転信号の立下り
から１００ｎｓ後までの間で降圧電源に大きな駆動能力
さえもたせればよく、その後はアクティブ期間ではあっ
ても駆動能力は小さくて良い。
【００３１】そこで、降圧電源３はこのようにφ1 によ
り降圧電源に大きな駆動能力が必要な期間のみ活性化さ
れる。ドライバ２２とドライバ３２との駆動能力の比は
どのように決めてもよく、例えばコンパレータの定電流
をできるだけ減少させたい場合は、ドライバ２２のサイ
ズを小とすればよいが、ドライバ２２とドライバ３２の
駆動能力の和（ＣＭＯＳではサイズの和）はセンス、リ
ストア時に充分な駆動能力があるように決定される。
り降圧電源に大きな駆動能力が必要な期間のみ活性化さ
れる。ドライバ２２とドライバ３２との駆動能力の比は
どのように決めてもよく、例えばコンパレータの定電流
をできるだけ減少させたい場合は、ドライバ２２のサイ
ズを小とすればよいが、ドライバ２２とドライバ３２の
駆動能力の和（ＣＭＯＳではサイズの和）はセンス、リ
ストア時に充分な駆動能力があるように決定される。
【００３２】定電流Ｉ２とＩ３はセンス、リストア時メ
モリセルアレイへの充電を高速に行うに充分な応答速度
が得られるだけ流す必要がある。
モリセルアレイへの充電を高速に行うに充分な応答速度
が得られるだけ流す必要がある。
【００３３】本実施例でのコンパレータの定電流は、降
圧電源２，３の各トランジスタサイズを同じにした場合
には、図２のようになり、従来回路に比べφ1 立下り以
後のアクティブ期間中の消費電流が半分になる。このよ
うに本実施例では、従来回路に対し、アクティブ期間が
長いほど消費電流が少なく、降圧レベルの安定性は損な
われない。
圧電源２，３の各トランジスタサイズを同じにした場合
には、図２のようになり、従来回路に比べφ1 立下り以
後のアクティブ期間中の消費電流が半分になる。このよ
うに本実施例では、従来回路に対し、アクティブ期間が
長いほど消費電流が少なく、降圧レベルの安定性は損な
われない。
【００３４】本実施例では、図３の様に、降圧電源をチ
ップ上で分散させても良い。この場合には、降圧電源２
（２−１〜２−４）より３（３−１〜３−４）の台数を
多くしてさらにコンパレータの定電流を小さくすること
も可能となる。尚、図３において、４は制御信号φ0 ，
φ1 を生成するための回路部分を示す。
ップ上で分散させても良い。この場合には、降圧電源２
（２−１〜２−４）より３（３−１〜３−４）の台数を
多くしてさらにコンパレータの定電流を小さくすること
も可能となる。尚、図３において、４は制御信号φ0 ，
φ1 を生成するための回路部分を示す。
【００３５】図４に本発明の第二の実施例を示す。降圧
電源１については第一の実施例と同一である。また降圧
電源活性化制御信号φ0 ，φ1 のタイミングについても
第一の実施例と同じである。
電源１については第一の実施例と同一である。また降圧
電源活性化制御信号φ0 ，φ1 のタイミングについても
第一の実施例と同じである。
【００３６】センス、リストア時には、メモリセルアレ
イへの充電で図５のようにＶINT レベルがＶREF レベル
より低下し、これをコンパレータが検知して同図の様に
節点Ａのレベルを下げることによりドライバの｜ＶGS｜
を大きくし電流能力を上げる。節点Ａが最下点になった
時点でドライバーの電流能力は最大となるが、センス、
リストアを高速に行うためにコンパレータの応答に高速
性が要求されるのはこの時点までである。
イへの充電で図５のようにＶINT レベルがＶREF レベル
より低下し、これをコンパレータが検知して同図の様に
節点Ａのレベルを下げることによりドライバの｜ＶGS｜
を大きくし電流能力を上げる。節点Ａが最下点になった
時点でドライバーの電流能力は最大となるが、センス、
リストアを高速に行うためにコンパレータの応答に高速
性が要求されるのはこの時点までである。
【００３７】その後はＶINT のレベルが回復するにつれ
節点Ａのレベルは徐々に上がっていき、ＶINT ＝ＶREF
となったところで、Ａのレベル＝ＶCC−ＶTPとなりドラ
イバはオフする。尚、ＶTPはＭＯＳトランジスタＱ２７
の閾値である。通常、節点Ａのレベルは、図５のによう
にまずセンス時のＶINT レベルの低下を受けて最下点ま
で下がり、その後リストア開始までの間でＶINT レベル
が回復し始めるためにある程度上がり、リストア開始後
またＶINT レベル低下を受けて最下点まで下がる。
節点Ａのレベルは徐々に上がっていき、ＶINT ＝ＶREF
となったところで、Ａのレベル＝ＶCC−ＶTPとなりドラ
イバはオフする。尚、ＶTPはＭＯＳトランジスタＱ２７
の閾値である。通常、節点Ａのレベルは、図５のによう
にまずセンス時のＶINT レベルの低下を受けて最下点ま
で下がり、その後リストア開始までの間でＶINT レベル
が回復し始めるためにある程度上がり、リストア開始後
またＶINT レベル低下を受けて最下点まで下がる。
【００３８】φ2 はチップイネーブル反転信号の立下り
から、このリストア開始後にＡ点が最下点に下がる時刻
までの間“Ｈ”となり、この間コンパレータの応答高速
性を保つ。その後はコンパレータには応速力が鈍すぎて
ＶINT レベルがＶREF より大幅にオーバーフロウしない
だけの応答速度があればよいので、コンパレータの定電
流はある程度小さくできる。リストア完了後は第一の実
施例同様にコンパレータの定電流をさらに小としても問
題はない。
から、このリストア開始後にＡ点が最下点に下がる時刻
までの間“Ｈ”となり、この間コンパレータの応答高速
性を保つ。その後はコンパレータには応速力が鈍すぎて
ＶINT レベルがＶREF より大幅にオーバーフロウしない
だけの応答速度があればよいので、コンパレータの定電
流はある程度小さくできる。リストア完了後は第一の実
施例同様にコンパレータの定電流をさらに小としても問
題はない。
【００３９】従って、降圧電源２，３の各コンパレータ
２１，３１の電流源を、トランジスタＱ２８，Ｑ２９、
トランジスタＱ３８，Ｑ３９を夫々設けてφ0 ，φ1 ，
φ2の各制御信号によって制御することにより、コンパ
レータ定電流は図５の最下図のようになり、アクティブ
時の降圧電源の定電流は第一の実施例よりさらに小さく
することができる。本実施例においても、第一の実施例
の図３の例と同様に降圧回路１，２，３を夫々複数台に
分け、チップＣＩＰ上に分散させてもよい。
２１，３１の電流源を、トランジスタＱ２８，Ｑ２９、
トランジスタＱ３８，Ｑ３９を夫々設けてφ0 ，φ1 ，
φ2の各制御信号によって制御することにより、コンパ
レータ定電流は図５の最下図のようになり、アクティブ
時の降圧電源の定電流は第一の実施例よりさらに小さく
することができる。本実施例においても、第一の実施例
の図３の例と同様に降圧回路１，２，３を夫々複数台に
分け、チップＣＩＰ上に分散させてもよい。
【００４０】本第一、第二の実施例においてコンパレー
タはすべて１段のカレントミラーアンプで示したが、こ
れはコンパレータであればどのような回路構成でもよ
い。
タはすべて１段のカレントミラーアンプで示したが、こ
れはコンパレータであればどのような回路構成でもよ
い。
【００４１】
【発明の効果】本発明により内部降圧電源を用いたダイ
ナミックメモリ装置のアクティブ電流を削減することが
でき、特にアクティブ期間が長いサイクルで動作させた
場合には、内部降圧電源を用いない場合とほぼ同程度の
消費電流で済むため、バッテリー駆動に対しても全く問
題のない消費電流の少ない回路が可能になる。
ナミックメモリ装置のアクティブ電流を削減することが
でき、特にアクティブ期間が長いサイクルで動作させた
場合には、内部降圧電源を用いない場合とほぼ同程度の
消費電流で済むため、バッテリー駆動に対しても全く問
題のない消費電流の少ない回路が可能になる。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を示すタイムチャートであ
る。
る。
【図３】図１の回路のチップ上でのレイアウト図であ
る。
る。
【図４】本発明の第２の実施例の回路図である。
【図５】図４の回路の動作を示すタイムチャートであ
る。
る。
【図６】（Ａ）は従来のダイナミックメモリ装置の回路
図、（Ｂ）はその動作を示すタイムチャートである。
図、（Ｂ）はその動作を示すタイムチャートである。
１〜３ 降圧電源 １１，２１，３１ コンパレータ １２，２２，３２ ドライバ Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２ 差
動対トランジスタ Ｑ１３，Ｑ２３，Ｑ３３，Ｑ２９，Ｑ３９ 定電流用ト
ランジスタ Ｑ２６，Ｑ３６，Ｑ２８，Ｑ３８ 制御用トランジスタ
動対トランジスタ Ｑ１３，Ｑ２３，Ｑ３３，Ｑ２９，Ｑ３９ 定電流用ト
ランジスタ Ｑ２６，Ｑ３６，Ｑ２８，Ｑ３８ 制御用トランジスタ
Claims (5)
- 【請求項１】 外部供給電源電圧を装置内部で降圧して
動作電源電圧として各部へ供給するようにしたダイナミ
ックメモリ装置であって、装置のアクティブ期間及びそ
れ以外の待機期間中に常時活性化されて前記降圧電源電
圧を生成する第１の降圧電源手段と、前記アクティブ期
間中にのみ活性化されて前記降圧電源電圧を生成する少
なくとも第２及び第３の降圧電源手段とを含むことを特
徴とするダイナミックメモリ装置。 - 【請求項２】 前記降圧電源手段の各々は、前記降圧電
源電圧と所定基準電圧とをレベル比較する差動アンプ型
の比較手段と、この比較出力に応じて前記降圧電源電圧
を制御する手段とを有し、前記第２及び第３の降圧電源
手段は前記差動アンプの定電流源のオンオフにより活性
制御されるように構成されていることを特徴とする請求
項１記載のダイナミックメモリ装置。 - 【請求項３】 前記第３の降圧電源手段は、前記アクテ
ィブ期間のうち初期の所定期間のみ活性化されるよう構
成されていることを特徴とする請求項１または２記載の
ダイナミックメモリ装置。 - 【請求項４】 前記所定期間はメモリセル読出データを
検知増幅するためのセンス期間及び前記メモリセルのリ
ストア期間であることを特徴とする請求項３記載のダイ
ナミックメモリ装置。 - 【請求項５】 前記第３の降圧電源手段は、前記差動ア
ンプの定電流源の電流値を制御自在に構成されているこ
とを特徴とする請求項４記載のダイナミックメモリ装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276109A JPH07105682A (ja) | 1993-10-06 | 1993-10-06 | ダイナミックメモリ装置 |
| US08/321,813 US5463588A (en) | 1993-10-06 | 1994-10-03 | Dynamic memory device having a plurality of internal power sources |
| EP94115600A EP0647946B1 (en) | 1993-10-06 | 1994-10-04 | Dynamic memory device having a plurality of internal power sources |
| DE69422254T DE69422254T2 (de) | 1993-10-06 | 1994-10-04 | Dynamische Speicheranordnung mit mehreren internen Speisespannungen |
| KR1019940025506A KR0140351B1 (ko) | 1993-10-06 | 1994-10-06 | 다수의 내부 전원을 갖는 동적 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276109A JPH07105682A (ja) | 1993-10-06 | 1993-10-06 | ダイナミックメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105682A true JPH07105682A (ja) | 1995-04-21 |
Family
ID=17564925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276109A Pending JPH07105682A (ja) | 1993-10-06 | 1993-10-06 | ダイナミックメモリ装置 |
Country Status (5)
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|---|---|
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| EP (1) | EP0647946B1 (ja) |
| JP (1) | JPH07105682A (ja) |
| KR (1) | KR0140351B1 (ja) |
| DE (1) | DE69422254T2 (ja) |
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- 1994-10-06 KR KR1019940025506A patent/KR0140351B1/ko not_active IP Right Cessation
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