JP4901867B2 - 高速メモリ用降圧コンバータ - Google Patents

Description

本発明は、一般に、電圧供給変動を最小化するため、かつ電力消費を改善するために、メモリデバイスへ供給電圧及び電流を供給する降圧コンバータに関する。より詳細には、本発明は、高速メモリデバイスに用いられる降圧コンバータに関する。

降圧コンバータ（Voltage Down Converter：ＶＤＣ）は、半導体デバイスへ供給される外部電力供給電圧（例えばＶ_ｄｄｑ）のレベルを、所望の内部電力供給電圧（例えばＶ_ｄｄ）まで下げるために使用される。例えば、半導体集積回路の降圧コンバータは、電力消費を減らすため、かつ各構成素子の充分な信頼性を保証するために、集積回路内の各構成素子が内部電力供給電圧で動作するように、外部電力供給電圧を内部電力供給電圧のレベルまで下げる。ＤＲＡＭ（dynamic random access memory）などの高速メモリデバイス分野におけるＶＤＣの他の用途は、メモリセルに格納されたロジック「１」の電圧レベルより大きい実質的に一定の高圧供給電圧の生成である。

高速な降圧コンバータは、メモリデバイスへ電力供給電圧（例えばＶ_ｐｐ）を供給するための実質的に一定の高電圧供給として使用可能である。これは、ＳＯＣ（system-on-a-chip）用途で利用可能なダイ領域の狭い高速組み込みメモリデバイス内で特に重要である。ダイ領域が狭い場合、すなわち、組み込みメモリ製造において、実質的に一定の供給電圧を維持するために必要な電荷を格納するためには、高電圧供給出力の容量性負荷は不十分である。さらに、現在のメモリデバイスの動作周波数は、最先端の組み込みメモリ用途のほとんどで、今や８００ＭＨｚを越える。降圧コンバータの高速応答は、メモリへ実質的に一定の高圧供給電圧Ｖ_ｐｐを供給するための重要な要素である。メモリの異なる動作モードの間、実質的に一定の高圧供給電圧Ｖ_ｐｐの安定性は、容量性負荷及び電圧供給出力の蓄積静電容量によるところが大きい。容量性負荷は、Ｖ_ｐｐ出力ノードに相互に接続された固有静電容量（例えばトランジスタゲートなど）を有する全ての素子の総和によって生成される。

典型的に、蓄積静電容量は、Ｖ_ｐｐ出力に接続された個別の専用大型静電容量であり、Ｖ_ｐｐ出力の固有の上記容量性負荷に加えて、出力にさらなる容量性負荷及び安定性を提供する。しかしながら、サイズの小さい組み込みメモリデバイスは、必要とされる内部レベル供給にいくらかの安定性の問題を引き起こす。メモリ内部で生じる能動的動作、すなわち、読み出し、書き込み、及び／又はリフレッシュ動作は、このような動作が供給する電流負荷が与えた電圧レベルＶ_ｐｐにリップル効果を引き起こす一因となる。電圧リップルレベルは、以下のような総静電容量に影響を受ける。

Ｖ_{ｒｉｐｐｌｅ}〜Ｉ_ＬＯＡＤ＊Ｔ／（Ｃ_ＬＯＡＤ＋Ｃ_{ＲＥＳＶＯＩＲ}）

ここで、Ｉ_ＬＯＡＤは、漏れ又は動作電流であり、Ｃ_ＬＯＡＤは、Ｖ_ｐｐ電圧の総負荷である。負荷及び蓄積静電容量は組み込みメモリ用途では小さいので、リップル電圧レベルは、異なる電流負荷シナリオに基づいて生じる可能性のある負荷電流の変動に極めて左右されやすくなる。この問題のために、組み込みメモリは、著しい電圧供給変動にさらされる。

この変動問題に対する一般的な解決手法は、降圧コンバータＶＤＣによって供給された電圧レベルをできるだけ安定して維持するために、できるだけ大きい蓄積静電容量を挿入していた。このような従来の解決手法の１つ１００が、図１Ａに示されている。しかしながら、組み込みメモリの主な問題は、上記大型蓄積コンデンサを配置するために十分なスペースを許さないそれらのサイズの小ささである。図１Ａの上記の場合において、Ｃ_ＬＯＡＤ又はＣ_Ｍのどちらか一方は、降圧変換のために必要な安定性を提供するために、非常に大きい静電容量となるように調整されているであろう。Ｃ_ＬＯＡＤは、メモリアレイ全体を表し、かつこのようなアレイは、ますます小さくなっているので、その結果、Ｃ_Ｍを著しく増大する必要があるだろう。しかしながら、Ｃ_Ｍ増大は、組み込み用途の場合においては、主要な設計制約のうちの１つであるペナルティ領域の増大をもたらす。

図１Ｂの従来の降圧コンバータに示された変形手法は、メモリの要求する変動電流を供給するために、降圧コンバータの出力に追加的なトランジスタを追加することである。しかしながら、この解決手法は、単独の読み出し及び書き込み、又はリフレッシュ動作と同時の読み出し若しくは書き込みなどの多様な動作を有する組み込みメモリに対して適切ではない。動作の各タイプは、プロセス、電圧、又は温度の変動に応じて、異なる電流量を降下させる。さらに、この手法で用いられる比較器の固有の遅延は、降圧コンバータ出力で定常電圧レベルを維持するために充分ではない。これは、高周波数で動作するメモリ状態で著しい。

いくつかの他の従来型ＶＤＣが、Ｌｅｅに特許された米国特許第６８０６６９２号に示されている。上記メモリデバイスにおいて、ＶＤＣは、（例えば固定電流などの）必要な「ＤＣ」型電流及び定常ＤＣ電圧レベルを持続すると同時に、（例えば交流又は変動電流などの）大きい「ＡＣ」型電流量を供給するために、さまざまな用途に用いられる。
従来のＶＤＣ設計は、最新の用途に用いられる場合にいくらかの欠点を有し、しばしば、大きい、変動する出力電流を要する。大電流を供給するため、典型的に、ＶＤＣは、比較的大型のソースフォロワトランジスタを必要とする。このような大型トランジスタを駆動するためには、対応する比較器は、比較的高い性能でなければならない。比較的大型のトランジスタ及び比較器のサイズは、ＶＤＣに対する実質的かつ望ましくない電流消費をもたらす。また、フィードバック又は結合コンデンサは、ＶＤＣを安定化されるために、比較的大きいサイズでなくてはならない。このタイプの従来型ＶＤＣの性能電力比は、電流供給要求の増加とともに低下する。電流需要の増加及び高い動作周波数の下で、従来型ＶＤＣは、デジタル回路へ十分なＡＣ電流を供給するために、ついには緩慢となる。このようなシナリオが生じる場合、ＶＤＣは、出力電圧Ｖ_ｐｐを定常レベルで維持できず、電圧レベルの降下が生じる。ＤＲＡＭチップにおいて、電圧レベルの大きな降下は、メモリセルが誤りを起こす原因となる。故に、それぞれに高い電流需要を要するさまざまな動作のために、メモリデバイスが高い周波数で動作するとしても、Ｖ_ｐｐの安定を維持する必要がある。

図１Ｂの従来のＶＤＣ１１０は、比較器１７０，１７１と、比較的大型のＰＭＯＳ（positive channel metal oxide semiconductor）トランジスタ１５１及び比較的小型のＰＭＯＳトランジスタ１５２と、フィードバック補償又は結合コンデンサＰｃｃと、を具備する。比較器１７０，１７１は、基準電圧（Ｖｒｅｆ）入力及びフィードバックループ入力（Ｖｆｂ）の２入力を受ける。比較器１７０の出力は、トランジスタ１５１のゲートに接続され、一方、比較器１７１の出力は、トランジスタ１５２のゲート及びトランジスタ１５３のゲートに接続される。トランジスタ１７０は、高い利得を有するが、自身のゲートで受け取った信号への応答が遅い。一方、トランジスタ１７１は、利得は低いが、優れた周波数応答を有する。

図１Ｂに示された従来のＶＤＣ１１０は、高い周波数のメモリでは上手く動作しない。これは、ＶＤＣ１１０で示されたアナログ回路が、本質的に遅く、かつ負荷動作がめまぐるしく変化している場合に、常に増加するメモリ速度範囲内で上手く機能できないということに起因する。特に、比較器は、出力を変更するため、かつ出力ノードＤ１へ供給する電流を増加又は減少させるために、基準電圧とフィードバック電圧との間の最小の差を必要とする。

従って、比較的大きな出力電流及び電圧を供給可能であり、動作中の電圧変動を最小化し、かつ安定性及び頑健性を向上させた、高速メモリデバイスとともに使用するための新しい改良された降圧コンバータが必要とされている。
米国特許第６８０６６９２号明細書 米国特許第５２１４６０２号明細書

発明の目的は、個別のデジタル制御出力を具備し、かつ降下電圧を正確に制御する追加トランジスタ対とともに、少ない駆動静電容量を有する能動ドライバを具備する降圧コンバータを提供することにより、上記の欠点を改善すること、及び大容量の蓄積コンデンサを追加することなく、降圧レベルを安定化させることにある。

好適な実施形態において、本発明は、高速メモリデバイスへ供給電圧及び電流を供給するための降圧コンバータを具備する。降圧コンバータは、第１比較器と広いトランジスタ幅を有する定常ドライバトランジスタとを具備する第１ドライバ回路と、第２比較器と定常ドライバに比べて狭いトランジスタ幅を有する能動ドライバトランジスタとを具備する第２ドライバ回路と、第１ドライバ回路と第２ドライバ回路とを接続するための第１ロジック回路と、動作の発生を指示する能動命令を提供するための第２ロジック回路と、能動命令を受信するための少なくとも１つの追加トランジスタと、を具備し、第１及び第２ドライバ回路は、高速メモリデバイスへ供給電圧及び電流の大部分を供給し、少なくとも１つの追加トランジスタは、能動命令に応答して、追加供給電流を供給することを特徴とする。

別の好適な実施形態において、本発明は、降圧コンバータを具備する高速メモリデバイスへ供給電圧及び電流を供給する方法である。方法は、第１比較器と広いトランジスタ幅を有する定常ドライバトランジスタとを具備する第１ドライバ回路を経由して、メモリデバイスへ定常状態電流を供給する段階と、第２比較器と定常ドライバに比べて狭いトランジスタ幅を有する能動ドライバトランジスタとを具備する第２ドライバ回路を経由して、メモリデバイスへ変動電流を供給する段階と、ロジック回路から受信した能動命令に応答して、少なくとも１つの追加トランジスタを経由して、メモリデバイスへ追加電流を供給する段階と、を有し、能動命令は、動作の発生を指示することを特徴とする。

別の好適な実施形態において、本発明は、外部高電圧を受電するための入力ピンを具備する集積回路デバイス内で、ランダムアクセスメモリ回路へ電圧を供給するための方法である。方法は、直列通過（series pass）トランジスタを介して電力供給電圧出力ノードに入力ピンを接続する段階と、実質的に一定の高電力供給電圧を生成するために、直列通過トランジスタを調整する段階と、を有し、実質的に一定の高電力供給電圧は、メモリセルに格納されたロジック「１」の電圧レベルよりも大きいことを特徴とする。

図２には、本発明の一実施形態による降圧コンバータ（ＶＤＣ）２００が示されている。発明のＶＤＣは、実質的に一定の高電圧ＶＰＰを生成するように設計されている。ＶＰＰは、メモリセルに格納されたロジック「１」の電圧レベルよりも大きい。本ＶＤＣは、電荷ポンプを用いることなくＶＰＰ電圧を生成するために、メモリ回路を具備する集積回路の入力ピンへ供給される外部高電圧を使用する。ＶＤＣは、高い利得及び低い周波数応答性を備えた待機メインドライバ２１１と、低い利得及び高い周波数応答性を備えた能動ドライバ２１２と、２つの追加トランジスタ２１３，２１４と、調整器２３０，２３１などの関連する回路と、を具備する。メインドライバ２１１及び能動ドライバ２１２は、直列通過配置で具現される。２つの追加トランジスタ２１３，２１４は、ＰＭＯＳドライバ形式であるとともに、それらのゲートにデジタル制御信号を受信する。例示を明確にするため、かつこの明細書中に記載される待機ドライバ２１１及び能動ドライバ２１２から上記追加トランジスタを区別する目的で、このような追加トランジスタ２１３，２１４は、「能動電荷注入トランジスタ（active charge injector transistor）」として、以下に参照される。しかし当然のことながら、用語「電荷注入」を含む上記名称が、上記素子を「電荷注入トランジスタ」又は「能動電荷注入トランジスタ」のいかなる以前の理解又は既知の定義に限定するように見なされるべきではない。

電荷注入トランジスタ２１３，２１４は、ＶＰＰ電圧電力供給ノードへパルス状に増加する電流を供給するために用いられて、読み出し、書き込み、及び／又はリフレッシュ能動動作中に発生する負荷電流増加を補償する。電荷注入トランジスタは、直列通過配置で実装される。電荷注入トランジスタ２１３，２１４の動作を制御する信号は、読み出し、書き込み、及び／又はリフレッシュ動作の間、又はそのような動作を予期して生成される。好適には、電荷注入トランジスタ２１３，２１４の大きさは、能動サイクル中に負荷の増大を補償するために十分である必要な電流を供給するように設計されている。電荷注入トランジスタをオンするために制御信号が印加される時間は、要求される負荷補償電流量がこれらのトランジスタ２１３，２１４を介してＶＰＰ電圧出力へ印加されるように設定され、ＶＰＰ電圧レベルは、読み出し、書き込み、及び／又はリフレッシュ動作中に安定して維持される。別の実施形態では、能動パルスの時間は、温度、電圧、及びプロセスの変動を補償するようにプログラムされる。

図２は、２つの比較器２３０，２３１として示されている調整器を含む。２つの比較器は、差動入力に直列接続されたＰＭＯＳカレントミラー負荷及び２つのＮＭＯＳ（negative channel metal oxide semiconductor）、並びに接地されたバイアス制御ＮＭＯＳを具備する。復号ロジックは、シングル又はダブルメモリバンクがアクセスされる情報に、読み出し、書き込み、及びリフレッシュ動作を結びつけるために使用され、１つの能動電荷注入トランジスタを動作可能にするための制御信号を生成する。上記復号ロジック２４０，２５０，２６０及びレベルシフター素子２５１，２６１は、デジタル回路の分野では良く知られた適切な回路（例えば、Ｄ型フリップフロップ及びロジックゲート）によって具現され、明細書中にさらに詳しく記載する必要はない。レベルシフターの数多くの実施例が、従来技術を通じて存在するとともに、本発明の意図する範囲から逸脱することなく使用できる。レベルシフターの上記実施例の１つが、Ｌｉｎｅｓへの米国特許第５２１４６０２号に記載されている。さらに、当然のことながら、読み出し及び書き込み命令機能は、同時に実行されないが、リフレッシュ命令機能と同時に実行されてもよい。各命令の挿入は、調整可能な適切な幅を有する「１つの」パルスを発する。シリコンのプロセス、電圧、及び／又は温度（ＰＶＴ）変動が原因でこのパルス幅が広すぎる場合、パルスは、次のパルスに併合されるとともに、内部ロジック回路によってスタティックなロー信号が生成される。発明の別の実施形態において、制御信号のパルス幅の調整は、ＰＶＴを補償するために使用可能である。

図２に示されたＰＭＯＳスイッチ２１０は、ネガティブフィードバック増幅器の安定性を有利に高める。このスイッチ２１０は、選択的能動のみである。起動段中、及び、Ｖｐｐイネーブル信号によってＶｐｐ調整が再び可能になった後のＶｐｐレベル回復中、スイッチ２１０は、オンするとともに、能動ドライバ２１２からのＶｐｐの発振を防止するために、待機メインＰＭＯＳドライバ２１１と一緒に動作する。読み出し又は書き込みなどの第１能動命令は、能動ドライバ２１２が独立して動作するように、このスイッチ２１０をオフする。

図２に示されたミラー補償コンデンサＤ４は、小さい負荷静電容量Ｃ_ＬＯＡＤ及び高いＶｐｐ電流に起因するＶｐｐ発振を防ぐ。定常ドライバは、例えば１０ｐＦの範囲となるミラーコンデンサによって、より安定した動作が可能である。第２ミラー補償コンデンサ２２１は、コンデンサ２２０と同一の機能を有するが、例えば２ｐＦの範囲に非常に縮小したサイズを備えたものとして示される。この第２コンデンサ２２１のサイズの縮小は、ますます小さくなる高速メモリデバイス内で、発明のＶＤＣの適用を容易にする。

特に、素子２１１乃至２１４は、定常ドライバ２１１と、能動ドライバ２１２と、読み出し／書き込みのための能動電荷注入トランジスタ２１３と、リフレッシュのための能動電荷注入トランジスタ２１４と、を含む４つのＰＭＯＳドライバを具備する。２つの能動電荷注入トランジスタ２１３，２１４のみ示されているが、当然ながら、読み出し、書き込み、読み出し及びリフレッシュ、書き込み及びリフレッシュ、並びにリフレッシュ動作以上の追加的な命令機能が実行される場合は、２つ以上でもよい。同様に、リフレッシュ動作が読み出し又は書き込み動作と並行して実行されない場合、１つの能動電荷注入トランジスタのみが本発明による機能を実行するために必要であるということも明白である。とはいえ、例示を意図して、２つの電荷注入トランジスタ２１３，２１４が示される。従って、上記追加的な能動電荷注入トランジスタは、本発明の意図する範囲内にあると見なされる。起動及び全ての動作状態の間、定常ドライバ２１１は、Ｖｐｐの制御を行う。起動の間、能動ドライバ２１２は、定常ドライバ２１１と同一のゲート制御レベルを有する。しかしながら、第１命令のアサート後は、能動ドライバ２１２は、素早く応答するためにＶｐｐレベルに従って独立して動作する。能動電荷注入トランジスタ２１３，２１４は、対応する命令の挿入に関連してそれぞれ動作する。例えば、読み出し及び書き込みの能動電荷注入トランジスタ２１３は、読み出し命令時に駆動される。この方法において、２つの個別のＰＭＯＳは、シングルワードラインアクセス及びダブルワードラインのピーク電流に容易に反応できる。１つのＰＭＯＳ電荷注入電流は、シングル命令、すなわち、シングルワードライン駆動の要求と同程度に調整される。

実際には、定常ドライバ２１１は、能動ドライバ２１２に比べて広いトランジスタ幅を有する。さらに、各能動電荷注入トランジスタ２１３，２１４は、能動ドライバ２１２よりさらに狭いトランジスタ幅を有する。図２に示されたように、能動電荷注入トランジスタ２１３，２１４は、狭いＷ／２トランジスタ幅を有するが、所与の構成に応じて、かつ所与のアレイ上の負荷に関連する１／４以下の幅となってもよい。トランジスタのサイズがメモリでの能動サイクル実行の電流負荷を補償するために十分であるうちは、そのような修正が可能である。

動作において、能動ドライバ２１２は、ミラー補償コンデンサ２２０が小さく、かつドライバサイズが小さいために、定常ドライバ２１１より早くダウンする。しかしながら、急激な電圧降下は、能動電荷注入トランジスタ動作によって回避される。その結果、能動電荷注入トランジスタ２１３，２１４は、複雑な制御ロジック復号を用いることなくＶｐｐレベルを維持する。当然ながら、所望のレベルでＶｐｐを保持可能とするために大容量の蓄積コンデンサを設ける既知の手法に対して、追加的なロジックが無視できる場合、電荷注入トランジスタロジックは、遅延及びＤ型フリップフロップを用いて実装される。さらに、能動電荷注入トランジスタ素子２１３，２１４の高速応答は、Ｖｐｐレベルの迅速な回復を確保するためのいかなるフィードバックループも必要としない。その上、ＶｐｐレベルのＰＶＴ変動及び電流消費量は、プロセス変動に対するパルス幅制御によって調整可能である。基本的に、電圧及び温度変動は、調整なしで、ターンオン電流のＰＭＯＳドライバ温度及び電圧変動で解決される。

本発明のＶＤＣに係る動作の３つの関連状態は、起動、待機モード、及び連続能動モードである。起動期間中、Ｖｐｐ及び制御信号は、Ｖｐｐ（この実施例ではＶｄｄｑ）のソース電圧が所定レベルへ高まるまで、断続的なＶｐｐ基準レベルに追従するために対応するレベルをシークする。この方法においては、起動時間が長いために、大電流は生成されない。待機モードに対しては、Ｖｐｐ負荷コンデンサＣ_ＬＯＡＤからの有意でない過渡電流が生じ、かつ定常及び能動ドライバが、ＰＭＯＳスイッチ２１０を介して互いに接続される場合に、トランジスタ漏れによるスタティックＤＣ電流が発生する。調整器２３０，２３１は、Ｖｐｐ基準電圧レベルに従って最終的な最適化Ｖｐｐレベルを検出する。Ｖｐｐの任意の定常電圧降下は、定常ドライバ２１１及び能動ドライバ２１２によって補償される。

連続能動モードに対しては、Ｖｐｐ負荷コンデンサＣ_ＬＯＡＤからの非常に大きくかつ急激に低下する電流が、ワードライン駆動及びレベルシフター２５１又はレベルシフター２６１などの関連する回路によって、ワードライン制御ブロックへと要求される。高周波数―例えば、シングル動作の２倍の高さのピーク電流である同時リフレッシュを伴う連続した読み出し又は書き込みの１ＧＨｚ動作―では、定常ドライバ２１１及び能動ドライバ２１２の応答が遅いので、Ｖｐｐレベルは急激に降下する。Ｖｐｐのこの急激な降下の回復を手助けするために、能動電荷注入トランジスタは、シングルバンクアクセス（例えば、単独の読み出し、書き込み、又はリフレッシュ）及びダブルバンクアクセス（例えば、共通リフレッシュを伴う読み出し又は書き込み）などの命令タイプに応じて動作可能となる。シングルバンクアクセスに対しては、２つの能動電荷注入トランジスタ２１３，２１４のうちの１つだけが、合成ロジックブロックに関連するパルス生成器（図示せず）から生成されたシングルパルスによって駆動される。ダブルバンクアクセスは、増大したＶｐｐ電流が容易に回復するように、能動電荷注入トランジスタ２１３，２１４の両方をトリガする。

図３に、起動、待機、及び連続能動モードがグラフ表示されている。特定の値が示されているが、当然ながら、例示を目的とする単なる実施例であって、限定とは見なされない。連続能動モードは、特に、Ｖｐｐから２倍の高さのピーク電流が生じるダブルバンクアクセスを有する共通リフレッシュを備えた命令が存在する場合に、最も重要である。上記の場合には、高速応答は、定常ドライバでは期待できない。さらに、比較器へ提供されるフィードバックは、メモリが能動モード中に消費する電荷を回復するために能動ドライバによって供給される電流を増大させるのに十分な高速応答を有しない。電荷注入トランジスタを使用しなければ、Ｖｐｐレベルは、例えば１．５Ｖ未満に降下して、アクセスされたセルへの書き込みに対して問題が生じる可能性がある。これは、能動電荷注入トランジスタの使用によって防止される。能動電荷注入トランジスタがその制御信号によって動作可能となるとき、Ｖｐｐ出力ノードの失った電荷が回復する。

図４は、起動及び待機モードのＶＤＣ回路動作を示した図２の簡易版である。図４は、定常ドライバ２１１及び能動ドライバ２１２が、起動及び待機モードに対するＶｐｐレベルを決定するために、２つの調整器２３０，２３１によって駆動されることを示す。調整器２３０，２３１は、基準生成器によって設定されるＶｐｐ＿ｒｅｆでＶｐｐレベルを制御する。起動及び待機モード（すなわち、定常状態）の間、定常ドライバ２１１及び能動ドライバ２１２のみが駆動されるとともに、ＰＭＯＳスイッチ２１０を介して互いに電気的に接続される。しかしながら、さらに図５に示されるように、能動電荷注入トランジスタ２１３，２１４を具備する全てのドライバ２１１〜２１４は、Ｖｐｐレベルのいかなる重大な降下もなく、Ｖｐｐレベルを急速に回復させるように駆動される。さらに、電荷注入トランジスタ２１３，２１４のゲートへ供給される制御信号のパルス幅は、Ｖｐｐ電流がメモリの能動動作によってどのように降下しても、ＶＤＣ２００ｂが同じだけの量を供給できるように調整される。

図６は、本発明による能動電荷注入トランジスタの追加を伴うＶｐｐと、能動電荷注入トランジスタの無いＶｐｐとの簡易版を示したグラフである。図６の一番上のグラフは、読み出し、書き込み、又はリフレッシュなどの動作が生じるメモリアレイの能動サイクルを示す負荷に２つのピークを有する負荷電流を示す。能動電荷注入トランジスタの恩恵を受けないＶｐｐに対する影響は、一番下のグラフに示される。Ｖｐｐは、最初、負荷電流の増大時に降下し、十分に回復できず、第２の負荷電流増大時に再び降下し、その後、ゆっくりと完全な値へ回復する。「電荷注入トランジスタを用いた場合のＶｐｐレベル」と名づけられたグラフは、Ｖｐｐに対しての本発明の効果を示す。それによって、Ｖｐｐは、ごくわずかな変動を受けるとともに、各負荷電流増大の後、すぐさま完全な値に回復する。本発明による能動電荷注入トランジスタはデジタル制御されるので、「電荷注入トランジスタ制御信号」と名づけられたグラフは、能動電荷注入トランジスタの駆動を指示するために提供される。例示を目的とする過度の単純化であるが、当然ながら、パルスが能動電荷注入トランジスタへ供給される時間までに、アレイ動作開始時間からわずかな遅延が生じることに留意されたい。発明の別の実施形態では、電荷注入トランジスタの駆動は、ワードラインドライバが駆動される時間に開始するように設定可能であり、電流負荷はすぐさま補償される。発明のさらに別の実施形態では、電荷注入トランジスタの駆動は、Ｖｐｐ電圧レベルの降下が完全に回避されるように、ワードラインドライバの駆動より早くなるように設定可能である。調整が、Ｖｐｐ電圧の最良の結果を設定するように、及び最良の安定性を獲得するように、又はそれらのメモリの特定の用途によりいっそう適合するように使用されることは、当業者には明白である。

本発明は、それに限定されないが、組み込みＤＲＡＭを具備する高速動作を伴う任意の小さいサイズのメモリに有用である。開発者が大容量蓄積コンデンサを配置するためのチップ上の十分なスペースを確保できない場合、とりわけ、７００ＭＨｚを越える動作周波数を有するデバイス内では、特に有用である。大型のアレイに対しては、本発明は、シングルチップ上のいくつかの個別のメモリバンクが本発明による複数のＶＤＣによって機能するようなマルチバンクバージョンに提供される。例えば、４つのメモリブロックは、独立して構成され、おそらく第１メモリブロックが読み出されると同時に第２メモリブロックが書き込まれる場合に、異なるアクセスが可能である。上記の場合、本発明は、各ブロックに独立して機能するために、複数のフォーマットを提供してもよい。また、本発明は、組み込みメモリに対して、任意の内部電源内での大きな降下を解決するために、独立した外部電源を具備する必要性を減らす。さらに、本発明は、大きいＶｐｐ電流を伴う１ＧＨｚを越える高速動作を伴うＶＤＣを提供し、かつ組み込みメモリ製品の全ての重要な特徴である非常に小さい物理的サイズ要件を満たす。

以上に記載された本発明の実施形態は、例示のみを意図する。当業者は、発明の範囲から逸脱することなく、特定の実施形態に変更、修正、及び変形を加えることができる。発明の範囲は、添付された特許請求の範囲によってのみ定義される。

従来の降圧コンバータの実施例である。 従来の降圧コンバータの実施例である。 本発明の一実施形態による降圧コンバータの回路図である。 本発明による、起動、待機モード、及び連続動作モードのグラフである。 図２の回路図の簡易版であり、本発明の一実施形態による起動及び待機モードの特徴を示す。 図２の回路図の簡易版であり、本発明の一実施形態によって提供される追加トランジスタのゲート制御の特徴を示す。 本発明の恩恵を受けていない動作電圧に対しての、本発明の一実施形態による図２の回路図のグラフ比較である。

符号の説明

２００ 降圧コンバータ（ＶＤＣ）
２１０ ＰＭＯＳスイッチ
２１１ 待機メインドライバ
２１２ 能動ドライバ
２１３、２１４ 電荷注入トランジスタ
２２０ コンデンサ
２２１ 第２コンデンサ
２３０、２３１ 比較器
２４０、２５０、２６０ 復号ロジック
２５１、２６１ レベルシフター

Claims (12)

1. 高速メモリデバイスへ供給電圧及び電流を供給するための降圧コンバータであって、
   第１比較器と広いトランジスタ幅を有する定常ドライバトランジスタとを具備する第１ドライバ回路と、
   第２比較器と前記定常ドライバに比べて狭いトランジスタ幅を有する能動ドライバトランジスタとを具備する第２ドライバ回路と、
   前記第１ドライバ回路と前記第２ドライバ回路とを接続するための第１ロジック回路と、
   動作の発生を指示する能動命令を提供するための第２ロジック回路と、
   前記能動命令を受信するための少なくとも１つの追加トランジスタと、を具備し、
   前記第１及び第２ドライバ回路は、前記高速メモリデバイスへ前記供給電圧及び電流の大部分を供給し、
   前記少なくとも１つの追加トランジスタは、前記能動命令に応答して、追加供給電流を供給し、
   記第１ロジック回路は、トランジスタスイッチを介して、前記第１ドライバ回路と前記第２ドライバ回路とを接続し、
   前記トランジスタスイッチは、前記第１ロジック回路の出力信号に応答して、前記高速メモリデバイスの起動中に、前記定常ドライバトランジスタのベースを前記能動ドライバトランジスタのベースに接続することを特徴とするコンバータ。
2. 前記トランジスタスイッチが、前記第１ロジック回路の出力信号に応答して、前記高速メモリデバイスの起動の間、前記第１比較器の出力及び前記第２比較器の出力を、前記定常ドライバトランジスタ及び前記能動ドライバトランジスタ双方のベースに接続することを特徴とする請求項１に記載のコンバータ。
3. 前記第２ロジック回路が、合成ロジック回路及びレベルシフト回路を具備し、
   前記レベルシフト回路は、前記追加供給電圧及び電流を駆動するための前記少なくとも１つの追加トランジスタを駆動するためにパルス信号を形成する前記能動命令を提供し、
   前記追加供給電圧及び電流と合成された前記供給電圧及び電流の前記大部分が、前記動作の発生の間、動作負荷損失を補償することを特徴とする請求項１に記載のコンバータ。
4. 前記動作が、メモリからの読み出し、メモリへの書き込み、及びメモリのリフレッシュからなるグループから選択されることを特徴とする請求項３に記載のコンバータ。
5. 第２追加トランジスタと、
   もう１つの合成ロジック回路及び対応するレベルシフト回路を具備する第３ロジック回路と、をさらに具備し、
   前記レベルシフト回路は、追加動作の発生を指示する第２能動命令を提供し、
   前記第２能動命令は、さらなる追加供給電圧及び電流を駆動するための前記第２追加トランジスタを駆動するために第２パルス信号を形成し、
   前記追加供給電圧及び電流と前記さらなる追加供給電圧及び電流との両方が合成された前記供給電圧及び電流の前記大部分が、前記動作及び前記追加動作の発生の間、前記動作負荷損失を補償することを特徴とする請求項３に記載のコンバータ。
6. 前記動作が、メモリからの読み出し及びメモリへの書き込みからなるグループから選択されることを特徴とする請求項５に記載のコンバータ。
7. 前記追加動作が、メモリリフレッシュであることを特徴とする請求項６に記載のコンバータ。
8. 降圧コンバータを具備する高速メモリデバイスへ供給電圧及び電流を供給する方法であって、
   第１比較器と広いトランジスタ幅を有する定常ドライバトランジスタとを具備する第１ドライバ回路を経由して、前記メモリデバイスへ定常状態電流を供給する段階と、
   第２比較器と前記定常ドライバに比べて狭いトランジスタ幅を有する能動ドライバトランジスタとを具備する第２ドライバ回路を経由して、前記メモリデバイスへ変動電流を供給する段階と、
   第２ロジック回路から受信した能動命令に応答して、少なくとも１つの追加トランジスタを経由して、前記メモリデバイスへ追加電流を供給する段階と、を有し、
   前記能動命令は、動作の発生を指示し、
   第１ロジック回路の出力信号に応答して、前記高速メモリデバイスの起動中に、前記定常ドライバトランジスタのベースを前記能動ドライバトランジスタのベースに接続する段階をさらに有することを特徴とする方法。
9. 前記動作が、メモリからの読み出し、メモリへの書き込み、及びメモリのリフレッシュからなるグループから選択されることを特徴とする請求項８に記載の方法。
10. 第３ロジック回路から受信したもう１つの能動命令に応答して、さらなる追加トランジスタを経由して、前記メモリデバイスへさらなる追加電流を供給する段階をさらに有し、
    前記能動命令は、もう１つの動作の発生を指示することを特徴とする請求項８に記載の方法。
11. 前記動作が、メモリからの読み出し及びメモリへの書き込みからなるグループから選択されることを特徴とする請求項１０に記載の方法。
12. 前記追加動作が、メモリのリフレッシュであることを特徴とする請求項１１に記載の方法。

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