JP5160317B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関する。

ボルテージレギュレータは、安定動作のために位相補償回路を備えている。

図４は、従来の位相補償回路を備えたボルテージレギュレータの回路図である。

出力電圧Ｖｏｕｔが高くなると、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、差動増幅回路７６の出力電圧が高くなる。従って、出力トランジスタ７３のゲート電圧が高くなるので、出力トランジスタ７３のドレイン電流が減少し、出力電圧Ｖｏｕｔは低くなる。よって、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。この時、センストランジスタ７７のゲート電圧も高くなるので、センストランジスタ７７のドレイン電流も減少する。よって、抵抗７８に流れる電流が減少するので、抵抗７８に発生する電圧も低くなる。このように、位相補償用容量７９に印加される電圧が変化することにより、位相補償が行われる。

ここで、分圧電圧Ｖｆｂは、差動増幅回路７６と出力トランジスタ７３と分圧回路７４と差動増幅回路７６を経由する信号と、差動増幅回路７６とセンストランジスタ７７と位相補償用容量７９と差動増幅回路７６とを経由する位相補償用信号を重畳した電圧になっている。

また、出力電圧Ｖｏｕｔが低くなっても、上記と同様に、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。この時、上記と同様に、位相補償が行われる（例えば、特許文献１参照）。
特開２００５−３１６７８８号公報

しかし、従来のレギュレータでは、入出力電圧差が小さい場合、負荷の条件により、センストランジスタ７７のソース・ドレイン間電圧が小さくなり、センストランジスタ７７が非飽和動作して出力トランジスタ７３が飽和動作してしまうことがある。すると、センストランジスタ７７のドレイン電圧の変動が出力トランジスタ７３のドレイン電圧の変動と一致しなくなってしまう。このセンストランジスタ７７のドレイン電圧に基づいて位相補償が行われているので、位相補償が不適正になってしまう。

本発明は、上記課題に鑑みてなされ、適正な位相補償を行うことができるボルテージレギュレータを提供する。

本発明は、上記課題を解決するため、ボルテージレギュレータにおいて、増幅回路の出力電圧及び前記ボルテージレギュレータの入力電圧に基づき、前記ボルテージレギュレータの出力電圧を出力する出力トランジスタと、前記ボルテージレギュレータの出力電圧を入力されて分圧し、分圧電圧を出力する分圧回路と、基準電圧を発生する基準電圧発生回路と、前記分圧電圧及び前記基準電圧に基づき、前記ボルテージレギュレータの出力電圧が一定の所望電圧になるよう前記出力トランジスタを制御する差動増幅回路と、前記差動増幅回路の出力電圧を入力されて増幅し、前記増幅回路の出力電圧を出力する前記増幅回路と、前記差動増幅回路の出力電圧に基づき、位相補償用電流を供給する電流供給回路と、前記位相補償用電流に基づき、位相補償用電圧を発生する抵抗回路と、前記分圧電圧及び前記位相補償用電圧に基づき、位相補償を行う位相補償用容量と、を備えることを特徴とするボルテージレギュレータを提供する。

本発明では、入出力電圧差が小さくても、ボルテージレギュレータの出力電圧に基づいた適正な位相補償用電圧が抵抗回路に発生し、この適正な位相補償用電圧が位相補償用容量に与えられるので、ボルテージレギュレータは適正な位相補償を行うことができる。

以下、本発明の実施形態を、図面を参照して説明する。

まず、ボルテージレギュレータの構成について説明する。図１は、ボルテージレギュレータを示す回路図である。図２は、電流供給回路及び抵抗回路を示す回路図である。

［要素］ボルテージレギュレータは、入力端子１０、接地端子１１及び出力端子１２を備える。また、ボルテージレギュレータは、出力トランジスタ１３、分圧回路１４、基準電圧発生回路１５、差動増幅回路１６、増幅回路１７、電流供給回路１８、抵抗回路１９及び位相補償用容量２０を備える。

［要素の接続状況］出力トランジスタ１３は、ゲートを増幅回路１７の出力端子に接続され、ソースを入力端子１０に接続され、ドレインを出力端子１２に接続される。分圧回路１４は、出力端子１２と接地端子１１との間に設けられる。差動増幅回路１６は、非反転入力端子を基準電圧発生回路１５の出力端子に接続され、反転入力端子を分圧回路１４の出力端子に接続される。増幅回路１７は、入力端子を差動増幅回路１６の出力端子に接続される。電流供給回路１８は、入力端子を差動増幅回路１６の出力端子に接続され、出力端子を抵抗回路１９と位相補償用容量２０との接続点に接続される。位相補償用容量２０は、電流供給回路１８と抵抗回路１９との接続点と、分圧回路１４の出力端子と、の間に設けられる。

［電流供給回路１８内部の要素］電流供給回路１８は、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３１〜３２を有する。

［電流供給回路１８内部の接続状況］ＰＭＯＳトランジスタ３０は、ゲートを差動増幅回路１６の出力端子に接続され、ソースを入力端子１０に接続される。ＮＭＯＳトランジスタ３１は、ゲート及びドレインをＰＭＯＳトランジスタ３０のドレインに接続され、ソースを接地端子１１に接続される。ＮＭＯＳトランジスタ３２は、ゲートをＮＭＯＳトランジスタ３１のゲート及びドレインに接続され、ソースを接地端子１１に接続され、ドレインを抵抗４０と位相補償用容量２０との接続点に接続される。つまり、ＮＭＯＳトランジスタ３１〜３２は、カレントミラー接続している。

［抵抗回路１９内部の要素］抵抗回路１９は、抵抗４０を有する。

［抵抗回路１９内部の接続状況］抵抗４０は、入力端子１０と、ＮＭＯＳトランジスタ３２のドレインと位相補償用容量２０との接続点と、の間に設けられる。

［要素の機能］出力トランジスタ１３は、増幅回路１７の出力電圧及び入力電圧Ｖｉｎに基づき、出力電圧Ｖｏｕｔを出力する。分圧回路１４は、出力電圧Ｖｏｕｔを入力されて分圧し、分圧電圧Ｖｆｂを出力する。基準電圧発生回路１５は、基準電圧Ｖｒｅｆを発生する。差動増幅回路１６は、分圧電圧Ｖｆｂ及び基準電圧Ｖｒｅｆに基づき、出力電圧Ｖｏｕｔが一定の所望電圧になるよう出力トランジスタ１３を制御する。増幅回路１７は、差動増幅回路１６の出力電圧を入力されて増幅し、出力電圧を出力する。電流供給回路１８は、差動増幅回路１６の出力電圧に基づき、位相補償用電流を供給する。抵抗回路１９は、位相補償用電流に基づき、位相補償用電圧を発生する。位相補償用容量２０は、分圧電圧Ｖｆｂ及び位相補償用電圧に基づき、位相補償を行う。

［電流供給回路１８及び抵抗回路１９の動作］差動増幅回路１６の出力電圧及び入力電圧Ｖｉｎに基づき、ＰＭＯＳトランジスタ３０は位相補償用電流を出力する。位相補償用電流はＮＭＯＳトランジスタ３１〜３２によって構成されるカレントミラー回路に流れ込むので、カレントミラー回路により、位相補償用電流と同一の電流が抵抗４０から引き抜かれる。位相補償用電流に基づき、抵抗４０は位相補償用電圧を発生する。

ここで、ＰＭＯＳトランジスタ３０及び抵抗４０に流れる電流は、差動増幅回路１６の出力電圧によって制御されるので、所定値未満に制限される。

また、出力トランジスタ１３が飽和動作している場合、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３１〜３２は出力電圧Ｖｏｕｔに基づいて動作できるので、抵抗４０も出力電圧Ｖｏｕｔに基づいて位相補償用電圧を発生できる。つまり、従来のようなセンストランジスタが非飽和動作して位相補償用電圧が出力電圧Ｖｏｕｔに基づかなくなる現象は、起こらない。

次に、ボルテージレギュレータの動作について説明する。

［出力電圧Ｖｏｕｔが高くなる時の動作］出力電圧Ｖｏｕｔが高くなると、分圧電圧Ｖｆｂも高くなる。分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、高くなった分が増幅され、差動増幅回路１６の出力電圧が低くなる。低くなった分が反転増幅され、増幅回路１７の出力電圧が高くなる。すると、出力トランジスタ１３のゲート電圧も高くなり、出力トランジスタ１３はオフしていき、出力電圧Ｖｏｕｔは低くなる。よって、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。この時、差動増幅回路１６の出力電圧に基づき、電流供給回路１８は位相補償用電流を抵抗回路１９に供給する。位相補償用電流に基づき、抵抗回路１９は位相補償用電圧を発生する。位相補償用容量２０の一端に位相補償用電圧が与えられて他端に分圧電圧Ｖｆｂが与えられることにより、位相補償が行われる。

ここで、分圧電圧Ｖｆｂは、差動増幅回路１６と増幅回路１７と出力トランジスタ１３と分圧回路１４と差動増幅回路１６とを経由する信号に差動増幅回路１６と電流供給回路１８と位相補償用容量２０と差動増幅回路１６とを経由する位相補償用信号を重畳した電圧になっている。

［出力電圧Ｖｏｕｔが低くなる時の動作］また、出力電圧Ｖｏｕｔが低くなっても、上記と同様に、出力電圧Ｖｏｕｔは一定の所望電圧に制御される。この時、上記と同様に、位相補償が行われる。

［効果］このようにすると、入出力電圧差が小さくても、出力電圧Ｖｏｕｔに基づいた適正な位相補償用電圧が抵抗回路１９に発生し、この適正な位相補償用電圧が位相補償用容量２０に与えられるので、ボルテージレギュレータは適正な位相補償を行うことができる。よって、ボルテージレギュレータは、発振しにくくなるので、安定動作できる。

なお、図２では、入力端子１０と、ＮＭＯＳトランジスタ３２のドレインと位相補償用容量２０との接続点と、の間に抵抗４０が設けられている。しかし、図３に示すように、抵抗４０が削除され、ゲート及びドレインをＮＭＯＳトランジスタ３２のドレインと位相補償用容量２０との接続点に接続され、ソースを入力端子１０に接続され、ダイオード接続しているＰＭＯＳトランジスタ５０が設けられても良い。

ボルテージレギュレータを示す回路図である。 電流供給回路及び抵抗回路を示す回路図である。 電流供給回路及び抵抗回路を示す回路図である。 従来のボルテージレギュレータを示す回路図である。

符号の説明

１０ 入力端子 １１ 接地端子
１２ 出力端子 １３ 出力トランジスタ
１４ 分圧回路 １５ 基準電圧発生回路
１６ 差動増幅回路 １７ 増幅回路
１８ 電流供給回路 １９ 抵抗回路
２０ 位相補償用容量

Claims (2)

1. 第1の入力端子に入力される出力トランジスタの出力する電圧を分圧した分圧電圧と、第２の入力端子に入力される基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する差動増幅回路を備えたボルテージレギュレータであって、
   前記差動増幅回路と前記出力トランジスタの間に設けられた増幅回路と、
   前記差動増幅回路の出力電圧によってゲートを制御される第一トランジスタと、前記第一トランジスタの電流を折り返してミラーするカレントミラー回路と、を備え、位相補償用電流を供給する電流供給回路と、
   前記カレントミラー回路が流す前記位相補償用電流に基づき位相補償用電圧を発生する抵抗回路と、
   前記抵抗回路と前記差動増幅回路の第1の入力端子の間に設けられ、前記位相補償用電圧と前記分圧電圧に基づき位相補償を行う位相補償用容量と、
   を備えることを特徴とするボルテージレギュレータ。
2. 前記抵抗回路は、
   ゲートとドレインを接続した第二トランジスタ、
   を備えることを特徴とする請求項１記載のボルテージレギュレータ。

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