JP2006134268A - レギュレータ回路 - Google Patents

Abstract

【課題】レギュレータ回路において、出力トランジスタのゲート電位の動作範囲を拡大させること
【解決手段】レギュレータ回路３０は、負荷に出力電流ＩＯＵＴを供給する出力トランジスタ３２と、その出力トランジスタ３２のバックゲートに基板電位ＶＢを印加する基板電位制御回路３６とを備える。その基板電位制御回路３６は、出力電流ＩＯＵＴのミラー電流の大きさに基づいて、基板電位ＶＢを制御する。
【選択図】 図２

Description

本発明は、レギュレータ回路に関し、特に、半導体集積回路装置に内蔵されるレギュレータ回路に関する。

半導体集積回路に内蔵され、外部電源電位を所定の電源電位に降圧する「レギュレータ回路」が知られている。このようなレギュレータ回路（降圧電源回路）は、外部電源の標準化、トランジスタの微細化、低消費電力化の要求に応えるために必須の技術である。

例えば、携帯端末においては外部電源は電池であり、且つ、端末の高機能化はますます要求されている。そのため、携帯端末に対しては、入出力電圧差が小さく、出力電流が大きくなるようなレギュレータ回路が要求されている。出力電流能力を向上させるために、出力トランジスタの閾値電位を下げることが考えられる。しかしながら、これはトランジスタＯＦＦ時のリーク電流の増大を招くため好ましくない。また、出力電流能力を向上させるために、出力トランジスタのサイズを大きくすることが考えられる。しかしながら、これはチップ面積の増大を招くため好ましくない。

図１は、特許文献１に開示された従来のレギュレータ回路の構成を示す回路図である。図１に示されるように、このレギュレータ回路１０は、誤差アンプ１１、出力トランジスタ（ＰＭＯＳトランジスタ）１２、帰還抵抗１３、電源端子１４、出力端子１５、及び基板電位制御回路１６を備えている。また、基板電位制御回路１６は、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２２、２３を備えている。誤差アンプ１１は、参照電位ＶＲＥＦと帰還電位ＶＦＢの電位差を増幅して、出力トランジスタ１２のゲートに印加されるゲート電位ＶＧを出力する。出力トランジスタ１２は、電源端子１４から入力電位ＶＩＮを入力し、出力端子１５に出力電位ＶＯＵＴ及び出力電流ＩＯＵＴを供給する。ＮＭＯＳトランジスタ２１は、電源端子１４と出力トランジスタ１２のバックゲートとの間に介設され、そのゲートは、誤差アンプ１１の出力に接続されている。一方、ＰＭＯＳトランジスタ２２、２３は、グランドと出力トランジスタ１２のバックゲートとの間に介設され、それらのゲートも、誤差アンプ１１の出力に接続されている。

このレギュレータ回路１０の動作は次の通りである。負荷によって消費される出力電流ＩＯＵＴが増大すると、出力電位ＶＯＵＴが低下する。その結果、帰還電位ＶＦＢが参照電位ＶＲＥＦより小さくなると、出力トランジスタ１２のゲートに印加されるゲート電位ＶＧが低下する。この場合、ＮＭＯＳトランジスタ２１が高抵抗となり、出力トランジスタ１２のバックゲートに印加される基板電位ＶＢが低下する。これにより、出力トランジスタ１２の閾値電圧は低下し、その電流供給能力が増大する。逆に、帰還電位ＶＦＢが参照電位ＶＲＥＦより大きくなると、ゲート電位ＶＧが高くなり、ＰＭＯＳトランジスタ２２、２３が高抵抗となる。この場合、基板電位ＶＢが増加し、出力トランジスタ１２の閾値電圧が増加する。これにより、出力トランジスタ１２による電流供給は低下あるいは停止する。

特開２００１−３４３４９号公報

基板電位ＶＢの制御において、その基板電位ＶＢが低下し過ぎた場合、ソース−基板間が順バイアスとなる危険性がある。最悪の場合、ラッチアップが発生してしまう。図１で示された基板電位制御回路１６の場合は、出力トランジスタ１２のゲートに印加されるゲート電位ＶＧが低下した場合に、基板電位ＶＢが低下し過ぎる可能性がある。特許文献１には、そのゲート電位ＶＧに下限があるため、基板電位ＶＢが低下し過ぎることが防止される、と記載されている。逆に言えば、これは、ゲート電位ＶＧに下限を設定しなければならないことを意味している。ゲート電位ＶＧの動作範囲が制限されることは、出力トランジスタ１２のソース・ゲート間電圧Ｖ_ＳＧが制限されることを意味する。すなわち、出力トランジスタ１２の電流供給能力が抑制されてしまうという問題点がある。ゲート電位ＶＧの動作範囲を拡大させることができる技術が望まれる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係るレギュレータ回路（３０，５０）は、負荷に出力電流（ＩＯＵＴ）を供給する出力トランジスタ（３２，５２）と、その出力トランジスタ（３２，５２）のバックゲートに基板電位（ＶＢ）を印加する基板電位制御回路（３６，５６）とを備える。その基板電位制御回路（３６，５６）は、出力電流（ＩＯＵＴ）の「ミラー電流」の大きさに基づいて、基板電位（ＶＢ）を制御する。

このように、本発明によれば、基板電位制御回路（３６，５６）は、出力電流（ＩＯＵＴ）のミラー電流を用いて、基板電位（ＶＢ）を決定する。そのミラー電流を発生させるトランジスタ（３２，４１，４２，４３，６１）や基板電位（ＶＢ）を作り出す抵抗（４４，６２）の回路定数は、適切に設定することが可能である。これにより、出力トランジスタ（３２，５２）のゲートに印加されるゲート電位（ＶＧ）の動作範囲に制限を設けることなく、基板電位（ＶＢ）の下がりすぎを防止することが可能となる。つまり、出力トランジスタ（３２，５２）のソース・ゲート間電圧に制限を加える必要がなくなる。これにより、レギュレータ回路（３０，５０）の電流供給能力が更に増大する。

このレギュレータ回路（３０）は、ソースが電源端子（３４）にドレインが出力端子（３５）に接続された第１Ｐチャネルトランジスタ（出力トランジスタ３２）と、その第１Ｐチャネルトランジスタ（３２）のゲートに出力端子（３５）の電位と参照電位（ＶＲＥＦ）との差に応じた電位（ＶＧ）を印加する誤差アンプ（３１）とを備える。更に、このレギュレータ回路（３０）は、ソースが電源端子（３４）にゲートが誤差アンプ（３１）の出力に接続された第２Ｐチャネルトランジスタ（４１）と、一端が電源端子（３４）に他端が第１Ｐチャネルトランジスタ（３２）のバックゲート及び第２Ｐチャネルトランジスタ（４１）のドレインに接続された抵抗（４４）とを備える。

第１Ｐチャネルトランジスタ（３２）と第２Ｐチャネルトランジスタ（４１）のソース／ゲートが共通の端子に接続されているため、第１Ｐチャネルトランジスタ（３２）を流れる出力電流（ＩＯＵＴ）の「ミラー電流」が、第２Ｐチャネルトランジスタ（４１）によって生成される。このミラー電流が抵抗（４４）を流れることにより、電圧降下分だけ電源電位（ＶＩＮ）より小さい電位が、基板電位（ＶＢ）として生成される。すなわち、出力電流（ＩＯＵＴ）が大きくなるほど、第１Ｐチャネルトランジスタ（３２）のバックゲートに印加される基板電位（ＶＢ）は小さくなる。これにより、第１Ｐチャネルトランジスタ（３２）の閾値電圧（ＶＴＨ）は小さくなる。すなわち、レギュレータ回路（３０）の電流供給能力が向上する。

本発明に係るレギュレータ回路によれば、電流供給能力が向上し、また、リーク電流が有効に防止される。ここで、出力トランジスタのゲートに印加されるゲート電位ＶＧの動作範囲は、従来技術に比べて拡大している。ソース・ゲート間電圧Ｖ_ＳＧに制限を加える必要がなくなる。よって、ゲート電位ＶＧを十分低くして、電流供給能力をより増加させることが可能となる。また、これにより、出力トランジスタのサイズを縮小することも可能となり、半導体集積回路チップの面積を縮小することも可能となる。

添付図面を参照して、本発明によるレギュレータ回路を説明する。

（第１の実施の形態）
図２は、本発明の第１の実施の形態に係るレギュレータ回路の構成を示す回路図である。このレギュレータ回路３０は、誤差アンプ（差動増幅回路）３１、出力トランジスタ（ＰＭＯＳトランジスタ）３２、帰還抵抗３３、電源端子３４、出力端子３５、及び基板電位制御回路３６を備えている。

電源端子３４には電源電位ＶＩＮが供給され、出力端子３５には負荷が接続される。出力トランジスタ３２は、これら電源端子３４と出力端子３５との間に介設されている。具体的には、出力トランジスタ３２のソースは電源端子３４に、そのドレインは出力端子３５及び帰還抵抗３３に接続されている。後に詳しく説明されるように、この出力トランジスタ３２は、誤差アンプ３１及び基板電位制御回路３６によって制御され、出力端子３５（負荷）に「出力電流ＩＯＵＴ」及び「出力電位ＶＯＵＴ」を供給する。

帰還抵抗３３は、図２に示されるように、誤差アンプ３１、出力端子３５、グランドに接続されている。これにより、出力電位ＶＯＵＴに応じた帰還電位ＶＦＢが、誤差アンプ３１の一方の入力に入力される。誤差アンプ３１の他方の入力には参照電位ＶＲＥＦが入力される。また、誤差アンプ３１の出力には、出力トランジスタ３２のゲートに接続されている。誤差アンプ３１は、これら参照電位ＶＲＥＦと帰還電位ＶＦＢの電位差を増幅して、出力トランジスタ３２のゲートに印加される「ゲート電位ＶＧ」を出力する。このゲート電位ＶＧの変動によって、出力トランジスタ３２の動作が制御される。

基板電位制御回路３６は、上記出力トランジスタ３２のバックゲートに「基板電位ＶＢ」を印加するための回路である。図２に示されるように、この基板電位制御回路３６は、誤差アンプ３１の出力及び電源端子３４に接続されており、ゲート電位ＶＧ及び電源電位ＶＩＮを入力する。また、この基板電位制御回路３６は、出力トランジスタ３２のバックゲートに接続されており、基板電位ＶＢを制御する。ここで、この基板電位制御回路３６は、入力されたゲート電位ＶＧ及び電源電位ＶＩＮに基づいて、出力トランジスタ３２を流れる出力電流ＩＯＵＴの「ミラー電流」を生成し、そのミラー電流の大きさに基づいて、基板電位ＶＢを制御する。

具体的には、本実施の形態に係る基板電位制御回路３６は、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２、４３、及び抵抗４４を備えている。抵抗４４の「一端」は、電源端子３４に接続され、その「他端」は、出力トランジスタ３２のバックゲートに接続されている。つまり、この抵抗４４は、電源端子３４と出力トランジスタ３２のバックゲートとの間に介設されている。そして、この抵抗４４の「他端」の電位が、上記基板電位ＶＢとして、基板電位制御回路３６から出力される。

ＰＭＯＳトランジスタ４１のゲートは、誤差アンプ３１の出力に接続され、そのソースは電源端子３４に接続されている。これは、上記出力トランジスタ３２の接続と同じである。すなわち、誤差アンプ３１の出力と電源端子３４は、出力トランジスタ３２やＰＭＯＳトランジスタ４１のゲート／ソースに共通に接続されている。このような構成により、出力トランジスタ３２を流れる出力電流ＩＯＵＴに対応した「ミラー電流」を、基板電位制御回路３６において生成することが可能となる。また、図２において、ＰＭＯＳトランジスタ４１のバックゲートも、上記抵抗４４の「他端」に接続されている。つまり、出力トランジスタ３２のバックゲートに印加される基板電位ＶＢは、ＰＭＯＳトランジスタ４１のバックゲートにも共通に印加される。

ＮＭＯＳトランジスタ４２のドレインは、ＰＭＯＳトランジスタ４１のドレインに接続され、そのソースは、グランドに接続されている。また、ＮＭＯＳトランジスタ４２のゲートは、ドレインと共通である。ＮＭＯＳトランジスタ４３のゲートは、ＮＭＯＳトランジスタ４２のゲートと共通である。また、ＮＭＯＳトランジスタ４３のドレインは、抵抗４４の他端に接続され、そのソースは、グランドに接続されている。このように、ＮＭＯＳトランジスタ４２、４３は、カレントミラー回路４５を構成しており、ＰＭＯＳトランジスタ４１と抵抗４４との間に介設されている。

このレギュレータ回路３０の動作は次の通りである。出力トランジスタ３２のゲート／ソースとＰＭＯＳトランジスタ４１のゲート／ソースが共通であるため、出力トランジスタ３２を流れる出力電流ＩＯＵＴのミラー電流Ｉ１が、ＰＭＯＳトランジスタ４１を流れる。このミラー電流Ｉ１は、カレントミラー回路４５によって更にミラーされる。その結果、ミラー電流Ｉ１のミラー電流Ｉ２、すなわち出力電流ＩＯＵＴのミラー電流Ｉ２が、抵抗４４に流れることになる。この時、出力トランジスタ３２やＰＭＯＳトランジスタ４１のバックゲートに印加される基板電位ＶＢは、次の式で与えられる。

ここで、Ｗはトランジスタのゲート幅、Ｌはそのトランジスタのゲート長を示す。例えば、（Ｗ/Ｌ）_３２は、出力トランジスタ３２の（ゲート幅/ゲート長）を示し、（Ｗ/Ｌ）_４１は、ＰＭＯＳトランジスタ４１の（ゲート幅/ゲート長）を示す。また、Ｒ_４４は、抵抗４４の抵抗値を示す。この式に示されているように、出力電流ＩＯＵＴ（ミラー電流Ｉ２）が大きくなるほど、基板電位ＶＢは小さくなる。具体的には、基板電位ＶＢは、ミラー電流Ｉ２の大きさに抵抗値Ｒ４４を掛けることによって得られる値だけ、電源電位ＶＩＮよりも小さくなる。すなわち、基板電位制御回路３６は、出力電流ＩＯＵＴ（ミラー電流Ｉ２）の大きさに応じた値だけ電源電位ＶＩＮから降下した電位を、基板電位ＶＢとして出力する。

負荷によって消費される出力電流ＩＯＵＴが増大すると、出力電位ＶＯＵＴが低下する。その結果、帰還電位ＶＦＢが参照電位ＶＲＥＦより小さくなると、出力トランジスタ３２のゲートに印加されるゲート電位ＶＧが低下する。出力トランジスタ３２がＯＮになると、レギュレータ回路３０は、負荷に出力電流ＩＯＵＴを供給しながら、出力端子３５を充電し始める。また、本実施の形態によれば、出力電流ＩＯＵＴが増大すると、上述の式（１）に示されているように、基板電位制御回路３６から出力される基板電位ＶＢが低下する。ここで、ＰＭＯＳトランジスタの閾値電圧ＶＴＨが、基板電位ＶＢに依存することが知られている。具体的には、基板電位ＶＢが大きくなるほど、ＰＭＯＳトランジスタの閾値電圧ＶＴＨは大きくなり、基板電位ＶＢが小さくなるほど、ＰＭＯＳトランジスタの閾値電圧ＶＴＨは小さくなる。すなわち、この場合、出力トランジスタ３２の閾値電圧ＶＴＨが低下する。従って、このレギュレータ回路３０の電流供給能力が向上する。

逆に、帰還電位ＶＦＢが参照電位ＶＲＥＦより大きくなると、出力トランジスタ３２のゲートに印加されるゲート電位ＶＧが上昇し、電流供給は低下する。出力トランジスタ３２がＯＦＦになると、充電は停止する。無負荷時や軽負荷時、上述の式（１）に示されているように、基板電位制御回路３６から出力される基板電位ＶＢは、ほぼ電源電位ＶＩＮと等しくなる。これにより、出力トランジスタ３２の閾値電圧ＶＴＨが高く保たれるため、リーク電流の発生が防止される。

本実施の形態において、トランジスタ３２、４１、４２、４３、及び抵抗４４の回路定数を適切に設定することが可能である。つまり、基板電位ＶＢが下がりすぎて出力トランジスタ３２のソース−基板間が順バイアスとならないように、上記式（１）に示される比（Ｗ/Ｌ）や抵抗値Ｒ_４４を適切に設定することが可能である。ここで、出力トランジスタ３２のゲートに印加されるゲート電位ＶＧに制限を設ける必要はない。本発明によれば、たとえゲート電位ＶＧが０Ｖの時でも、基板電位ＶＢが下がり過ぎないように制御することが可能である。

例えば、図３は、本発明と従来技術（図１参照）の比較を行ったシミュレーション結果を示している。図３において、横軸はゲート電位ＶＧを示し、縦軸は基板電位制御回路から出力される基板電位ＶＢを示している。関数ｆ１は、本発明の回路に係る、基板電位ＶＢのゲート電位ＶＧ依存性を示している。関数ｆ２は、従来技術の回路に係る、基板電位ＶＢのゲート電位ＶＧ依存性を示している。また電源電位ＶＩＮは、２．５Ｖであるとする。

従来技術の回路によれば、ゲート電位ＶＧが０Ｖの時、基板電位ＶＢは１．０４Ｖとなった。よって、出力トランジスタ１２のソース−基板間が１．４６Ｖとなり、順バイアスとなってしまう。順バイアスとなることを防ぐため、ゲート電位ＶＧの動作範囲は、１．２Ｖ〜２．５Ｖに制限される必要がある。それに対し、本発明の回路によれば、ゲート電位ＶＧが０Ｖの時、基板電位ＶＢは２．０Ｖとなった。よって、出力トランジスタ３２のソース−基板間が０．５Ｖとなり、順バイアスとなることが防がれる。ゲート電位ＶＧの動作範囲は、０Ｖ〜２．５Ｖ（全ゲート電位範囲）であり、従来技術での範囲に比べて拡大している。また、本発明によれば、ゲート電位ＶＧが大きい場合、基板電位ＶＢは電源電位ＶＩＮと同じ２．５Ｖとなる。これにより、出力トランジスタ３２の閾値電圧ＶＴＨが高く保たれ、リーク電流の発生が有効に防止される。

以上に説明されたように、本実施の形態に係るレギュレータ回路３０によれば、電流供給能力が向上し、また、リーク電流が有効に防止される。ここで、出力トランジスタ３２のゲートに印加されるゲート電位ＶＧの動作範囲は、従来技術に比べて拡大している。ゲート電位ＶＧの動作範囲に制限を設けることなく、基板電位ＶＢの下がりすぎを防止することが可能となる。つまり、出力トランジスタ３２のソース・ゲート間電圧Ｖ_ＳＧに制限を加える必要がなくなる。よって、ゲート電位ＶＧを十分低くして、電流供給能力をより増加させることが可能となる。また、これにより、出力トランジスタ３２のサイズを縮小することも可能となり、半導体集積回路チップの面積を縮小することも可能となる。

（第２の実施の形態）
図４は、本発明の第２の実施の形態に係るレギュレータ回路の構成を示す回路図である。このレギュレータ回路５０は、誤差アンプ（差動増幅回路）５１、出力トランジスタ（ＰＭＯＳトランジスタ）５２、帰還抵抗５３、電源端子５４、出力端子５５、及び基板電位制御回路５６を備えている。これらの接続関係は、基板電位制御回路５６の接続を除いて、第１の実施の形態における接続関係と同様である。すなわち、誤差アンプ５１、出力トランジスタ５２、帰還抵抗５３、電源端子５４、出力端子５５の機能・接続は、それぞれ、第１の実施の形態における誤差アンプ３１、出力トランジスタ３２、帰還抵抗３３、電源端子３４、出力端子３５の機能・接続と同様であり、その説明は省略される。

基板電位制御回路５６は、出力トランジスタ５２のバックゲートに「基板電位ＶＢ」を印加するための回路である。図４に示されるように、この基板電位制御回路５６は、誤差アンプ５１の出力及び電源端子５４に接続されており、ゲート電位ＶＧ及び電源電位ＶＩＮを入力する。また、この基板電位制御回路５６は、出力トランジスタ５２のバックゲートに接続されており、基板電位ＶＢを制御する。ここで、この基板電位制御回路５６は、入力されたゲート電位ＶＧ及び電源電位ＶＩＮに基づいて、出力トランジスタ５２を流れる出力電流ＩＯＵＴの「ミラー電流」を生成し、そのミラー電流の大きさに基づいて、基板電位ＶＢを制御する。

具体的には、本実施の形態に係る基板電位制御回路５６は、ＰＭＯＳトランジスタ６１及び抵抗６２を備えている。抵抗６２の「一端」は、電源端子５４に接続され、その「他端」は、出力トランジスタ５２のバックゲートに接続されている。つまり、この抵抗６２は、電源端子５４と出力トランジスタ５２のバックゲートとの間に介設されている。そして、この抵抗６２の「他端」の電位が、上記基板電位ＶＢとして、基板電位制御回路５６から出力される。

ＰＭＯＳトランジスタ６１のゲートは、誤差アンプ５１の出力に接続されており、そのバックゲートは、抵抗６２の「他端」に接続されている。これらは、出力トランジスタ５２と同様である。また、ＰＭＯＳトランジスタ６１のソースも、抵抗６２の他端に接続されている。つまり、ＰＭＯＳトランジスタ６１のソースは、抵抗６２を介して電源端子５４に接続されている。このような構成により、出力トランジスタ５２を流れる出力電流ＩＯＵＴに対応した「ミラー電流Ｉ３」を、基板電位制御回路５６において生成することが可能となる。但し、抵抗６２が介在するため、第１の実施の形態よりもミラー精度は劣る。しかしながら、ＰＭＯＳトランジスタ６１のドレインが、出力端子５５に接続されているため、そのミラー電流Ｉ３が再び出力ラインに戻される。すなわち、電流ロスが発生せず効率が改善される。

第１の実施の形態と同様に、ＰＭＯＳトランジスタ６１によるミラー電流Ｉ３が抵抗６２を流れ、このミラー電流Ｉ３の大きさに基づいて基板電位ＶＢが制御される。出力電流ＩＯＵＴが大きくなるほど、ミラー電流Ｉ３も大きくなり、基板電位ＶＢが小さくなる。具体的には、基板電位ＶＢは、ミラー電流Ｉ３の大きさに抵抗６２の抵抗値を掛けることによって得られる値だけ、電源電位ＶＩＮよりも小さくなる。すなわち、基板電位制御回路５６は、出力電流ＩＯＵＴ（ミラー電流Ｉ３）の大きさに応じた値だけ電源電位ＶＩＮから降下した電位を、基板電位ＶＢとして出力する。

出力電位ＶＯＵＴが低下し、帰還電位ＶＦＢが参照電位ＶＲＥＦより小さくなると、出力トランジスタ５２のゲートに印加されるゲート電位ＶＧが低下する。出力トランジスタ５２がＯＮになると、レギュレータ回路５０は、出力端子５５を充電し始める。また、出力電流ＩＯＵＴが増大すると、基板電位制御回路５６から出力される基板電位ＶＢが低下する。これにより、出力トランジスタ５２の閾値電圧ＶＴＨが低下するので、レギュレータ回路５０の電流供給能力が向上する。

逆に、帰還電位ＶＦＢが参照電位ＶＲＥＦより大きくなると、出力トランジスタ５２のゲートに印加されるゲート電位ＶＧが上昇し、電流供給は低下する。出力トランジスタ５２がＯＦＦになると、充電は停止する。無負荷時や軽負荷時、基板電位制御回路５６から出力される基板電位ＶＢは、ほぼ電源電位ＶＩＮと等しくなる。これにより、出力トランジスタ５２の閾値電圧ＶＴＨが高く保たれるため、リーク電流の発生が防止される。

更に、本実施の形態によれば、基板電位制御回路５６において生成されたミラー電流Ｉ３は、再び出力ラインに供給される。つまり、このレギュレータ回路５０は、出力トランジスタ５２を通る出力電流ＩＯＵＴに加えて、ミラー電流Ｉ３をも負荷に供給する。従って、本実施の形態によれば、第１の実施の形態による効果に加えて、電流ロスが防止されるという効果が得られる。

以上に説明されたように、本発明に係るレギュレータ回路（３０、５０）によれば、電流供給能力が向上し、また、リーク電流が有効に防止される。また、出力トランジスタ（３２、５２）のゲートに印加されるゲート電位ＶＧの動作範囲に制限を設けることなく、基板電位ＶＢの下がりすぎを防止することが可能となる。つまり、出力トランジスタ（３２、５２）のソース・ゲート間電圧Ｖ_ＳＧに制限を加える必要がなくなる。よって、ゲート電位ＶＧを十分低くして、電流供給能力をより増加させることが可能となる。また、これにより、出力トランジスタのサイズを縮小することも可能となり、半導体集積回路チップの面積を縮小することも可能となる。本発明に係るレギュレータ回路（３０、５０）は、半導体集積回路に内蔵される。その半導体集積回路は、外部電源が電池である携帯端末に搭載されると特に好ましい。

図１は、従来のレギュレータ回路の構成を示す回路図である。 図２は、本発明の第１の実施の形態に係るレギュレータ回路の構成を示す回路図である。 図３は、本発明と従来技術の比較結果を示すグラフ図である。 図４は、本発明の第２の実施の形態に係るレギュレータ回路の構成を示す回路図である。

符号の説明

１０、３０、５０ レギュレータ回路
１１、３１、５１ 誤差アンプ
１２、３２、５２ 出力トランジスタ
１３、３３、５３ 帰還抵抗
１４、３４、５４ 電源端子
１５、３５、５５ 出力端子
１６、３６、５６ 基板電位制御回路
２１ ＮＭＯＳトランジスタ
２２、２３ ＰＭＯＳトランジスタ
４１ ＰＭＯＳトランジスタ
４２、４３ ＮＭＯＳトランジスタ
４４ 抵抗
４５ カレントミラー回路
６１ ＰＭＯＳ
６２ 抵抗

Claims (10)

1. 負荷に出力電流を供給する出力トランジスタと、
   前記出力トランジスタのバックゲートに基板電位を印加する基板電位制御回路とを備え、
   前記基板電位制御回路は、前記出力電流のミラー電流の大きさに基づいて、前記基板電位を制御する
   レギュレータ回路。
2. 請求項１に記載のレギュレータ回路であって、
   前記基板電位制御回路は、前記ミラー電流が大きくなるほど前記基板電位が小さくなるように、前記基板電位を制御する
   レギュレータ回路。
3. 請求項２に記載のレギュレータ回路であって、
   前記基板電位制御回路は、前記ミラー電流の大きさに応じた値だけ電源電位より小さい電位を、前記基板電位として前記バックゲートに印加する
   レギュレータ回路。
4. 請求項１乃至３のいずれかに記載のレギュレータ回路であって、
   前記基板電位制御回路は、前記ミラー電流を前記負荷に供給する
   レギュレータ回路。
5. ソースが電源端子にドレインが出力端子に接続された第１Ｐチャネルトランジスタと、
   前記第１Ｐチャネルトランジスタのゲートに、前記出力端子の電位と参照電位との差に応じた電位を印加する誤差アンプと、
   ソースが前記電源端子にゲートが前記誤差アンプの出力に接続された第２Ｐチャネルトランジスタと、
   一端が前記電源端子に、他端が前記第１Ｐチャネルトランジスタのバックゲート及び前記第２Ｐチャネルトランジスタのドレインに接続された抵抗とを具備する
   レギュレータ回路。
6. 請求項５に記載のレギュレータ回路であって、
   更に、前記第２Ｐチャネルトランジスタの前記ドレインと前記抵抗の前記他端との間に介設されたカレントミラー回路を具備する
   レギュレータ回路。
7. ソースが電源端子にドレインが出力端子に接続された第１Ｐチャネルトランジスタと、
   前記第１Ｐチャネルトランジスタのゲートに、前記出力端子の電位と参照電位との差に応じた電位を印加する誤差アンプと、
   ゲートが前記誤差アンプの出力に接続された第２Ｐチャネルトランジスタと、
   一端が前記電源端子に、他端が前記第１Ｐチャネルトランジスタのバックゲート及び前記第２Ｐチャネルトランジスタのソースに接続された抵抗とを具備する
   レギュレータ回路。
8. 請求項７に記載のレギュレータ回路であって、
   前記第２Ｐチャネルトランジスタのドレインは、前記出力端子に接続された
   レギュレータ回路。
9. 請求項５乃至８のいずれかに記載のレギュレータ回路であって、
   前記抵抗の前記他端は、更に、前記第２Ｐチャネルトランジスタのバックゲートに接続された
   レギュレータ回路。
10. 請求項１乃至９のいずれかに記載のレギュレータ回路を備える
    半導体集積回路装置。

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