JP3360025B2 - 定電圧回路 - Google Patents
定電圧回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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Description
【０００１】
【発明の属する技術分野】本発明は定電圧回路に関し、
特に位相補償用コンデンサの両端に印加される電圧を低
くした定電圧回路に関する。
特に位相補償用コンデンサの両端に印加される電圧を低
くした定電圧回路に関する。
【０００２】
【従来の技術】最初に、図６に示す通常良く用いられて
いる定電圧回路の従来例について説明する。
いる定電圧回路の従来例について説明する。
【０００３】図６の定電圧回路は、入力端子１から電源
を供給され出力端子４１に基準電圧を発生する基準電圧
源４と、基準電圧が非反転入力端子に印加される誤差増
幅器５と、ドレインが入力端子１に接続され、ゲートが
誤差増幅器５の出力端子５１に接続され、ソースが定電
圧回路の出力端子３に接続されるＮチャネルトランジス
タから構成される出力トランジスタＮ１と、出力端子３
とＧＮＤ端子２との間に直列接続され交点が誤差増幅器
５の反転入力端子に接続される抵抗Ｒ１，Ｒ２と、一端
が誤差増幅器５の出力端子５１、他端がＧＮＤ端子２に
接続される位相補償用コンデンサＣ１０から構成され
る。
を供給され出力端子４１に基準電圧を発生する基準電圧
源４と、基準電圧が非反転入力端子に印加される誤差増
幅器５と、ドレインが入力端子１に接続され、ゲートが
誤差増幅器５の出力端子５１に接続され、ソースが定電
圧回路の出力端子３に接続されるＮチャネルトランジス
タから構成される出力トランジスタＮ１と、出力端子３
とＧＮＤ端子２との間に直列接続され交点が誤差増幅器
５の反転入力端子に接続される抵抗Ｒ１，Ｒ２と、一端
が誤差増幅器５の出力端子５１、他端がＧＮＤ端子２に
接続される位相補償用コンデンサＣ１０から構成され
る。
【０００４】出力端子３の出力電圧Ｖｏｕｔは、基準電
圧源４の出力端子に出力される基準電圧Ｖｒにより、次
の（１）式により与えられる。
圧源４の出力端子に出力される基準電圧Ｖｒにより、次
の（１）式により与えられる。
【０００５】 Ｖｏｕｔ＝（１＋Ｒ１／Ｒ２）・Ｖｒ ・・・（１） ここで、Ｒ１，Ｒ２はそれぞれ抵抗Ｒ１，Ｒ２の抵抗値
である。誤差増幅器５は、基準電圧Ｖｒと抵抗Ｒ１，Ｒ
２の交点電圧が等しくなるように出力トランジスタＮ１
のゲート電圧を制御する。
である。誤差増幅器５は、基準電圧Ｖｒと抵抗Ｒ１，Ｒ
２の交点電圧が等しくなるように出力トランジスタＮ１
のゲート電圧を制御する。
【０００６】通常、位相補償用コンデンサＣ１０は、バ
イアス電圧依存性が小さくかつリーク電流が少ない酸化
膜をコンデンサの絶縁膜として構成するいわゆるＭＯＳ
コンデンサーを使用する。ところで、ＭＯＳコンデンサ
の容量値Ｃｏｘは、次式の（２）式で与えられる。
イアス電圧依存性が小さくかつリーク電流が少ない酸化
膜をコンデンサの絶縁膜として構成するいわゆるＭＯＳ
コンデンサーを使用する。ところで、ＭＯＳコンデンサ
の容量値Ｃｏｘは、次式の（２）式で与えられる。
【０００７】 Ｃｏｘ＝εｏｘ・ε０／Ｔｏｘ ・・・（２） ここで、εｏｘは酸化膜の比誘電率、ε０は真空中の誘
電率（＝８．８５４×１０-14Ｆ／ｃｍ）、Ｔｏｘは酸
化膜厚である。（２）式から酸化膜厚Ｔｏｘが薄いほど
単位面積当たりの容量値が大きいことが分かる。
電率（＝８．８５４×１０-14Ｆ／ｃｍ）、Ｔｏｘは酸
化膜厚である。（２）式から酸化膜厚Ｔｏｘが薄いほど
単位面積当たりの容量値が大きいことが分かる。
【０００８】いま、出力電圧Ｖｏｕｔを１５Ｖとする
と、位相補償用コンデンサＣ１０の高電位側には、１５
Ｖに出力トランジスタＮ１のゲート・ソース間電圧Ｖｇ
ｓ（Ｎ１）を加えた電圧が印加される。したがって、Ｍ
ＯＳコンデンサＣ１０の酸化膜としてＭＯＳトランジス
タのゲート酸化膜を用いると、ＭＯＳコンデンサＣ１０
を構成するゲート酸化膜の両端には、（１５Ｖ＋Ｖｇｓ
（Ｎ１））／Ｔｏｘの電界が印加される。
と、位相補償用コンデンサＣ１０の高電位側には、１５
Ｖに出力トランジスタＮ１のゲート・ソース間電圧Ｖｇ
ｓ（Ｎ１）を加えた電圧が印加される。したがって、Ｍ
ＯＳコンデンサＣ１０の酸化膜としてＭＯＳトランジス
タのゲート酸化膜を用いると、ＭＯＳコンデンサＣ１０
を構成するゲート酸化膜の両端には、（１５Ｖ＋Ｖｇｓ
（Ｎ１））／Ｔｏｘの電界が印加される。
【０００９】ここで、Ｖｇｓ（Ｎ１）＝０．６Ｖ、Ｔｏ
ｘ＝１０ｎｍ（ナノメータ）とすると、ＭＯＳコンデン
サＣ１０の両端には、１５．６Ｖ／１０ｎｍの電界が発
生する。この電界は、１０ｎｍの酸化膜厚の破壊電界強
度５／１０ｎｍよりも３倍以上大きいことから、ＭＯＳ
コンデンサＣ１０の酸化膜として、単位面積当たりの容
量値の大きいゲート酸化膜を用いることができない。
ｘ＝１０ｎｍ（ナノメータ）とすると、ＭＯＳコンデン
サＣ１０の両端には、１５．６Ｖ／１０ｎｍの電界が発
生する。この電界は、１０ｎｍの酸化膜厚の破壊電界強
度５／１０ｎｍよりも３倍以上大きいことから、ＭＯＳ
コンデンサＣ１０の酸化膜として、単位面積当たりの容
量値の大きいゲート酸化膜を用いることができない。
【００１０】この理由により、位相補償用コンデンサＣ
１０の酸化膜としては、フィールド酸化膜などの厚い酸
化膜を用いなくてはならず、単位面積当たりの容量値が
小さくなることから、ＭＯＳコンデンサＣ１０の面積が
大きくなるという問題がある。
１０の酸化膜としては、フィールド酸化膜などの厚い酸
化膜を用いなくてはならず、単位面積当たりの容量値が
小さくなることから、ＭＯＳコンデンサＣ１０の面積が
大きくなるという問題がある。
【００１１】また、コンデンサとＭＯＳトランジスタか
ら構成された位相補償回路と、このＭＯＳトランジスタ
のゲートに一定電圧を印加する電圧発生回路とを用いた
演算増幅回路については、特開平０７−１０６８７１号
公報に記載の技術を参照することができる。上記公報に
記載の演算増幅回路を構成する位相補償回路６５と電圧
発生回路７２について、図７を参照して説明する。
ら構成された位相補償回路と、このＭＯＳトランジスタ
のゲートに一定電圧を印加する電圧発生回路とを用いた
演算増幅回路については、特開平０７−１０６８７１号
公報に記載の技術を参照することができる。上記公報に
記載の演算増幅回路を構成する位相補償回路６５と電圧
発生回路７２について、図７を参照して説明する。
【００１２】図７に示す位相補償回路６５は、演算増幅
回路の出力端子３０に一端が接続されたコンデンサＣ１
１と、ドレインがコンデンサＣ１１の他端に接続され、
ゲートに電圧発生回路７２の出力端子１４が接続された
ＮチャネルトランジスタＮ１５とから構成される。
回路の出力端子３０に一端が接続されたコンデンサＣ１
１と、ドレインがコンデンサＣ１１の他端に接続され、
ゲートに電圧発生回路７２の出力端子１４が接続された
ＮチャネルトランジスタＮ１５とから構成される。
【００１３】また、電圧発生回路７２は、ソースが電源
端子１ａに接続され、ゲートとドレインが共に抵抗Ｒ４
の一端に接続されたＰチャネルトランジスタＰ５と、他
端がＧＮＤ端子に接続された抵抗Ｒ４とから構成され
る。
端子１ａに接続され、ゲートとドレインが共に抵抗Ｒ４
の一端に接続されたＰチャネルトランジスタＰ５と、他
端がＧＮＤ端子に接続された抵抗Ｒ４とから構成され
る。
【００１４】前述した場合と同様に出力端子３０の出力
電圧が１５Ｖのとき、位相補償用コンデンサＣ１１の高
電位側には１５Ｖが印加される。一方、コンデンサＣ１
１の低電位側は、ＮチャネルトランジスタＮ１５のオン
抵抗を介してＮチャネルトランジスタＮ６のゲートに接
続しているので、電圧としては０．６Ｖ程度である。
電圧が１５Ｖのとき、位相補償用コンデンサＣ１１の高
電位側には１５Ｖが印加される。一方、コンデンサＣ１
１の低電位側は、ＮチャネルトランジスタＮ１５のオン
抵抗を介してＮチャネルトランジスタＮ６のゲートに接
続しているので、電圧としては０．６Ｖ程度である。
【００１５】したがって、コンデンサＣ１１の両端に
は、１５Ｖ−０．６Ｖ＝１４．４Ｖ程度の電圧が印加さ
れるので、単位面積当たりの容量値の大きいゲート酸化
膜から形成されるＭＯＳコンデンサを使用することがで
きない。このため、コンデンサＣ１１の面積が大きくな
るという問題がある。
は、１５Ｖ−０．６Ｖ＝１４．４Ｖ程度の電圧が印加さ
れるので、単位面積当たりの容量値の大きいゲート酸化
膜から形成されるＭＯＳコンデンサを使用することがで
きない。このため、コンデンサＣ１１の面積が大きくな
るという問題がある。
【００１６】
【発明が解決しようとする課題】上述した従来の定電圧
回路及び演算増幅回路は、位相補償用に用いるＭＯＳコ
ンデンサに印加される電圧が大きいため、このＭＯＳコ
ンデンサの酸化膜として、単位面積当たりの容量値の大
きいゲート酸化膜を用いることができない。したがっ
て、フィールド酸化膜などの厚い酸化膜を用いなくては
ならず、ＭＯＳコンデンサの面積が大きくなり、位相補
償回路を内蔵する定電圧回路の面積も増大するという問
題がある。
回路及び演算増幅回路は、位相補償用に用いるＭＯＳコ
ンデンサに印加される電圧が大きいため、このＭＯＳコ
ンデンサの酸化膜として、単位面積当たりの容量値の大
きいゲート酸化膜を用いることができない。したがっ
て、フィールド酸化膜などの厚い酸化膜を用いなくては
ならず、ＭＯＳコンデンサの面積が大きくなり、位相補
償回路を内蔵する定電圧回路の面積も増大するという問
題がある。
【００１７】このため本発明の目的は、高電圧出力時に
おいても、位相補償用コンデンサの両端電圧に印加され
る電圧を低くし、薄い絶縁膜を用いて位相補償用コンデ
ンサを形成することにより、位相補償用コンデンサ及び
位相補償回路を内蔵する定電圧回路の面積を小さくした
定電圧回路を提供することにある。
おいても、位相補償用コンデンサの両端電圧に印加され
る電圧を低くし、薄い絶縁膜を用いて位相補償用コンデ
ンサを形成することにより、位相補償用コンデンサ及び
位相補償回路を内蔵する定電圧回路の面積を小さくした
定電圧回路を提供することにある。
【００１８】
【課題を解決するための手段】そのため、本発明による
定電圧回路は、バイアス電圧が供給される基準電圧端子
と、前記バイアス電圧を基準とした所定の入力電圧が印
加される入力端子と、ドレインが前記入力端子に接続さ
れソースが一定電圧である出力電圧を取り出す出力端子
に接続された出力トランジスタと、所定の入力信号を増
幅し出力端子が前記出力トランジスタのゲートに接続さ
れた増幅回路と、前記増幅回路の出力端子に接続された
位相補償回路を備えた定電圧回路において、前記位相補
償回路は、ドレインが前記入力端子に接続されゲートが
前記増幅回路の出力端子に接続された第１のＭＯＳトラ
ンジスタと、ソースが前記第１のＭＯＳトランジスタの
ソースに接続されドレイン及びゲートが共に一定電圧を
発生する電圧発生回路の出力端子に接続された第２のＭ
ＯＳトランジスタと、一端が前記第１のＭＯＳトランジ
スタのゲートに接続され他端が前記第２のＭＯＳトラン
ジスタのゲートに接続された位相補償用コンデンサとを
備えて構成される。
定電圧回路は、バイアス電圧が供給される基準電圧端子
と、前記バイアス電圧を基準とした所定の入力電圧が印
加される入力端子と、ドレインが前記入力端子に接続さ
れソースが一定電圧である出力電圧を取り出す出力端子
に接続された出力トランジスタと、所定の入力信号を増
幅し出力端子が前記出力トランジスタのゲートに接続さ
れた増幅回路と、前記増幅回路の出力端子に接続された
位相補償回路を備えた定電圧回路において、前記位相補
償回路は、ドレインが前記入力端子に接続されゲートが
前記増幅回路の出力端子に接続された第１のＭＯＳトラ
ンジスタと、ソースが前記第１のＭＯＳトランジスタの
ソースに接続されドレイン及びゲートが共に一定電圧を
発生する電圧発生回路の出力端子に接続された第２のＭ
ＯＳトランジスタと、一端が前記第１のＭＯＳトランジ
スタのゲートに接続され他端が前記第２のＭＯＳトラン
ジスタのゲートに接続された位相補償用コンデンサとを
備えて構成される。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は、本発明の定電圧回路の第１の実施
の形態を示した回路図である。なお、図６と共通の構成
要素には共通の参照文字／数字を付してある。
の形態を示した回路図である。なお、図６と共通の構成
要素には共通の参照文字／数字を付してある。
【００２１】本実施の形態による定電圧回路は、図６に
示す入力端子１、ＧＮＤ端子２、出力端子３、基準電圧
源４、誤差増幅器５、出力トランジスタＮ１、抵抗Ｒ
１，Ｒ２に加え、位相補償回路６１を備えている。
示す入力端子１、ＧＮＤ端子２、出力端子３、基準電圧
源４、誤差増幅器５、出力トランジスタＮ１、抵抗Ｒ
１，Ｒ２に加え、位相補償回路６１を備えている。
【００２２】位相補償回路６１は、ドレインが入力端子
１に接続され、ゲートが出力トランジスタＮ１のゲート
及び誤差増幅器５の出力端子５１に共通に接続されたＮ
チャネルトランジスタＮ２と、一端が出力トランジスタ
Ｎ１のゲート及び誤差増幅器５の出力端子５１に接続さ
れた位相補償用コンデンサＣ１と、ソースがＮチャネル
トランジスタＮ２のソースに接続され、ゲート及びドレ
インが共にコンデンサＣ１の他端に接続されたＰチャネ
ルトランジスタＰ１と、端子８がＰチャネルトランジス
タＰ１のゲート及びドレインに接続され端子９がＧＮＤ
端子２に接続された電圧発生回路７１とを備え構成され
る。
１に接続され、ゲートが出力トランジスタＮ１のゲート
及び誤差増幅器５の出力端子５１に共通に接続されたＮ
チャネルトランジスタＮ２と、一端が出力トランジスタ
Ｎ１のゲート及び誤差増幅器５の出力端子５１に接続さ
れた位相補償用コンデンサＣ１と、ソースがＮチャネル
トランジスタＮ２のソースに接続され、ゲート及びドレ
インが共にコンデンサＣ１の他端に接続されたＰチャネ
ルトランジスタＰ１と、端子８がＰチャネルトランジス
タＰ１のゲート及びドレインに接続され端子９がＧＮＤ
端子２に接続された電圧発生回路７１とを備え構成され
る。
【００２３】次に、図２（ａ）〜（ｅ）に示す回路図を
参照して、本発明による電圧発生回路７１について説明
する。
参照して、本発明による電圧発生回路７１について説明
する。
【００２４】図２（ａ），（ｂ）に示す電圧発生回路
は、それぞれゲート・ドレインを接続してダイオード構
成としたＰチャネルトランジスタＰ２１〜Ｐ２ｎ及びＮ
チャネルトランジスタＮ２１〜Ｎ２ｎを、端子８と端子
９との間に１個、又は複数個直列に接続して構成され
る。端子８と端子９間に発生する電圧は、直列に接続す
るトランジスタの数を調整することにより任意に設定す
ることができる。
は、それぞれゲート・ドレインを接続してダイオード構
成としたＰチャネルトランジスタＰ２１〜Ｐ２ｎ及びＮ
チャネルトランジスタＮ２１〜Ｎ２ｎを、端子８と端子
９との間に１個、又は複数個直列に接続して構成され
る。端子８と端子９間に発生する電圧は、直列に接続す
るトランジスタの数を調整することにより任意に設定す
ることができる。
【００２５】また、図２（ｃ）に示す電圧発生回路は、
それぞれゲート・ドレインを接続してダイオード構成と
したＰチャネルトランジスタＰ２１〜Ｐ２ｍ及びＮチャ
ネルトランジスタＮ２１〜Ｎ２ｍの両方を、端子８と端
子９との間に１個、又は複数個直列に接続して構成され
る。
それぞれゲート・ドレインを接続してダイオード構成と
したＰチャネルトランジスタＰ２１〜Ｐ２ｍ及びＮチャ
ネルトランジスタＮ２１〜Ｎ２ｍの両方を、端子８と端
子９との間に１個、又は複数個直列に接続して構成され
る。
【００２６】一般に、ＰチャネルトランジスタとＮチャ
ネルトランジスタのしきい値はそれぞれ異なるので、直
列接続するＰチャネルトランジスタ及びＮチャネルトラ
ンジスタの数を調整することにより、より細かく出力電
圧を設定することができる。さらに、端子８に発生する
電圧の温度係数を調整することも可能である。
ネルトランジスタのしきい値はそれぞれ異なるので、直
列接続するＰチャネルトランジスタ及びＮチャネルトラ
ンジスタの数を調整することにより、より細かく出力電
圧を設定することができる。さらに、端子８に発生する
電圧の温度係数を調整することも可能である。
【００２７】また、図２（ｄ）に示す電圧発生回路は、
ソース又はドレインとウェル間などのＰＮ接合によるダ
イオードＤ１〜Ｄｎを、端子８と端子９との間に１個、
又は複数個直列に接続して構成され、電流の駆動能力が
高く、発生する電圧のばらつきも少ないという特徴があ
る。
ソース又はドレインとウェル間などのＰＮ接合によるダ
イオードＤ１〜Ｄｎを、端子８と端子９との間に１個、
又は複数個直列に接続して構成され、電流の駆動能力が
高く、発生する電圧のばらつきも少ないという特徴があ
る。
【００２８】また、図２（ｅ）に示す電圧発生回路は、
図２（ａ）〜（ｄ）に示す電圧発生回路に直列に抵抗Ｒ
３を挿入したものであり、抵抗の挿入位置はどこであっ
てもかまわない。抵抗Ｒ３の抵抗値を選択することによ
り、任意の電圧を端子８に発生させることができる。ま
た、端子８に発生する出力電圧を高くする場合には、抵
抗値を大きくするだけでよいので、電圧発生回路のレイ
アウト面積を小さくすることが可能である。
図２（ａ）〜（ｄ）に示す電圧発生回路に直列に抵抗Ｒ
３を挿入したものであり、抵抗の挿入位置はどこであっ
てもかまわない。抵抗Ｒ３の抵抗値を選択することによ
り、任意の電圧を端子８に発生させることができる。ま
た、端子８に発生する出力電圧を高くする場合には、抵
抗値を大きくするだけでよいので、電圧発生回路のレイ
アウト面積を小さくすることが可能である。
【００２９】なお、図２（ａ），（ｂ）に（ｄ）のダイ
オードチェーンを挿入するなどにより、図２（ａ）〜
（ｅ）を任意に組み合わせても良い。次に、本実施の形
態による定電圧回路を構成する位相補償回路６１につい
て説明する。
オードチェーンを挿入するなどにより、図２（ａ）〜
（ｅ）を任意に組み合わせても良い。次に、本実施の形
態による定電圧回路を構成する位相補償回路６１につい
て説明する。
【００３０】図１において、出力端子３の出力電圧Ｖｏ
ｕｔが１５Ｖのとき、コンデンサＣ１の高電位側の電圧
Ｖ（Ｈ）と低電位側の電圧Ｖ（Ｌ）は、それぞれ次の
（３）式及び（４）式により与えられる。
ｕｔが１５Ｖのとき、コンデンサＣ１の高電位側の電圧
Ｖ（Ｈ）と低電位側の電圧Ｖ（Ｌ）は、それぞれ次の
（３）式及び（４）式により与えられる。
【００３１】 Ｖ（Ｈ）＝Ｖｏｕｔ＋Ｖｇｓ（Ｎ１） ・・・（３） Ｖ（Ｌ）＝Ｖ（Ｈ）−Ｖｇｓ（Ｎ２）−Ｖｇｓ（Ｐ１） ・・・（４） ここで、Ｖｇｓ（Ｎ２）、Ｖｇｓ（Ｐ１）は、それぞれ
ＮチャネルトランジスタＮ２及びＰチャネルトランジス
タＰ１のゲート・ソース間電圧である。（３）式及び
（４）式より、コンデンサＣ１の両端に印加される電圧
Ｖ（Ｃ１）は、Ｖ（Ｃ１）＝Ｖ（Ｈ）−Ｖ（Ｌ）＝Ｖｇ
ｓ（Ｎ２）＋Ｖｇｓ（Ｐ１） ・・・（５） となる。（５）式からわかるように、コンデンサＣ１の
両端に印加される電圧Ｖ（Ｃ１）は、出力電圧Ｖｏｕｔ
に依存せず、Ｐチャネルトランジスタ及びＮチャネルト
ランジスタのしきい値をそれぞれＶｔ（Ｐ）、Ｖｔ
（Ｎ）とすると、高々Ｖｔ（Ｐ）＋Ｖｔ（Ｎ）＝約１．
２Ｖ程度である。すなわち、高電位側の電圧Ｖ（Ｈ）
は、約１５．６Ｖと高いものの、低電位側の電圧Ｖ
（Ｌ）も電圧発生回路７１により高電位になっているた
め、コンデンサＣ１の両端に印加される電圧は低電圧と
なる。
ＮチャネルトランジスタＮ２及びＰチャネルトランジス
タＰ１のゲート・ソース間電圧である。（３）式及び
（４）式より、コンデンサＣ１の両端に印加される電圧
Ｖ（Ｃ１）は、Ｖ（Ｃ１）＝Ｖ（Ｈ）−Ｖ（Ｌ）＝Ｖｇ
ｓ（Ｎ２）＋Ｖｇｓ（Ｐ１） ・・・（５） となる。（５）式からわかるように、コンデンサＣ１の
両端に印加される電圧Ｖ（Ｃ１）は、出力電圧Ｖｏｕｔ
に依存せず、Ｐチャネルトランジスタ及びＮチャネルト
ランジスタのしきい値をそれぞれＶｔ（Ｐ）、Ｖｔ
（Ｎ）とすると、高々Ｖｔ（Ｐ）＋Ｖｔ（Ｎ）＝約１．
２Ｖ程度である。すなわち、高電位側の電圧Ｖ（Ｈ）
は、約１５．６Ｖと高いものの、低電位側の電圧Ｖ
（Ｌ）も電圧発生回路７１により高電位になっているた
め、コンデンサＣ１の両端に印加される電圧は低電圧と
なる。
【００３２】したがって、コンデンサＣ１を単位面積当
たりの容量値が大きいゲート酸化膜を用いて形成して
も、コンデンサＣ１に印加される電圧が十分小さいの
で、コンデンサＣ１を形成するゲート酸化膜が破壊され
ることはない。これにより、コンデンサＣ１の面積を小
さくすることができ、本発明による定電圧回路を半導体
基板上に形成したときの面積も小さくすることが可能で
ある。
たりの容量値が大きいゲート酸化膜を用いて形成して
も、コンデンサＣ１に印加される電圧が十分小さいの
で、コンデンサＣ１を形成するゲート酸化膜が破壊され
ることはない。これにより、コンデンサＣ１の面積を小
さくすることができ、本発明による定電圧回路を半導体
基板上に形成したときの面積も小さくすることが可能で
ある。
【００３３】上記において、コンデンサを形成する絶縁
膜としてゲート酸化膜を用いた場合について述べたが、
チッ化膜、タンタルオキサイドＴａ2Ｏ5等の絶縁膜を用
いても良い。
膜としてゲート酸化膜を用いた場合について述べたが、
チッ化膜、タンタルオキサイドＴａ2Ｏ5等の絶縁膜を用
いても良い。
【００３４】次に、本発明の定電圧回路の第２の実施の
形態について図３を参照して説明する。
形態について図３を参照して説明する。
【００３５】本実施の形態による定電圧回路は、入力端
子１とＮチャネルトランジスタＮ２のドレイン間に定電
流回路１０を挿入した他は、図１に示す定電圧回路と同
様である。
子１とＮチャネルトランジスタＮ２のドレイン間に定電
流回路１０を挿入した他は、図１に示す定電圧回路と同
様である。
【００３６】定電流回路１０により、Ｎチャネルトラン
ジスタＮ２とＰチャネルトランジスタＰ１及び電圧発生
回路７１に、入力端子１に印加される入力電圧に依らず
一定電流が流れるため、位相補償回路の回路動作が安定
するという特徴がある。
ジスタＮ２とＰチャネルトランジスタＰ１及び電圧発生
回路７１に、入力端子１に印加される入力電圧に依らず
一定電流が流れるため、位相補償回路の回路動作が安定
するという特徴がある。
【００３７】次に、本発明の定電圧回路の第３の実施の
形態について図４を参照して説明する。
形態について図４を参照して説明する。
【００３８】本実施の形態による定電圧回路は、出力ト
ランジスタＮ１のゲートとＧＮＤ端子２との間に第２の
位相補償用コンデンサＣ２を追加した他は、図３に示す
定電圧回路と同様である。
ランジスタＮ１のゲートとＧＮＤ端子２との間に第２の
位相補償用コンデンサＣ２を追加した他は、図３に示す
定電圧回路と同様である。
【００３９】コンデンサＣ２を追加することで、誤差増
幅回路５の出力端子５１からＧＮＤ端子をみたときの交
流的なインピーダンスを、より小さくすることができ
る。したがって、定電圧回路全体の位相余裕度をより大
きくすることができる。また、コンデンサＣ２に印加さ
れる電圧は大きくなるため、コンデンサＣ２の絶縁膜
は、コンデンサＣ１を形成する絶縁膜より厚くして形成
する。
幅回路５の出力端子５１からＧＮＤ端子をみたときの交
流的なインピーダンスを、より小さくすることができ
る。したがって、定電圧回路全体の位相余裕度をより大
きくすることができる。また、コンデンサＣ２に印加さ
れる電圧は大きくなるため、コンデンサＣ２の絶縁膜
は、コンデンサＣ１を形成する絶縁膜より厚くして形成
する。
【００４０】次に、本発明の定電圧回路の第４の実施の
形態について図５を参照して説明する。
形態について図５を参照して説明する。
【００４１】本実施の形態による定電圧回路を構成する
位相補償回路６４は、位相補償用コンデンサＣ１と電圧
発生回路７１から構成され、構成が簡単であるため素子
数が少ないという特徴がある。
位相補償回路６４は、位相補償用コンデンサＣ１と電圧
発生回路７１から構成され、構成が簡単であるため素子
数が少ないという特徴がある。
【００４２】コンデンサＣ１の高電位側の電圧は高いの
で、コンデンサＣ１の低電位側の電圧を電圧発生回路７
１により調整し、コンデンサＣ１の両端に印加される電
圧Ｖ（Ｃ１）が低くなるように設定している。
で、コンデンサＣ１の低電位側の電圧を電圧発生回路７
１により調整し、コンデンサＣ１の両端に印加される電
圧Ｖ（Ｃ１）が低くなるように設定している。
【００４３】なお、上記においては定電圧回路に位相補
償回路を適用した場合についてのみ述べたが、定電圧回
路に限らず、増幅回路の出力により出力トランジスタの
ゲートを駆動する回路構成であれば、同様に本発明の特
徴部分をなす位相補償回路を適用可能である。
償回路を適用した場合についてのみ述べたが、定電圧回
路に限らず、増幅回路の出力により出力トランジスタの
ゲートを駆動する回路構成であれば、同様に本発明の特
徴部分をなす位相補償回路を適用可能である。
【００４４】
【発明の効果】以上説明したように、本発明による定電
圧回路は、出力電圧が高くなっても、位相補償回路を構
成する位相補償用コンデンサの両端に印加される電圧が
低いので、位相補償用コンデンサを形成する絶縁膜を薄
くすることができる。これにより、位相補償用コンデン
サ及び位相補償回路を内蔵した定電圧回路の面積を小さ
くすることができる。
圧回路は、出力電圧が高くなっても、位相補償回路を構
成する位相補償用コンデンサの両端に印加される電圧が
低いので、位相補償用コンデンサを形成する絶縁膜を薄
くすることができる。これにより、位相補償用コンデン
サ及び位相補償回路を内蔵した定電圧回路の面積を小さ
くすることができる。
【図１】本発明の定電圧回路の第１の実施の形態を示す
回路図である。
回路図である。
【図２】本発明の定電圧回路を構成する電圧発生回路を
示す回路図である。
示す回路図である。
【図３】本発明の定電圧回路の第２の実施の形態を示す
回路図である。
回路図である。
【図４】本発明の定電圧回路の第３の実施の形態を示す
回路図である。
回路図である。
【図５】本発明の定電圧回路の第４の実施の形態を示す
回路図である。
回路図である。
【図６】従来の定電圧回路を示す回路図である。
【図７】従来の演算増幅回路を示す回路図である。
１ 入力端子 １ａ 電源端子 ２ ＧＮＤ端子 ３，１４，３０，４１，５１ 出力端子 ４ 基準電圧源 ５ 誤差増幅回路 ６１〜６５ 位相補償回路 ７１，７２ 電圧発生回路 ８，９，１１，１２，１３ 端子 １０ 定電流回路 Ｃ１，Ｃ２，Ｃ１０，Ｃ１１ コンデンサ Ｄ１〜Ｄｎ ダイオード Ｒ１〜Ｒ４ 抵抗 Ｎ１ 出力トランジスタ Ｎ２〜Ｎ６，Ｎ２１〜Ｎ２ｎ，Ｎ２ｍ Ｎチャネルト
ランジスタ Ｐ１〜Ｐ６，Ｐ２１〜Ｐ２ｎ，Ｐ２ｍ
ランジスタ Ｐ１〜Ｐ６，Ｐ２１〜Ｐ２ｎ，Ｐ２ｍ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−127763（ＪＰ，Ａ) 特開 平５−127764（ＪＰ，Ａ) 特開 昭57−50462（ＪＰ，Ａ) 特開 平５−210986（ＪＰ，Ａ) 実開 昭62−17118（ＪＰ，Ｕ) 実開 昭62−23438（ＪＰ，Ｕ) 実開 昭62−80319（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618 H01L 27/04 H01L 29/80 H03F 1/30 - 1/40
Claims (7)
- 【請求項１】 バイアス電圧が供給される基準電圧端子
と、前記バイアス電圧を基準とした所定の入力電圧が印
加される入力端子と、ドレインが前記入力端子に接続さ
れソースが一定電圧である出力電圧を取り出す出力端子
に接続された出力トランジスタと、所定の入力信号を増
幅し出力端子が前記出力トランジスタのゲートに接続さ
れた増幅回路と、前記増幅回路の出力端子に接続された
位相補償回路を備えた定電圧回路において、 前記位相補償回路は、ドレインが前記入力端子に接続さ
れゲートが前記増幅回路の出力端子に接続された第１の
ＭＯＳトランジスタと、 ソースが前記第１のＭＯＳトランジスタのソースに接続
されドレイン及びゲートが共に一定電圧を発生する電圧
発生回路の出力端子に接続された第２のＭＯＳトランジ
スタと、 一端が前記第１のＭＯＳトランジスタのゲートに接続さ
れ他端が前記第２のＭＯＳトランジスタのゲートに接続
された位相補償用コンデンサとを備えたことを特徴とす
る定電圧回路。 - 【請求項２】 前記出力端子と前記基準電圧端子間に前
記一定電圧である出力電圧を分圧した分圧電圧を出力す
る分圧回路が接続され、前記増幅回路は、非反転入力端
子に印加された基準電圧と、反転入力端子に印加された
前記分圧電圧との差電圧を増幅する請求項１記載の定電
圧回路。 - 【請求項３】 前記入力端子と前記第１のＭＯＳトラン
ジスタのドレイン間に一定電流を流す定電流回路が挿入
された請求項１又は２記載の定電圧回路。 - 【請求項４】 前記出力トランジスタのゲートと前記基
準電圧端子間に位相補償用の第２の位相補償用コンデン
サを挿入した請求項１乃至３記載の定電圧回路。 - 【請求項５】 バイアス電圧が供給される基準電圧端子
と、前記バイアス電圧を基準とした所定の入力電圧が印
加される入力端子と、ドレインが前記入力端子に接続さ
れソースが一定電圧である出力電圧を取り出す出力端子
に接続された出力トランジスタと、所定の入力信号を増
幅し出力端子が前記出力トランジスタのゲートに接続さ
れた増幅回路と、前記増幅回路の出力端子に接続された
位相補償回路を備えた定電圧回路において、 前記位相補償回路は、一端が前記出力トランジスタのゲ
ートに接続され他端が一定電圧を発生する電圧発生回路
の出力端子に接続された位相補償用コンデンサとを備
え、 前記出力端子と前記基準電圧端子間に前記一定電圧であ
る出力電圧を分圧した分圧電圧を出力する分圧回路が接
続され、前記増幅回路は、非反転入力端子に印加された
基準電圧と、反転入力端子に印加された前記分圧電圧と
の差電圧を増幅する 定電圧回路。 - 【請求項６】 前記位相補償用コンデンサの電極間の絶
縁膜は、ＭＯＳトランジスタのゲート膜であることを特
徴とする請求項１乃至５記載の定電圧回路。 - 【請求項７】 前記電圧発生回路は、ゲートとドレイン
が接続されたＰチャネルトランジスタと、ゲートとドレ
インが接続されたＮチャネルトランジスタとＰＮ接合ダ
イオード及び抵抗とが、単独に直列接続され、又は前記
Ｐチャネルトランジスタと前記Ｎチャネルトランジスタ
と前記ＰＮ接合ダイオード及び前記抵抗の幾つかが直列
接続されて構成されたことを特徴とする請求項１乃至６
記載の定電圧回路。
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| Application Number | Priority Date | Filing Date | Title |
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| JP14094498A JP3360025B2 (ja) | 1998-05-22 | 1998-05-22 | 定電圧回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14094498A Expired - Fee Related JP3360025B2 (ja) | 1998-05-22 | 1998-05-22 | 定電圧回路 |
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- 1998-05-22 JP JP14094498A patent/JP3360025B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-07 US US09/306,801 patent/US6049200A/en not_active Expired - Fee Related
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