JPH0766945B2 - スタティック型メモリ - Google Patents
スタティック型メモリInfo
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- JPH0766945B2 JPH0766945B2 JP63223001A JP22300188A JPH0766945B2 JP H0766945 B2 JPH0766945 B2 JP H0766945B2 JP 63223001 A JP63223001 A JP 63223001A JP 22300188 A JP22300188 A JP 22300188A JP H0766945 B2 JPH0766945 B2 JP H0766945B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体記憶装置、特にMOS型電界効果トランジ
スタを用いた相補型（CMOS）スタティック型メモリに関
する。
スタを用いた相補型（CMOS）スタティック型メモリに関
する。
（従来の技術） 従来のCMOSスタティック型メモリの一例を第３図に示
す。即ち、メモリセルMCは、電源VCCに接続されたプル
アップ用高抵抗R1，R2と、プルダウン用ｎ型MOSFETQ1，
Q2で構成されたフリップフロップ回路及び、ワード線WL
により選択制御され、それぞれビット線対BL,▲▼
に一端を接続し、他端をフリップフロップ回路の内部ノ
ードa,bに接続した伝送デート用トランジスタQ3，Q4に
より構成される。スタティック型メモリは、このメモリ
セルMCをワード線WL方向、ビット線BL方向に２次元状に
多数配列したメモリセルアレイからなり、アドレス入力
信号A0〜Anをデコーダ回路11によりデコードし、１本の
ワード線WLと１本のビット線BL,BLを選択することによ
り、所定のアドレスに対応づけられたメモリセルMCのデ
ータの読み出し，書き込みを行なう。データの読み出し
は、ビット線BL,▲▼の相補データをセンスアンプ
回路12で差動増幅し、出力回路13によってそのデータを
データ入出力信号ピンI/01〜I/0Mに出力する。Ｍはスタ
ティック型メモリの語長である。スタティック型メモリ
の制御は、チップ選択信号ピンCE、読み出し書き込み選
択信号ピンWE、出力選択信号ピンOEとデコーダ回路11に
よって生成されたアドレストランジション検出信号φAJ
を入力とするコントロール回路14によって行なわれる。
す。即ち、メモリセルMCは、電源VCCに接続されたプル
アップ用高抵抗R1，R2と、プルダウン用ｎ型MOSFETQ1，
Q2で構成されたフリップフロップ回路及び、ワード線WL
により選択制御され、それぞれビット線対BL,▲▼
に一端を接続し、他端をフリップフロップ回路の内部ノ
ードa,bに接続した伝送デート用トランジスタQ3，Q4に
より構成される。スタティック型メモリは、このメモリ
セルMCをワード線WL方向、ビット線BL方向に２次元状に
多数配列したメモリセルアレイからなり、アドレス入力
信号A0〜Anをデコーダ回路11によりデコードし、１本の
ワード線WLと１本のビット線BL,BLを選択することによ
り、所定のアドレスに対応づけられたメモリセルMCのデ
ータの読み出し，書き込みを行なう。データの読み出し
は、ビット線BL,▲▼の相補データをセンスアンプ
回路12で差動増幅し、出力回路13によってそのデータを
データ入出力信号ピンI/01〜I/0Mに出力する。Ｍはスタ
ティック型メモリの語長である。スタティック型メモリ
の制御は、チップ選択信号ピンCE、読み出し書き込み選
択信号ピンWE、出力選択信号ピンOEとデコーダ回路11に
よって生成されたアドレストランジション検出信号φAJ
を入力とするコントロール回路14によって行なわれる。
また、メモリセルMC周りの制御としてはノーマリオンの
ｎ型MOSFETQ5，Q6からなるビット線負荷回路７によって
ビット線BL,▲▼の読み出し時のプルアップ負荷と
して用い、選択されたメモリセルMCの属するワード線WL
をｐ型MOSFETQ9とｎ型MOSFETQ10で構成されたワード線
駆動回路２をデコーダ回路11の出力により高電位にし、
また選択されたメモリセルMCの属するビット線BL,BLを
デコーダ回路11の出力であるカラム選択信号CDにより選
択制御されるｎ型MOSFETQ7，Q8で構成されたカラム伝送
用ゲート３を選択することにより、メモリセルMCへのデ
ータのアクセスを行なう。
ｎ型MOSFETQ5，Q6からなるビット線負荷回路７によって
ビット線BL,▲▼の読み出し時のプルアップ負荷と
して用い、選択されたメモリセルMCの属するワード線WL
をｐ型MOSFETQ9とｎ型MOSFETQ10で構成されたワード線
駆動回路２をデコーダ回路11の出力により高電位にし、
また選択されたメモリセルMCの属するビット線BL,BLを
デコーダ回路11の出力であるカラム選択信号CDにより選
択制御されるｎ型MOSFETQ7，Q8で構成されたカラム伝送
用ゲート３を選択することにより、メモリセルMCへのデ
ータのアクセスを行なう。
CMOSスタティック型メモリでは第３図で示したコントロ
ール回路14、デコーダ回路11書き込み回路15、出力回路
13はCMOSプッシュプル論理回路と呼ばれるｐ型MOSFET,n
型MOSFETを相補的に接続した論理回路の組み合せで構成
される。第４図に２入力NAND論理の一例を示した。即
ち、ｐ型MOSFETQ21，Q22とｎ型MOSFETQ23より構成さ
れ、Ｃ＝Ａ・Ｂとなる。CMOSプッシュプル論理回路の特
徴は直流的な貫通電流が流れないため待機時の消費電力
を０にすることが可能なこと及び、出力が電源電位VCC
と接地電位VSSの間を完全に振幅することである。ここ
で、入力Ａのｎ型MOSFETQ23に注目すると、Q23の基板電
位は接地電位VSSに接続されるため、入力Ａが高電位、
即ちVCCの時、MOSFETQ23のゲート酸化膜の両端にはVCC
−VSS＝VCCの電位差がかかることがわかる。ｐ型MOSFET
についても同様にゲート酸化膜の両端にはVCCの電位差
がかかる。
ール回路14、デコーダ回路11書き込み回路15、出力回路
13はCMOSプッシュプル論理回路と呼ばれるｐ型MOSFET,n
型MOSFETを相補的に接続した論理回路の組み合せで構成
される。第４図に２入力NAND論理の一例を示した。即
ち、ｐ型MOSFETQ21，Q22とｎ型MOSFETQ23より構成さ
れ、Ｃ＝Ａ・Ｂとなる。CMOSプッシュプル論理回路の特
徴は直流的な貫通電流が流れないため待機時の消費電力
を０にすることが可能なこと及び、出力が電源電位VCC
と接地電位VSSの間を完全に振幅することである。ここ
で、入力Ａのｎ型MOSFETQ23に注目すると、Q23の基板電
位は接地電位VSSに接続されるため、入力Ａが高電位、
即ちVCCの時、MOSFETQ23のゲート酸化膜の両端にはVCC
−VSS＝VCCの電位差がかかることがわかる。ｐ型MOSFET
についても同様にゲート酸化膜の両端にはVCCの電位差
がかかる。
従来例第３図に示したようにCMOSスタティック型メモリ
の電源配線は、電源パッドVCCから直接供給される。従
って、コントロール回路14、デコーダ回路11、書き込み
回路15、出力回路13等、プシュプル論理回路で構成され
る回路のｎ型MOSFET,p型MOSFETのゲート酸化膜には電源
パッドにかかる電圧即ち外部電源電圧VCCが印加され
る。この事情はセンスアンプ回路12についてもほぼ同様
で、最悪値でVCCの電圧がMOSFETに印加される。メモリ
セルMC周辺の回路についても同じことがいえる。負荷の
高抵抗R1，R2に外部電源VCCを加えているため、メモリ
セルMCの内部ノードa,bにはVCCの電圧が加わる。従って
メモリセルMCを構成するプルダウン用ｎ型MOSFETQ1，Q2
のゲート酸化膜には外部電源電圧VCCが印加される。ま
た、ワード線駆動回路２もCMOSプッシュプル型インバー
タが用いられているのでワード線WLには外部電源電圧V
CCが印加される。このため、メモリセルMCの伝送ゲート
用トランジスタQ3，Q4のゲート酸化膜にも外部電源電圧
VCCがかかる。更に、書き込み時のビット線BL,BLの一方
は、接地電位になることから、ビット線負荷回路１を構
成するｎ型MOSFETQ5，Q6、及びカラム伝送ゲート用ｎ型
MOSFETQ7，Q8のゲート酸化膜にも外部電源電圧VCCが印
加される。
の電源配線は、電源パッドVCCから直接供給される。従
って、コントロール回路14、デコーダ回路11、書き込み
回路15、出力回路13等、プシュプル論理回路で構成され
る回路のｎ型MOSFET,p型MOSFETのゲート酸化膜には電源
パッドにかかる電圧即ち外部電源電圧VCCが印加され
る。この事情はセンスアンプ回路12についてもほぼ同様
で、最悪値でVCCの電圧がMOSFETに印加される。メモリ
セルMC周辺の回路についても同じことがいえる。負荷の
高抵抗R1，R2に外部電源VCCを加えているため、メモリ
セルMCの内部ノードa,bにはVCCの電圧が加わる。従って
メモリセルMCを構成するプルダウン用ｎ型MOSFETQ1，Q2
のゲート酸化膜には外部電源電圧VCCが印加される。ま
た、ワード線駆動回路２もCMOSプッシュプル型インバー
タが用いられているのでワード線WLには外部電源電圧V
CCが印加される。このため、メモリセルMCの伝送ゲート
用トランジスタQ3，Q4のゲート酸化膜にも外部電源電圧
VCCがかかる。更に、書き込み時のビット線BL,BLの一方
は、接地電位になることから、ビット線負荷回路１を構
成するｎ型MOSFETQ5，Q6、及びカラム伝送ゲート用ｎ型
MOSFETQ7，Q8のゲート酸化膜にも外部電源電圧VCCが印
加される。
このように従来例によるCMOSスタティック型メモリにお
いてはメモリセル、メモリセルの書き込み，読み出しを
行なう周辺回路、全てのMOSFETのゲート酸化膜の両端に
外部電源電圧VCCが直接印加される。これらのMOSFETの
酸化膜厚は１度の酸化工程で作成されるため、全て一定
で同一である。
いてはメモリセル、メモリセルの書き込み，読み出しを
行なう周辺回路、全てのMOSFETのゲート酸化膜の両端に
外部電源電圧VCCが直接印加される。これらのMOSFETの
酸化膜厚は１度の酸化工程で作成されるため、全て一定
で同一である。
ところでCMOSスタティック型メモリの大容量化、高集積
化を実現するためには、MOSFETのゲート長Ｌを短かくす
る必要があり、これにともない、MOSFETを最適化し、ト
ランジスタがオフしている時のサブスレッシホールド電
流を低減し、また、トランジスタのショートチャネル効
果を低減するためにゲート酸化膜を薄くする必要性があ
る。第５図にゲート長Ｌに対する最適なシリコンゲート
酸化膜toxの１例を示す。
化を実現するためには、MOSFETのゲート長Ｌを短かくす
る必要があり、これにともない、MOSFETを最適化し、ト
ランジスタがオフしている時のサブスレッシホールド電
流を低減し、また、トランジスタのショートチャネル効
果を低減するためにゲート酸化膜を薄くする必要性があ
る。第５図にゲート長Ｌに対する最適なシリコンゲート
酸化膜toxの１例を示す。
しかしながらゲート酸化膜厚toxが薄くなるにつれて、
酸化膜の長期信頼性上印加することのできる許容最大電
圧は低くなる。これはゲート酸化膜厚が薄くなるにつれ
て酸化膜中の電界が強くなるためである。第６図にシリ
コンゲート酸化膜厚toxに対する許容印加電圧の関係を
示す。一方CMOSスタティック型メモリの外部電源電圧V
CCは通常5V±0.5Vである。従って第５図及び第６図から
わかるようにゲート長0.6μｍ以下のMOSFETを用いて5V
外部電源電圧の大容量CMOSスタティック型メモリを従来
例によって構成した場合ゲート酸化膜の信頼性が低下
し、信頼性上製品として10年間の保障が不可能という欠
点がある。
酸化膜の長期信頼性上印加することのできる許容最大電
圧は低くなる。これはゲート酸化膜厚が薄くなるにつれ
て酸化膜中の電界が強くなるためである。第６図にシリ
コンゲート酸化膜厚toxに対する許容印加電圧の関係を
示す。一方CMOSスタティック型メモリの外部電源電圧V
CCは通常5V±0.5Vである。従って第５図及び第６図から
わかるようにゲート長0.6μｍ以下のMOSFETを用いて5V
外部電源電圧の大容量CMOSスタティック型メモリを従来
例によって構成した場合ゲート酸化膜の信頼性が低下
し、信頼性上製品として10年間の保障が不可能という欠
点がある。
このような欠点を補なう従来例の一例を第７図（ｂ）に
示した。第３図に示した従来例のブロック図を参考のた
め第７図（ａ）に示した。第７図（ａ）と（ｂ）の相違
点は第７図（ａ）が外部電源電圧VCCを直接周辺回路1
6、メモリセルMC、ワード線駆動回路２、ビット線負荷
回路１に用いられるMOSFETに印加しているのに対して、
第７図（ｂ）では、外部電源電圧VCCから電源電圧降下
回路17により、内部電源電圧VCC′（＜VCC）を生成して
周辺回路16、メモリセルMC、ワード線駆動回路２、ビッ
ト線負荷回路１に用いられるMOSFETに印加する点にあ
る。これにより、MOSFETのゲート酸化膜厚に印加される
電圧は外部電源電圧VCCより低いVCC′となり、ゲート酸
化膜の信頼性が向上する長所がある。
示した。第３図に示した従来例のブロック図を参考のた
め第７図（ａ）に示した。第７図（ａ）と（ｂ）の相違
点は第７図（ａ）が外部電源電圧VCCを直接周辺回路1
6、メモリセルMC、ワード線駆動回路２、ビット線負荷
回路１に用いられるMOSFETに印加しているのに対して、
第７図（ｂ）では、外部電源電圧VCCから電源電圧降下
回路17により、内部電源電圧VCC′（＜VCC）を生成して
周辺回路16、メモリセルMC、ワード線駆動回路２、ビッ
ト線負荷回路１に用いられるMOSFETに印加する点にあ
る。これにより、MOSFETのゲート酸化膜厚に印加される
電圧は外部電源電圧VCCより低いVCC′となり、ゲート酸
化膜の信頼性が向上する長所がある。
しかしながら、スタティック型メモリの瞬時消費電流は
通常100mAを越えるため、電源電圧降下回路17の電流容
量はこの瞬時消費電流に対し、マージンを十分取る必要
があるが、MOSFETで電源電圧降下回路17を構成した場
合、これに見合うだけの電流容量を取ることは困難であ
る。従って内部電源電圧VCC′の変動が大きくなり、メ
モリの内部動作が不安定になるという欠点がある。
通常100mAを越えるため、電源電圧降下回路17の電流容
量はこの瞬時消費電流に対し、マージンを十分取る必要
があるが、MOSFETで電源電圧降下回路17を構成した場
合、これに見合うだけの電流容量を取ることは困難であ
る。従って内部電源電圧VCC′の変動が大きくなり、メ
モリの内部動作が不安定になるという欠点がある。
また、このような電源電圧降下回路17は、内部電源電圧
VCC′を制御する参照電位発生回路を内蔵しているが、
この回路は待機時に10μＡ以上の消費電流を必要とす
る。このため、CMOSスタティック型メモリの特徴である
待機時消費電流２μＡ以下バッテリーバックアップ可能
という機能を失なってしまうという欠点もある。
VCC′を制御する参照電位発生回路を内蔵しているが、
この回路は待機時に10μＡ以上の消費電流を必要とす
る。このため、CMOSスタティック型メモリの特徴である
待機時消費電流２μＡ以下バッテリーバックアップ可能
という機能を失なってしまうという欠点もある。
（発明が解決しようとする問題点） 以上のように、外部電源電圧をｎ型MOSFETのゲートに加
えるメモリセルではゲート酸化膜の長期信頼性の点から
ゲート酸化膜を薄くすること、及びゲート長を短くする
ことが困難であり、大容量化，高集積化の妨げとなって
いた。
えるメモリセルではゲート酸化膜の長期信頼性の点から
ゲート酸化膜を薄くすること、及びゲート長を短くする
ことが困難であり、大容量化，高集積化の妨げとなって
いた。
又、大容量化，高集積化をするため、外部電源電圧降下
回路により低電圧の内部電源電圧を生成してスタティッ
ク型メモリ全体に加えられることが考えられるが、この
場合には、スタティック型メモリの瞬時消費電流に見合
ううだけの電流容量を取ることが困難であり、又、待機
時消費電流を増加させないという欠点がある。
回路により低電圧の内部電源電圧を生成してスタティッ
ク型メモリ全体に加えられることが考えられるが、この
場合には、スタティック型メモリの瞬時消費電流に見合
ううだけの電流容量を取ることが困難であり、又、待機
時消費電流を増加させないという欠点がある。
本発明は上記の点に鑑みてなされたもので、信頼性上問
題なく使用可能で、待機時消費電流を増加させることが
なく、大容量化，高集積化を行ない得るスタティック型
メモリを提供することを目的とする。
題なく使用可能で、待機時消費電流を増加させることが
なく、大容量化，高集積化を行ない得るスタティック型
メモリを提供することを目的とする。
［発明の構成］ （問題点を解決するための手段と作用） 本発明は上記目的を達成するため、メモリセルをワード
線方向及びビット線方向の２次元状に配列したメモリセ
ルアレイと、上記メモリセルの書き込み、読み出しを行
う周辺回路とよりなるスタティック型メモリであって、
１対のプルダウン用ｎ型MOSFETと１対のプルアップ用抵
抗素子を用いてなるフリップフロップ回路、及び上記フ
リップフロップ回路の出力端子対にそれぞれソースを接
続し、ゲートをワード線、ドレインをビット線対に接続
した１対の伝送ゲート用ｎ型MOSFETからなるメモリセル
を有し、このメモリセルに用いられたｎ型MOSFETとし
て、上記周辺回路のｎ型MOSFETのゲート酸化膜厚よりも
薄いゲート酸化膜厚を有し、かつ、ゲート長も短いｎ型
MOSFETを用いるスタティック型メモリにおいて、上記メ
モリセルに用いられるｎ型MOSFETに加えられる電圧とし
て、外部供給電圧より、周辺回路に用いられたゲート酸
化膜厚の厚いｎ型MOSFETの閾値だけ低い電圧を用いるこ
とを特徴とするもので、メモリセルのｎ型MOSFETのゲー
ト酸化膜を薄くすると共にゲート長を短くすることによ
り、大容量化、高集積化を可能にし、しかも、上記メモ
リセルに用いられるｎ型MOSFETに加えられる電圧とし
て、外部供給電圧より、周辺回路に用いられたゲート酸
化膜厚の厚いｎ型MOSFETの閾値だけ低い電圧を用いるこ
とにより、簡単な電源電圧降下回路を用いることできる
ので、待機時の消費電流を低減することができるもので
ある。
線方向及びビット線方向の２次元状に配列したメモリセ
ルアレイと、上記メモリセルの書き込み、読み出しを行
う周辺回路とよりなるスタティック型メモリであって、
１対のプルダウン用ｎ型MOSFETと１対のプルアップ用抵
抗素子を用いてなるフリップフロップ回路、及び上記フ
リップフロップ回路の出力端子対にそれぞれソースを接
続し、ゲートをワード線、ドレインをビット線対に接続
した１対の伝送ゲート用ｎ型MOSFETからなるメモリセル
を有し、このメモリセルに用いられたｎ型MOSFETとし
て、上記周辺回路のｎ型MOSFETのゲート酸化膜厚よりも
薄いゲート酸化膜厚を有し、かつ、ゲート長も短いｎ型
MOSFETを用いるスタティック型メモリにおいて、上記メ
モリセルに用いられるｎ型MOSFETに加えられる電圧とし
て、外部供給電圧より、周辺回路に用いられたゲート酸
化膜厚の厚いｎ型MOSFETの閾値だけ低い電圧を用いるこ
とを特徴とするもので、メモリセルのｎ型MOSFETのゲー
ト酸化膜を薄くすると共にゲート長を短くすることによ
り、大容量化、高集積化を可能にし、しかも、上記メモ
リセルに用いられるｎ型MOSFETに加えられる電圧とし
て、外部供給電圧より、周辺回路に用いられたゲート酸
化膜厚の厚いｎ型MOSFETの閾値だけ低い電圧を用いるこ
とにより、簡単な電源電圧降下回路を用いることできる
ので、待機時の消費電流を低減することができるもので
ある。
（実施例） 以下本発明の一実施例を第１図を参照して説明する。第
１図中、第３図と機能的に同様な部分は、同じ記号を付
けて、ここでは、その説明を省略する。
１図中、第３図と機能的に同様な部分は、同じ記号を付
けて、ここでは、その説明を省略する。
メモリセルMCのプルダウン用ｎ型MOSFETQ1，Q2及び伝送
ゲート用ｎ型MOSFETQ3，Q4は、ゲート長Ｌが短く例えば
ゲート長が0.6μｍ以下とし、ゲート酸化膜もゲート長
に応じてて最適化した薄い物例えばゲート酸化膜厚120
Å以下とする。これにより、チップ面積の大部分を占め
るメモリセルMCは加工的にゲート長Ｌの短いものを用い
ることができ、スタティック型メモリの高集積化，大容
量化を可能とする。
ゲート用ｎ型MOSFETQ3，Q4は、ゲート長Ｌが短く例えば
ゲート長が0.6μｍ以下とし、ゲート酸化膜もゲート長
に応じてて最適化した薄い物例えばゲート酸化膜厚120
Å以下とする。これにより、チップ面積の大部分を占め
るメモリセルMCは加工的にゲート長Ｌの短いものを用い
ることができ、スタティック型メモリの高集積化，大容
量化を可能とする。
メモリセル以外の回路が、ビット線負荷回路１、ワード
線駆動回路２、カラム伝送用ゲート３、コントロール回
路14、デコーダ回路11、センスアンプ回路12、書き込み
回路15、出力回路13からなることは第３図と同様である
が、これはCMOSスタティック型メモリに必要な機能であ
る。上記各回路を構成するｎ型及びｐ型MOSFETはメモリ
セルMCに用いたMOSFETより、ゲート酸化膜が厚くゲート
長が長いものを用いる。これはゲート酸化工程を１回追
加することで可能である。メモリセルMC以外の回路には
外部電源VCCが直接印加され、従ってゲート酸化膜には
外部電源電圧VCC即ち5Vが直接加わるが、このようにゲ
ート酸化膜が厚いMOSFETを用いるためゲート酸化膜の長
期信頼性が保障される。また、このMOSFETはゲート長が
ゲート酸化膜厚に対応して相対的に長いものを用いる。
これにより、MOSFETのショートチャネル効果等の特性を
劣化させることがない。更に、外部電源電圧VCCを直接
周辺回路に印加でき、電源降下回路を通さないので、電
源の電流容量不足の問題がなく、周辺回路の安定動作が
確保できる。また、電源降下回路を用いていないので待
機時の消費電力が増加することもない。
線駆動回路２、カラム伝送用ゲート３、コントロール回
路14、デコーダ回路11、センスアンプ回路12、書き込み
回路15、出力回路13からなることは第３図と同様である
が、これはCMOSスタティック型メモリに必要な機能であ
る。上記各回路を構成するｎ型及びｐ型MOSFETはメモリ
セルMCに用いたMOSFETより、ゲート酸化膜が厚くゲート
長が長いものを用いる。これはゲート酸化工程を１回追
加することで可能である。メモリセルMC以外の回路には
外部電源VCCが直接印加され、従ってゲート酸化膜には
外部電源電圧VCC即ち5Vが直接加わるが、このようにゲ
ート酸化膜が厚いMOSFETを用いるためゲート酸化膜の長
期信頼性が保障される。また、このMOSFETはゲート長が
ゲート酸化膜厚に対応して相対的に長いものを用いる。
これにより、MOSFETのショートチャネル効果等の特性を
劣化させることがない。更に、外部電源電圧VCCを直接
周辺回路に印加でき、電源降下回路を通さないので、電
源の電流容量不足の問題がなく、周辺回路の安定動作が
確保できる。また、電源降下回路を用いていないので待
機時の消費電力が増加することもない。
第１図に本発明の実施例によるワード線駆動回路の一例
を示した。通常のCMOSプッシュプルインバータの構成要
素であるｐ型MOSFETQ9,n型MOSFETQ10の間にノーマリオ
ン型のｎ型MOSFETQ11を挿入した構成をとる。このｎ型M
OSFETQ11のため、ワード線の高電位はゲート酸化膜の厚
いトランジスタであるｎ型MOSFETQ11の閾値電圧をVTNと
すると、VCC−VTNとなり、従ってメモリセルの伝送ゲー
ト用ｎ型MOSFETQ3，Q4のゲート酸化膜には直接外部電源
電圧VCCがかからない、ワード線駆動回路２は第１図に
示した構成である必要はなく、ワード線の高電位がVCC
−VTNになる他の回路を使ってもよい。また、VCCが5V付
近で、VCC−VTNをとり、VCCが3V付近でVCCとなるような
電源電圧依存性をもつ回路を使用することも可能であ
る。第２図にワード線WLにVCC−VTNを抽出するワード線
駆動回路のもう１例を示す。この回路はｎ型MOSFET
Q24，Q25及びインバータI1より構成されインバータI1は
デコーダ回路11内に設けられる。ノードN1は第１図と対
応する。
を示した。通常のCMOSプッシュプルインバータの構成要
素であるｐ型MOSFETQ9,n型MOSFETQ10の間にノーマリオ
ン型のｎ型MOSFETQ11を挿入した構成をとる。このｎ型M
OSFETQ11のため、ワード線の高電位はゲート酸化膜の厚
いトランジスタであるｎ型MOSFETQ11の閾値電圧をVTNと
すると、VCC−VTNとなり、従ってメモリセルの伝送ゲー
ト用ｎ型MOSFETQ3，Q4のゲート酸化膜には直接外部電源
電圧VCCがかからない、ワード線駆動回路２は第１図に
示した構成である必要はなく、ワード線の高電位がVCC
−VTNになる他の回路を使ってもよい。また、VCCが5V付
近で、VCC−VTNをとり、VCCが3V付近でVCCとなるような
電源電圧依存性をもつ回路を使用することも可能であ
る。第２図にワード線WLにVCC−VTNを抽出するワード線
駆動回路のもう１例を示す。この回路はｎ型MOSFET
Q24，Q25及びインバータI1より構成されインバータI1は
デコーダ回路11内に設けられる。ノードN1は第１図と対
応する。
更にメモリセルの高抵抗R1，R2にはノーマリオンｎ型MO
SFETQ12を介してやはり、VCC−VTNの供給電源VINTを印
加する。これにより、メモリセルの内部ノードa,bはVCC
−VTN以上にならないので、メモリセルのプルダウン用
ｎ型MOSFETQ1，Q2のゲート酸化膜には外部電源電圧VCC
が直接印加されない。また、メモリセルMCの高抵抗R1，
R2に流れる電流は1mA以下であるのでVINTの電流供給能
力は1mA程度で良く、VINTが、変動することはない。
SFETQ12を介してやはり、VCC−VTNの供給電源VINTを印
加する。これにより、メモリセルの内部ノードa,bはVCC
−VTN以上にならないので、メモリセルのプルダウン用
ｎ型MOSFETQ1，Q2のゲート酸化膜には外部電源電圧VCC
が直接印加されない。また、メモリセルMCの高抵抗R1，
R2に流れる電流は1mA以下であるのでVINTの電流供給能
力は1mA程度で良く、VINTが、変動することはない。
このようにメモリセルMCを構成するゲート酸化膜厚の薄
い全てのｎ型MOSFETQ1，Q2，Q3，Q4のゲート酸化膜厚に
は、外部電源電圧VCCが直接印加されず、それよりも1V
以上低いVCC−VTNの電圧がかかるため、メモリセルのゲ
ート酸化膜の長期信頼性も保障される。
い全てのｎ型MOSFETQ1，Q2，Q3，Q4のゲート酸化膜厚に
は、外部電源電圧VCCが直接印加されず、それよりも1V
以上低いVCC−VTNの電圧がかかるため、メモリセルのゲ
ート酸化膜の長期信頼性も保障される。
また、ゲート酸化膜厚の薄いMOSFETはメモリセルMCに用
いられるｎ型MOSFETのみなので、ゲート酸化膜厚の薄い
MOSFETはｎ型に対してのみ最適化すればよく、ｐ型MOSF
ETを作成する必要がなく、工程が容易になるという利点
がある。
いられるｎ型MOSFETのみなので、ゲート酸化膜厚の薄い
MOSFETはｎ型に対してのみ最適化すればよく、ｐ型MOSF
ETを作成する必要がなく、工程が容易になるという利点
がある。
［発明の効果］ 以上説明したように本発明のスタティック型メモリで
は、メモリセルを構成スルトランジスタにだけゲート酸
化膜が薄く、ゲート長の短い第１のｎ型MOSFETを用い、
それ以外のメモリセルの書き込み、読み出しを行う周辺
回路例えばビット線負荷回路、ワード線駆動回路、カラ
ム伝送用ゲート、コントロール回路、デコーダ回路、セ
ンスアンプ回路、書き込み回路、出力回路には第１のｎ
型MOSFETに比べてゲート酸化膜が厚く、ゲート長の長い
第２のｎ型MOSFETを用いることにより、メモリセル以外
の回路に外部電源電圧VCC即ち5Vを直接印加し、かつ、
ゲート酸化膜の長期信頼性を保障する効果がある。ま
た、メモリセルに用いる第１のｎ型MOSFETには、ワード
線駆動回路等の出力を第２のｎ型MOSFETの閾値VTNだけ
外部電源電圧から下ったVCC−VTNにすることにより、ゲ
ート酸化膜に外部電源電圧より低い電圧しかかからない
のでやはりゲート酸化膜の長期信頼性保障する効果があ
る。
は、メモリセルを構成スルトランジスタにだけゲート酸
化膜が薄く、ゲート長の短い第１のｎ型MOSFETを用い、
それ以外のメモリセルの書き込み、読み出しを行う周辺
回路例えばビット線負荷回路、ワード線駆動回路、カラ
ム伝送用ゲート、コントロール回路、デコーダ回路、セ
ンスアンプ回路、書き込み回路、出力回路には第１のｎ
型MOSFETに比べてゲート酸化膜が厚く、ゲート長の長い
第２のｎ型MOSFETを用いることにより、メモリセル以外
の回路に外部電源電圧VCC即ち5Vを直接印加し、かつ、
ゲート酸化膜の長期信頼性を保障する効果がある。ま
た、メモリセルに用いる第１のｎ型MOSFETには、ワード
線駆動回路等の出力を第２のｎ型MOSFETの閾値VTNだけ
外部電源電圧から下ったVCC−VTNにすることにより、ゲ
ート酸化膜に外部電源電圧より低い電圧しかかからない
のでやはりゲート酸化膜の長期信頼性保障する効果があ
る。
さらに、電源電圧降下回路を用いることなく、周辺回路
に外部電源電圧を直接印加できるので、周辺回路の動作
が不安定にならず、しかも電源電圧降下回路による待機
時消費電力の増加も招かない。
に外部電源電圧を直接印加できるので、周辺回路の動作
が不安定にならず、しかも電源電圧降下回路による待機
時消費電力の増加も招かない。
第１図は本発明のスタティック型メモリの一実施例を示
す回路図、第２図は本発明のスタティック型メモリにお
けるワード線駆動回路の他の実施例を示す回路図、第３
図は従来のスタティック型メモリの構成を示す回路図、
第４図はCMOSプッシュプル論理回路のうち２入力NANDを
示す回路図、第５図はゲート長Ｌに対する最適なｎ型MO
SFETのゲート酸化膜厚の関係を示すグラフ、第６図はゲ
ート酸化膜厚に対する許容印加電圧の関係を示すグラ
フ、第７図は従来のスタティック型メモリの電源電圧の
印加方式を示す概念図である。 １…ビット線負荷回路、２…ワード線駆動回路、３…カ
ラム伝送用ゲート、MC…メモリセル、Q1，Q2…メモリセ
ルプルダウン用ｎ型MOSFET、Q3，Q4…メモリセル伝送ゲ
ート用ｎ型MOSFET、Q5，Q6…ビット線プルアップ用ｎ型
MOSFET、Q7，Q8…カラム伝送ゲート用ｎ型MOSFET、Q9，
Q10，Q11…ワード線駆動用MOSFET、Q12…メモリセルプ
ルアップ用ｎ型MOSFET、R1，R2…メモリセルプルアップ
用高抵抗、BL,BL…ビット線、WL…ワード線。
す回路図、第２図は本発明のスタティック型メモリにお
けるワード線駆動回路の他の実施例を示す回路図、第３
図は従来のスタティック型メモリの構成を示す回路図、
第４図はCMOSプッシュプル論理回路のうち２入力NANDを
示す回路図、第５図はゲート長Ｌに対する最適なｎ型MO
SFETのゲート酸化膜厚の関係を示すグラフ、第６図はゲ
ート酸化膜厚に対する許容印加電圧の関係を示すグラ
フ、第７図は従来のスタティック型メモリの電源電圧の
印加方式を示す概念図である。 １…ビット線負荷回路、２…ワード線駆動回路、３…カ
ラム伝送用ゲート、MC…メモリセル、Q1，Q2…メモリセ
ルプルダウン用ｎ型MOSFET、Q3，Q4…メモリセル伝送ゲ
ート用ｎ型MOSFET、Q5，Q6…ビット線プルアップ用ｎ型
MOSFET、Q7，Q8…カラム伝送ゲート用ｎ型MOSFET、Q9，
Q10，Q11…ワード線駆動用MOSFET、Q12…メモリセルプ
ルアップ用ｎ型MOSFET、R1，R2…メモリセルプルアップ
用高抵抗、BL,BL…ビット線、WL…ワード線。
Claims (1)
- 【請求項１】メモリセルをワード線方向及びビット線方
向の２次元状に配列したメモリセルアレイと、上記メモ
リセルの書き込み、読み出しを行う周辺回路とよりなる
スタティック型メモリであって、 １対のプルダウン用ｎ型MOSFETと１対のプルアップ用抵
抗素子を用いてなるフリップフロップ回路、及び上記フ
リップフロップ回路の出力端子対にそれぞれソースを接
続し、ゲートをワード線、ドレインをビット線対に接続
した１対の伝送ゲート用ｎ型MOSFETからなるメモリセル
を有し、このメモリセルに用いられたｎ型MOSFETとし
て、上記周辺回路のｎ型MOSFETのゲート酸化膜厚よりも
薄いゲート酸化膜厚を有し、かつ、ゲート長も短いｎ型
MOSFETを用いるスタティック型メモリにおいて、 上記メモリセルに用いられるｎ型MOSFETに加えられる電
圧として、外部供給電圧より、周辺回路に用いられたゲ
ート酸化膜厚の厚いｎ型MOSFETの閾値だけ低い電圧を用
いることを特徴とするスタティック型メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223001A JPH0766945B2 (ja) | 1988-09-06 | 1988-09-06 | スタティック型メモリ |
| US07/401,811 US5010521A (en) | 1988-09-06 | 1989-09-01 | CMOS static memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223001A JPH0766945B2 (ja) | 1988-09-06 | 1988-09-06 | スタティック型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0271559A JPH0271559A (ja) | 1990-03-12 |
| JPH0766945B2 true JPH0766945B2 (ja) | 1995-07-19 |
Family
ID=16791267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223001A Expired - Fee Related JPH0766945B2 (ja) | 1988-09-06 | 1988-09-06 | スタティック型メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5010521A (ja) |
| JP (1) | JPH0766945B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2550743B2 (ja) * | 1990-03-27 | 1996-11-06 | 日本電気株式会社 | 半導体メモリ回路 |
| US5327002A (en) * | 1991-05-15 | 1994-07-05 | Kawasaki Steel Corporation | SRAM with gate oxide films of varied thickness |
| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| US5298816A (en) * | 1993-03-30 | 1994-03-29 | Kaplinsky Cecil H | Write circuit for CMOS latch and memory systems |
| JPH07254286A (ja) * | 1994-03-16 | 1995-10-03 | Nippon Motorola Ltd | 低消費電力半導体メモリ装置 |
| JP4198201B2 (ja) * | 1995-06-02 | 2008-12-17 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| JP3360025B2 (ja) * | 1998-05-22 | 2002-12-24 | エヌイーシーマイクロシステム株式会社 | 定電圧回路 |
| US6165918A (en) * | 1999-05-06 | 2000-12-26 | Integrated Device Technology, Inc. | Method for forming gate oxides of different thicknesses |
| US6252819B1 (en) * | 2000-05-01 | 2001-06-26 | Sandcraft, Inc. | Reduced line select decoder for a memory array |
| US7154770B2 (en) * | 2004-09-25 | 2006-12-26 | Intel Corporation | Bitcell having a unity beta ratio |
| JP5100035B2 (ja) * | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8755239B2 (en) * | 2011-11-17 | 2014-06-17 | Texas Instruments Incorporated | Read assist circuit for an SRAM |
| US9263138B1 (en) * | 2014-09-30 | 2016-02-16 | Seagate Technology | Systems and methods for dynamically programming a flash memory device |
| CN111269037B (zh) * | 2020-02-24 | 2022-07-26 | 吴彦坤 | 一种君子兰肥料火麻籽煮制设备 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
| JPS6184052A (ja) * | 1984-10-01 | 1986-04-28 | Nec Corp | 半導体装置 |
| JPS61160968A (ja) * | 1985-01-10 | 1986-07-21 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
-
1988
- 1988-09-06 JP JP63223001A patent/JPH0766945B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-01 US US07/401,811 patent/US5010521A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0271559A (ja) | 1990-03-12 |
| US5010521A (en) | 1991-04-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |