JPS61160968A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61160968A JPS61160968A JP60002314A JP231485A JPS61160968A JP S61160968 A JPS61160968 A JP S61160968A JP 60002314 A JP60002314 A JP 60002314A JP 231485 A JP231485 A JP 231485A JP S61160968 A JPS61160968 A JP S61160968A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置及びその製造方法に関するもので
あり、更に詳述するならば、半導体装置のゲート絶縁膜
及びその製造方法に関するものである。
あり、更に詳述するならば、半導体装置のゲート絶縁膜
及びその製造方法に関するものである。
従来の技術
半導体装置、特に絶縁ゲート型の集積回路は、その製造
工程上の制約から、全単位素子の導電領域の深さ、不純
物濃度、絶縁膜の厚さなどは一様になされている。その
ため、同一構造の単位素子はどの素子をとっても同一の
特性を有している。
工程上の制約から、全単位素子の導電領域の深さ、不純
物濃度、絶縁膜の厚さなどは一様になされている。その
ため、同一構造の単位素子はどの素子をとっても同一の
特性を有している。
例えば、ＭＯ３ＩＣについて述るならば、そのゲート絶
縁膜は、従来、第２図に示すように形成されていた。第
２図（ａ）は、ｎ型Ｓｉのような半導体基板１の一方の
表面側に、ｐ型ウェル２が形成され、そのｐ型ウェル２
内に、ｎ型のソース領域３Ａ及びドレイン領域３Ｂが形
成され、一方、ｐ型ウェル２以外の半導体基板１表面に
は、ｐ型のソース領域４Ａ及びドレイン領域４Ｂが形成
され、そして、そのような半導体基板１の一方の表面側
に形成されたフィールド酸化膜５が、ソース−ドレイン
間のチャンネル領域上に開口が位置するようにエツチン
グされた状態を示している。
縁膜は、従来、第２図に示すように形成されていた。第
２図（ａ）は、ｎ型Ｓｉのような半導体基板１の一方の
表面側に、ｐ型ウェル２が形成され、そのｐ型ウェル２
内に、ｎ型のソース領域３Ａ及びドレイン領域３Ｂが形
成され、一方、ｐ型ウェル２以外の半導体基板１表面に
は、ｐ型のソース領域４Ａ及びドレイン領域４Ｂが形成
され、そして、そのような半導体基板１の一方の表面側
に形成されたフィールド酸化膜５が、ソース−ドレイン
間のチャンネル領域上に開口が位置するようにエツチン
グされた状態を示している。
そのようなフィールド酸化膜５を介して酸化処理を実施
して、第２図（ｂ）に示すように、ソース領域とドレイ
ン領域との間のチャンネル領域上にゲート酸化膜６が形
成される。そのあと、適当なマスクを介して、ゲート酸
化膜５上にゲート電極７を形成し、また、別の適当なマ
スクを介してソース領域及びドレイン領域上のフィール
ド酸化膜を除去した上でソース電極８及びドレイン電極
９を形成して、ｐウェルＣＭＯ３が形成される。
して、第２図（ｂ）に示すように、ソース領域とドレイ
ン領域との間のチャンネル領域上にゲート酸化膜６が形
成される。そのあと、適当なマスクを介して、ゲート酸
化膜５上にゲート電極７を形成し、また、別の適当なマ
スクを介してソース領域及びドレイン領域上のフィール
ド酸化膜を除去した上でソース電極８及びドレイン電極
９を形成して、ｐウェルＣＭＯ３が形成される。
発明が解決しようとする問題点
以上のようなＭＯ３ＩＣの構造において、絶縁ゲート構
造のゲート酸化膜６の厚さをＴａｕとすると、そのＭＯ
Ｓ）ランジスタのドレイン飽和電流Ｉ ［１ｓａｔは、
次のように表される。
造のゲート酸化膜６の厚さをＴａｕとすると、そのＭＯ
Ｓ）ランジスタのドレイン飽和電流Ｉ ［１ｓａｔは、
次のように表される。
・ ・ ・（１）
但し、μ：移動度
Ｗ：ゲート幅
Ｌ：ゲート長
ε。、：ＳｉＯ２の誘電率
■Ｇ ：ゲート電圧
■７ ：スレフシホールド電圧
■ｓ：ソース電圧
一方、トランジスタの利得係数βは、
β＝−μＣｏＸ ・・・（２）但し、Ｃａ
ハゲート酸化膜の容量であり、で表される。
ハゲート酸化膜の容量であり、で表される。
また、ゲートの耐圧ＢＶｃは、
ＢＶＧＣＸ：ＴＯＸ ’ ” ”（４）で示さ
れるように、ゲート酸化膜の膜厚Ｔ。Ｘに比例する。
れるように、ゲート酸化膜の膜厚Ｔ。Ｘに比例する。
以上の半導体装置の製造方法によれば、どのＭＯＳ）ラ
ンジスタのゲート酸化膜の厚さも一様であり、作成でき
るＭＯＳ ）ランジスタの特性はどのトランジスタをと
っても同一である。
ンジスタのゲート酸化膜の厚さも一様であり、作成でき
るＭＯＳ ）ランジスタの特性はどのトランジスタをと
っても同一である。
しかし、集積回路は、その入出力回路部分と、内部回路
とでは、要求される仕様が異なる。具体的に述べるなら
ば、入出力回路モは、電流容量と耐圧が大きいことが要
求され、内部回路は、高利得、高速性が要求される。こ
れは、入出力回路は、外部の回路に接続されるので、過
大な電流や電圧が印加される可能性があり、一方、内部
回路は、過大な電流や電圧からは入出力回路によって保
護されており、集積回路の機能を専ら効率的に処理する
ように高利得、高速動作が要求されるためである。
とでは、要求される仕様が異なる。具体的に述べるなら
ば、入出力回路モは、電流容量と耐圧が大きいことが要
求され、内部回路は、高利得、高速性が要求される。こ
れは、入出力回路は、外部の回路に接続されるので、過
大な電流や電圧が印加される可能性があり、一方、内部
回路は、過大な電流や電圧からは入出力回路によって保
護されており、集積回路の機能を専ら効率的に処理する
ように高利得、高速動作が要求されるためである。
なふここて、高速性を表す指標の一つである走行時間τ
を見ると、 Ｄｓａｔ で表される。
を見ると、 Ｄｓａｔ で表される。
そこで、入出力回路の要求を満たべく飽和電流Ｉ Ｄｓ
ａＬとゲートの耐圧ＢＶｒ、とを高めるように、半導体
装置のゲート絶縁膜の厚さを増大すると、利得βが減少
し、走行時間τが増大し、内部回路の高利得、高速性が
犠牲にされる。
ａＬとゲートの耐圧ＢＶｒ、とを高めるように、半導体
装置のゲート絶縁膜の厚さを増大すると、利得βが減少
し、走行時間τが増大し、内部回路の高利得、高速性が
犠牲にされる。
反対に、内部回路の要求を満たすべく利得βを大きく且
つ走行時間τを小さくするように、半導体装置のゲート
絶縁膜を薄くすると、飽和電流Ｉ Ｄｓａｔとゲートの
耐圧ＢＶ、とが減少して、入出力回路の電流容量と耐圧
が犠牲にされる。
つ走行時間τを小さくするように、半導体装置のゲート
絶縁膜を薄くすると、飽和電流Ｉ Ｄｓａｔとゲートの
耐圧ＢＶ、とが減少して、入出力回路の電流容量と耐圧
が犠牲にされる。
そのため、従来のＭＯ３ＩＣは、大きな電流容・
量及び耐圧を持つ入出力回路と高速動作可能な内部回路
とを兼ね備えたものは実現されていなかった。
量及び耐圧を持つ入出力回路と高速動作可能な内部回路
とを兼ね備えたものは実現されていなかった。
以上の問題は、ゲート酸化膜が、窒化膜などの絶縁膜で
構成されるほかの絶縁ゲート構造の半導体装置の場合で
も同様であった。
構成されるほかの絶縁ゲート構造の半導体装置の場合で
も同様であった。
そこで、本発明は、上記した問題を解消すべく、各回路
の要求を満たすことができる絶縁ゲート構造の半導体装
置及びその製造方法を提供せんとするものである。
の要求を満たすことができる絶縁ゲート構造の半導体装
置及びその製造方法を提供せんとするものである。
問題点を解決するための手段
すなわち、本発明によるならば、複数のチャンネル領域
を有する半導体装置において、前記複数のチャンネル領
域の内の選択されたチャンネル領域上の絶縁膜の厚さが
、その他のチャンネル領域上の絶縁膜より薄くされてい
ることを特徴とする半導体装置が提供される。
を有する半導体装置において、前記複数のチャンネル領
域の内の選択されたチャンネル領域上の絶縁膜の厚さが
、その他のチャンネル領域上の絶縁膜より薄くされてい
ることを特徴とする半導体装置が提供される。
また、本発明によるならば、半導体基板の複数のチャン
ネル領域上に第１の絶縁膜を形成し、次いで、前託複数
のチャンネル領域の内の選択されたチャンネル領域上の
前記第１の絶縁膜を除去し、更に前記複数のチャンネル
領域上に第２の絶縁膜を形成することを特徴とする半導
体装置の製造方法が提供される。
ネル領域上に第１の絶縁膜を形成し、次いで、前託複数
のチャンネル領域の内の選択されたチャンネル領域上の
前記第１の絶縁膜を除去し、更に前記複数のチャンネル
領域上に第２の絶縁膜を形成することを特徴とする半導
体装置の製造方法が提供される。
詐ユ
以上のような半導体装置において、厚いゲート絶縁膜と
薄いゲート絶縁膜が実現できる。従って、厚いゲート絶
縁膜の絶縁ゲート構造で入出力回路を構成し、一方、薄
いゲート絶縁膜の絶縁ゲート構造で内部回路を構成する
。すると、上記した式などかられかるように、厚いゲー
ト絶縁膜の絶縁ゲート構造は、大きな飽和電流■。ｓｅ
ｔとゲートの耐圧ＢＶＧを実現でき、一方、薄いゲート
絶縁膜の絶縁ゲート構造は、高利得と高速動作を実現で
きる。従って、飽和電流ＩＩ）□、とゲートの耐圧ＢＶ
Ｇとが大きい入出力回路と、高速性を有する内部回路と
を同一半導体装置に実現することができる。
薄いゲート絶縁膜が実現できる。従って、厚いゲート絶
縁膜の絶縁ゲート構造で入出力回路を構成し、一方、薄
いゲート絶縁膜の絶縁ゲート構造で内部回路を構成する
。すると、上記した式などかられかるように、厚いゲー
ト絶縁膜の絶縁ゲート構造は、大きな飽和電流■。ｓｅ
ｔとゲートの耐圧ＢＶＧを実現でき、一方、薄いゲート
絶縁膜の絶縁ゲート構造は、高利得と高速動作を実現で
きる。従って、飽和電流ＩＩ）□、とゲートの耐圧ＢＶ
Ｇとが大きい入出力回路と、高速性を有する内部回路と
を同一半導体装置に実現することができる。
また、上記した本発明による半導体装置の製造方法にお
いて、チャンネル領域上の前記第１の絶縁膜を除去しそ
こに第２の絶縁膜を形成したチャンネル領域上には、薄
い第２のゲート絶縁膜のみしか形成されておらず、一方
、第１の絶縁膜を除去せずにそれに更に第２の絶縁膜を
形成したチャンネル領域上には、厚いゲート絶縁膜が形
成できる。かくして、上記した構造の半導体装置を確実
且つ容易に製造することができる。
いて、チャンネル領域上の前記第１の絶縁膜を除去しそ
こに第２の絶縁膜を形成したチャンネル領域上には、薄
い第２のゲート絶縁膜のみしか形成されておらず、一方
、第１の絶縁膜を除去せずにそれに更に第２の絶縁膜を
形成したチャンネル領域上には、厚いゲート絶縁膜が形
成できる。かくして、上記した構造の半導体装置を確実
且つ容易に製造することができる。
１１男
以下、添付図面を参照して本発明による半導体装置及び
その製造方法の実施例を説明する。
その製造方法の実施例を説明する。
第１図は、本発明による半導体装置の１実施例としてシ
リコンＭＯ３ＩＣを製造する本発明による製造、方法の
１実施例を示す概略工程図である。
リコンＭＯ３ＩＣを製造する本発明による製造、方法の
１実施例を示す概略工程図である。
第１図（ａ）は、半導体装置の製造工程の途中を示して
ふり、ｎ型Ｓｉのような半導体基板１０の一方の表面側
に、ｐ型のソース領域１２Ａ及びドレイン領域１２Ｂが
形成され、そのような半導体基板１０のその一方の表面
側にフィールド酸化膜１４が形成され、更に、ソース−
ドレイン間領域の上には、厚さＴａや。の第１のゲート
酸化膜１６及び１６Ａが形成された状態を示している。
ふり、ｎ型Ｓｉのような半導体基板１０の一方の表面側
に、ｐ型のソース領域１２Ａ及びドレイン領域１２Ｂが
形成され、そのような半導体基板１０のその一方の表面
側にフィールド酸化膜１４が形成され、更に、ソース−
ドレイン間領域の上には、厚さＴａや。の第１のゲート
酸化膜１６及び１６Ａが形成された状態を示している。
かかる状態は、第２図（社）の状態に相当するもので、
従来の様々な製造方法により製造できるので、それまで
の製造工程についての説明は省略する。
従来の様々な製造方法により製造できるので、それまで
の製造工程についての説明は省略する。
そのような半導体基板１０のフィールド酸化膜１４とゲ
ート酸化膜１６の上に、レジスト膜１８が形成される。
ート酸化膜１６の上に、レジスト膜１８が形成される。
そのレジスト膜１８は、第１図（ｂ）に示すように、Ｍ
Ｏ３ＩＣの内部回路に相当する部分のゲート酸化膜１６
Ａのみに開口２０が設けられ、ＭＯ３ＩＣの入出力回路
に相当する部分のゲート酸化膜１６は覆っている。
Ｏ３ＩＣの内部回路に相当する部分のゲート酸化膜１６
Ａのみに開口２０が設けられ、ＭＯ３ＩＣの入出力回路
に相当する部分のゲート酸化膜１６は覆っている。
そのようなレジスト膜１８を介して、エツチング処理し
て、開口２０の中のゲート酸化膜１６Ａを除去する。次
いで、レジスト膜１８を除去して第１図（Ｃ）に示すよ
うな状態にする。
て、開口２０の中のゲート酸化膜１６Ａを除去する。次
いで、レジスト膜１８を除去して第１図（Ｃ）に示すよ
うな状態にする。
そのあと、残っているフィールド酸化膜１４とゲート酸
化膜１６の上から酸化処理を実施して、第１図（６）に
示すように、ゲート酸化膜１６Ａが除去されたソース−
ドレイン間のチャンネル領域の上には、再び厚さＴ。８
．０第２のゲート酸化膜１６Ｂが形成される。一方、厚
さＴ。ＮＯのゲート酸化膜１Ｇには厚さＴ。、、、の第
２の酸化膜が重ねられるので、厚さ’ｒ、、ｏ＋Ｔ。Ｉ
ＩＩのゲート酸イー１６Ｃとなる。ゲート酸化ＩＪｌ［
１６Ｂの厚さＴ。Ｘｌ は、ゲート酸化膜１６Ｃの厚さ
Ｔ、、２（ＴＯ，ｏ＋ Ｔ、、−＋）より薄いので、Ｍ
Ｏ３ＩＣに内部回路に相当する部分は、薄いゲート酸化
膜１６Ｂを有し、ＭＯ３ＩＣの入出力回路に相当する部
分は、厚いゲート酸化膜１６Ｃを有する。
化膜１６の上から酸化処理を実施して、第１図（６）に
示すように、ゲート酸化膜１６Ａが除去されたソース−
ドレイン間のチャンネル領域の上には、再び厚さＴ。８
．０第２のゲート酸化膜１６Ｂが形成される。一方、厚
さＴ。ＮＯのゲート酸化膜１Ｇには厚さＴ。、、、の第
２の酸化膜が重ねられるので、厚さ’ｒ、、ｏ＋Ｔ。Ｉ
ＩＩのゲート酸イー１６Ｃとなる。ゲート酸化ＩＪｌ［
１６Ｂの厚さＴ。Ｘｌ は、ゲート酸化膜１６Ｃの厚さ
Ｔ、、２（ＴＯ，ｏ＋ Ｔ、、−＋）より薄いので、Ｍ
Ｏ３ＩＣに内部回路に相当する部分は、薄いゲート酸化
膜１６Ｂを有し、ＭＯ３ＩＣの入出力回路に相当する部
分は、厚いゲート酸化膜１６Ｃを有する。
そのあと、その上にマスク適当なマスクを介して、ゲー
ト酸化膜１６Ｂ及び１６Ｃ上にゲート電極２２を形成し
、また、別の適当なマスクを介してソース領域及びドレ
イン領域上のフィールド酸化膜を除去した上でソース電
極２４及びドレイン電極２６を形成して、第１図（ｅ）
に示すようにｐチャンネル間Ｏ３ＩＣが形成される。
ト酸化膜１６Ｂ及び１６Ｃ上にゲート電極２２を形成し
、また、別の適当なマスクを介してソース領域及びドレ
イン領域上のフィールド酸化膜を除去した上でソース電
極２４及びドレイン電極２６を形成して、第１図（ｅ）
に示すようにｐチャンネル間Ｏ３ＩＣが形成される。
以上のようにして形成された半導体装置の入出力回路を
構成する部分の絶縁ゲート構造は、厚さＴｏ）１２の厚
いゲート酸化膜１６ｃを有し、上記した式（１）及び（
４）かられかるように、大きな電流容量とゲート耐圧を
実現できる。一方、内部回路を構成する部分の絶縁ゲー
ト構造は、厚さＴ。□（＜Ｔ。ｘ２）薄いゲート酸化膜
１６Ｂを有し、上記した式（２）及び（５）かられかる
ように、大きな利得を持ち、小さな走行時間すなわち高
速動作を実現できる。従って、上記した半導体装置は、
外部からの信号に対して大きな電流容量とゲート耐圧と
を有し且つ信号を高利得で高速処理することができる。
構成する部分の絶縁ゲート構造は、厚さＴｏ）１２の厚
いゲート酸化膜１６ｃを有し、上記した式（１）及び（
４）かられかるように、大きな電流容量とゲート耐圧を
実現できる。一方、内部回路を構成する部分の絶縁ゲー
ト構造は、厚さＴ。□（＜Ｔ。ｘ２）薄いゲート酸化膜
１６Ｂを有し、上記した式（２）及び（５）かられかる
ように、大きな利得を持ち、小さな走行時間すなわち高
速動作を実現できる。従って、上記した半導体装置は、
外部からの信号に対して大きな電流容量とゲート耐圧と
を有し且つ信号を高利得で高速処理することができる。
また、以上のような製造方法においては、第１の酸化膜
の上への第２の酸化膜の形成を酸化処理により実施して
いるので、両酸化膜間にアライメントの問題はない。
の上への第２の酸化膜の形成を酸化処理により実施して
いるので、両酸化膜間にアライメントの問題はない。
なお、上記した実施例は、絶縁ゲート構造を有するどの
ような半導体装置にも適用可能であり、例えば、ｎチャ
ンネルＭＯ３構造、ＣＭＯ３構造にも適用できる。更に
詳述するならば、ウェル構造を有していても、ｎウェル
、ｐウェル、ダブルウェルなどのウェル構造を有してい
るものでもよい。
ような半導体装置にも適用可能であり、例えば、ｎチャ
ンネルＭＯ３構造、ＣＭＯ３構造にも適用できる。更に
詳述するならば、ウェル構造を有していても、ｎウェル
、ｐウェル、ダブルウェルなどのウェル構造を有してい
るものでもよい。
上記したゲート酸化膜の形成は、半導体基板やその中の
導電領域、更にはマスクやレジストに対応して、ドライ
Ｏ３酸化、ウェット０２酸化、スチーム酸化、水素燃焼
酸化、高圧酸化、酸素分圧酸化、ハロゲン酸化、陽極酸
化法、プラズマ酸化法、酸素イオンビーム法などが使用
できる。
導電領域、更にはマスクやレジストに対応して、ドライ
Ｏ３酸化、ウェット０２酸化、スチーム酸化、水素燃焼
酸化、高圧酸化、酸素分圧酸化、ハロゲン酸化、陽極酸
化法、プラズマ酸化法、酸素イオンビーム法などが使用
できる。
そして、絶縁ゲート構造にあっては、ゲート絶縁膜は、
酸化膜に限らず、窒化膜でもよい。窒化膜の形成の場合
、Ｓｉの酸化処理と同様に実施できるので、上記した実
施例おけるシリコンの酸化処理工程の代わりに、マスク
やレジストを適当に選択して窒化処理を実施することに
より形成することができる。その窒化処理法としては、
窒素窒化法、アンモニア窒化法、アンモニアプラズマ窒
化法、イオン窒化法な・どが使用できる。
酸化膜に限らず、窒化膜でもよい。窒化膜の形成の場合
、Ｓｉの酸化処理と同様に実施できるので、上記した実
施例おけるシリコンの酸化処理工程の代わりに、マスク
やレジストを適当に選択して窒化処理を実施することに
より形成することができる。その窒化処理法としては、
窒素窒化法、アンモニア窒化法、アンモニアプラズマ窒
化法、イオン窒化法な・どが使用できる。
名」９皇１
以上の説明から明らかなように、本発明による半導体装
置は、回路の部位に応じて必要とされる大きな電流容量
及び耐圧または高利得及び高速動作性を、ゲート絶縁膜
の厚さを変えることにより、それぞれ必要な回路部位に
実現することができる。
置は、回路の部位に応じて必要とされる大きな電流容量
及び耐圧または高利得及び高速動作性を、ゲート絶縁膜
の厚さを変えることにより、それぞれ必要な回路部位に
実現することができる。
従って、大きな電流容量及び耐圧を持つ入出力回路と高
速動作可能な内部回路を有する半導体装置が実現できる
。
速動作可能な内部回路を有する半導体装置が実現できる
。
また、本発明による半導体装置の製造方法によれば、ゲ
ート絶縁膜を酸化処理または窒化処理により製造してい
るので、アライメントの問題が少なく、確実且つ容易に
製造することができる。
ート絶縁膜を酸化処理または窒化処理により製造してい
るので、アライメントの問題が少なく、確実且つ容易に
製造することができる。
第１図（ａ）から（ｅ）は、本発明による半導体装置の
本発明による製造方法の実施例を図解する工程図、第２
図（ａ）から（Ｃ）は、従来の絶縁ゲート構造半導体装
置の製造工程の一部を示す工程図である。 〔主な参照番号〕 １・・半導体基板、２・・Ｐ型つェノペ３Ａ、４Ａ・・
ソース領域、 ３Ｂ、４Ｂ・・ドレイン領域、 ５・・フィールド酸化膜、６・・ゲート酸化膜、７・・
ゲート電極、８・・ソース電極、９・・ドレイン電極、
１０・・半導体基板、１２Ａ・・ソース領域、１２Ｂ
・・ドレイン領域、１４・・フィールド絶縁膜、 １６．１６Ａ、１６Ｂ、１６Ｃ・・ゲート絶縁膜、１８
・・レジスト膜、２０・・開口、 ２２・・ゲート電極、２４・・ソース電極、２６・・ド
レイン電極 特許出願人 住友電気工業株式会社 代 理 人 弁理士 新居 正彦 第ｉ図 第２ｍ！ １・・・キ箒体墓鈑 ２・・・ ウェル ３Ａ、４Ａ・・・ソー人？ ７・・・ り一一ト亀港 ８・・・ ソー入１廊 ９・１． ドしイノ亀材−
本発明による製造方法の実施例を図解する工程図、第２
図（ａ）から（Ｃ）は、従来の絶縁ゲート構造半導体装
置の製造工程の一部を示す工程図である。 〔主な参照番号〕 １・・半導体基板、２・・Ｐ型つェノペ３Ａ、４Ａ・・
ソース領域、 ３Ｂ、４Ｂ・・ドレイン領域、 ５・・フィールド酸化膜、６・・ゲート酸化膜、７・・
ゲート電極、８・・ソース電極、９・・ドレイン電極、
１０・・半導体基板、１２Ａ・・ソース領域、１２Ｂ
・・ドレイン領域、１４・・フィールド絶縁膜、 １６．１６Ａ、１６Ｂ、１６Ｃ・・ゲート絶縁膜、１８
・・レジスト膜、２０・・開口、 ２２・・ゲート電極、２４・・ソース電極、２６・・ド
レイン電極 特許出願人 住友電気工業株式会社 代 理 人 弁理士 新居 正彦 第ｉ図 第２ｍ！ １・・・キ箒体墓鈑 ２・・・ ウェル ３Ａ、４Ａ・・・ソー人？ ７・・・ り一一ト亀港 ８・・・ ソー入１廊 ９・１． ドしイノ亀材−
Claims (1)
- 【特許請求の範囲】 （１）複数のチャンネル領域を有する半導体装置におい
て、前記複数のチャンネル領域の内の選択されたチャン
ネル領域上の絶縁膜の厚さが、その他のチャンネル領域
上の絶縁膜より薄くされていることを特徴とする半導体
装置。 （２）前記選択されたチャンネル領域は、半導体装置の
内部回路を構成していることを特徴とする特許請求の範
囲第（１）項記載の半導体装置。（３）前記絶縁膜は、
酸化膜または窒化膜であることを特徴とする特許請求の
範囲第（１）項または第（２）項記載の半導体装置。 （４）半導体基板の複数のチャンネル領域上に第１の絶
縁膜を形成し、次いで、前記複数のチャンネル領域の内
の選択されたチャンネル領域上の前記第１の絶縁膜を除
去し、更に前記複数のチャンネル領域上に第２の絶縁膜
を形成することを特徴とする半導体装置の製造方法。 （５）前記複数のチャンネル領域の内の選択されたチャ
ンネル領域上の前記第１の絶縁膜の除去は、該選択され
たチャンネル領域上のみに開口したレジスト膜を設け、
該レジスト膜を介して前記絶縁膜を除去することを特徴
とする特許請求の範囲の第（４）項記載の半導体装置の
製造方法。 （６）前記絶縁膜の形成は、酸化処理または窒化処理に
よりなすことを特徴とする特許請求の範囲第（４）項ま
たは第（５）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002314A JPS61160968A (ja) | 1985-01-10 | 1985-01-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002314A JPS61160968A (ja) | 1985-01-10 | 1985-01-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160968A true JPS61160968A (ja) | 1986-07-21 |
Family
ID=11525874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002314A Pending JPS61160968A (ja) | 1985-01-10 | 1985-01-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236354A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置 |
| JPH0271559A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | スタティック型メモリ |
| JPH02151065A (ja) * | 1988-12-01 | 1990-06-11 | Nec Corp | Ｍｏｓ集積回路 |
| JPH09186244A (ja) * | 1997-01-21 | 1997-07-15 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-01-10 JP JP60002314A patent/JPS61160968A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236354A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | 半導体装置 |
| JPH0271559A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | スタティック型メモリ |
| JPH02151065A (ja) * | 1988-12-01 | 1990-06-11 | Nec Corp | Ｍｏｓ集積回路 |
| JPH09186244A (ja) * | 1997-01-21 | 1997-07-15 | Toshiba Corp | 半導体装置 |
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