JP2950101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2950101B2 JP2950101B2 JP13550893A JP13550893A JP2950101B2 JP 2950101 B2 JP2950101 B2 JP 2950101B2 JP 13550893 A JP13550893 A JP 13550893A JP 13550893 A JP13550893 A JP 13550893A JP 2950101 B2 JP2950101 B2 JP 2950101B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon oxide
- oxide film
- silicon
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ構造の半導体素子
を含む半導体装置の製造方法に関する。
を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＭＩＳ構造の半導体素子を含む半導体装
置では、素子分離は主に選択酸化（ＬＯＣＯＳ）法によ
り行なわれている。半導体装置の断面図である図６を参
照すると、従来のＬＯＣＯＳ法では、まず、酸化シリコ
ン膜２０２を介してシリコン基板２０１の素子形成領域
２０９に、選択的に窒化シリコン膜２０３が設けられ
る。次に、この窒化シリコン膜２０３をマスクにして、
シリコン基板２０１表面が熱酸化され、素子形成領域２
０９を囲む素子分離端２０７の外側の素子分離領域のみ
に膜厚の厚い酸化シリコン膜２０４が形成される。
置では、素子分離は主に選択酸化（ＬＯＣＯＳ）法によ
り行なわれている。半導体装置の断面図である図６を参
照すると、従来のＬＯＣＯＳ法では、まず、酸化シリコ
ン膜２０２を介してシリコン基板２０１の素子形成領域
２０９に、選択的に窒化シリコン膜２０３が設けられ
る。次に、この窒化シリコン膜２０３をマスクにして、
シリコン基板２０１表面が熱酸化され、素子形成領域２
０９を囲む素子分離端２０７の外側の素子分離領域のみ
に膜厚の厚い酸化シリコン膜２０４が形成される。
【０００３】
【発明が解決しようとする課題】半導体素子の微細化に
関して、その素子寸法を縮小する場合、比例縮小則が提
案されている。この比例縮小則では、素子の寸法の縮小
に伴って素子に印加される電源電圧も低くすることによ
り、素子内部の電界は増加せずに一定に保たれることが
前提となっている。しかし現実には、素子の微細化が上
記比例縮小則に沿って行なわれているわけではなく、電
源電圧の低下が素子寸法の縮小に比較して遅れている。
そのため、半導体素子内の電界が増加し、種々の信頼性
の劣化が問題となっている。その１つとして、ＭＩＳ構
造におけるゲート絶縁膜の薄膜化に伴ない、ゲート絶縁
膜内電界が増大して絶縁破壊耐圧特性が劣化する。
関して、その素子寸法を縮小する場合、比例縮小則が提
案されている。この比例縮小則では、素子の寸法の縮小
に伴って素子に印加される電源電圧も低くすることによ
り、素子内部の電界は増加せずに一定に保たれることが
前提となっている。しかし現実には、素子の微細化が上
記比例縮小則に沿って行なわれているわけではなく、電
源電圧の低下が素子寸法の縮小に比較して遅れている。
そのため、半導体素子内の電界が増加し、種々の信頼性
の劣化が問題となっている。その１つとして、ＭＩＳ構
造におけるゲート絶縁膜の薄膜化に伴ない、ゲート絶縁
膜内電界が増大して絶縁破壊耐圧特性が劣化する。
【０００４】またＭＩＳ構造では、ゲート絶縁膜の膜厚
の場所による均一性が重要であり、他の部分に比較して
局所的に薄い部分が存在するとその部分での絶縁破壊の
発生頻度が高くなる。したがってゲート絶縁膜中に膜厚
の薄い部分が多く存在するならば、絶縁破壊耐圧特性が
劣化することになる。
の場所による均一性が重要であり、他の部分に比較して
局所的に薄い部分が存在するとその部分での絶縁破壊の
発生頻度が高くなる。したがってゲート絶縁膜中に膜厚
の薄い部分が多く存在するならば、絶縁破壊耐圧特性が
劣化することになる。
【０００５】図５に示した従来のＬＯＣＯＳ法は、シリ
コン基板２０１表面が部分的に酸化されることにより素
子分離領域の膜厚の厚い酸化シリコン膜２０４が形成さ
れるものである。それゆえ素子分離構造形成時には、窒
化シリコン膜２０３の残留応力，およびシリコン基板２
０１が部分的に酸化される際の堆積膨張による応力等
が、素子分離端２０７近傍に集中する。図５に示した素
子分離構造を形成し、窒化シリコン膜２０４，酸化シリ
コン膜２０２を除去した後にＭＩＳ構造のゲート絶縁膜
の形成が行なわれる。半導体装置の断面図である図６を
参照すると、このゲート絶縁膜が（素子形成領域２０９
の）シリコン基板２０１表面の熱酸化によるゲート酸化
シリコン膜２０６からなる場合、上記素子分離端２０７
近傍では、ゲート酸化シリコン膜２０６の膜厚が局所的
に薄くなる傾向がある。これは、上述した素子分離構造
形成時に素子分離端２０７近傍への応力集中が起り、素
子分離端２０７近傍のシリコン基板２０１の結晶構造が
変化してしまうことが原因である。
コン基板２０１表面が部分的に酸化されることにより素
子分離領域の膜厚の厚い酸化シリコン膜２０４が形成さ
れるものである。それゆえ素子分離構造形成時には、窒
化シリコン膜２０３の残留応力，およびシリコン基板２
０１が部分的に酸化される際の堆積膨張による応力等
が、素子分離端２０７近傍に集中する。図５に示した素
子分離構造を形成し、窒化シリコン膜２０４，酸化シリ
コン膜２０２を除去した後にＭＩＳ構造のゲート絶縁膜
の形成が行なわれる。半導体装置の断面図である図６を
参照すると、このゲート絶縁膜が（素子形成領域２０９
の）シリコン基板２０１表面の熱酸化によるゲート酸化
シリコン膜２０６からなる場合、上記素子分離端２０７
近傍では、ゲート酸化シリコン膜２０６の膜厚が局所的
に薄くなる傾向がある。これは、上述した素子分離構造
形成時に素子分離端２０７近傍への応力集中が起り、素
子分離端２０７近傍のシリコン基板２０１の結晶構造が
変化してしまうことが原因である。
【０００６】このようにＬＯＣＯＳ法による素子分離構
造を有するＭＩＳ構造の半導体素子では、ゲート絶縁膜
が少なくともシリコン基板表面の熱酸化による酸化シリ
コン膜を含む場合、ゲート絶縁膜の素子分離端近傍での
絶縁破壊が発生する可能性が高くなり、ゲート絶縁膜の
絶縁破壊特性が劣化するという問題が生じる。
造を有するＭＩＳ構造の半導体素子では、ゲート絶縁膜
が少なくともシリコン基板表面の熱酸化による酸化シリ
コン膜を含む場合、ゲート絶縁膜の素子分離端近傍での
絶縁破壊が発生する可能性が高くなり、ゲート絶縁膜の
絶縁破壊特性が劣化するという問題が生じる。
【０００７】絶縁破壊耐圧分布（絶縁破壊電界に対する
絶縁破壊頻度）を示すグラフである図７を参照すると、
ゲート絶縁膜が７ｎｍのゲート酸化シリコン膜，対向面
積が０．１ｍｍ2 および周囲長が１．３ｍｍからなるＭ
ＩＳ構造の容量素子を形成し、これを測定すると、５Ｍ
Ｖ／ｃｍ付近の比較的低い絶縁破壊電界を示す試料が存
在することが明白になる。この５ＭＶ／ｃｍ付近の比較
的低い電界で生じる絶縁破壊は、素子分離端近傍でのゲ
ート酸化シリコン膜の薄膜化が原因である。ＬＯＣＯＳ
法の後に熱酸化を含めた方法によりゲート絶縁膜を形成
する従来の方法では、優れた絶縁破壊耐圧特性を有する
ゲート絶縁膜は得られないことになる。
絶縁破壊頻度）を示すグラフである図７を参照すると、
ゲート絶縁膜が７ｎｍのゲート酸化シリコン膜，対向面
積が０．１ｍｍ2 および周囲長が１．３ｍｍからなるＭ
ＩＳ構造の容量素子を形成し、これを測定すると、５Ｍ
Ｖ／ｃｍ付近の比較的低い絶縁破壊電界を示す試料が存
在することが明白になる。この５ＭＶ／ｃｍ付近の比較
的低い電界で生じる絶縁破壊は、素子分離端近傍でのゲ
ート酸化シリコン膜の薄膜化が原因である。ＬＯＣＯＳ
法の後に熱酸化を含めた方法によりゲート絶縁膜を形成
する従来の方法では、優れた絶縁破壊耐圧特性を有する
ゲート絶縁膜は得られないことになる。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１の酸化シリコン膜を介してシリコン基板
の素子形成領域上に選択的に形成された窒化シリコン膜
をマスクにした選択酸化法により，このシリコン基板表
面の素子分離領域に第２の酸化シリコン膜を形成する工
程と、上記窒化シリコン膜をマスクにした斜め回転イオ
ン注入法により，５×１０15ｃｍ-2〜５×１０16ｃｍ-2
のドーズ量のフッ素を上記素子形成領域と上記素子分離
領域との境界の近傍の上記シリコン基板表面に導入する
工程と、上記窒化シリコン膜および第１の酸化シリコン
膜を除去し，少なくとも熱酸化を含む方法により上記素
子形成領域の上記シリコン基板表面にゲート絶縁膜を形
成する工程とを有する。
造方法は、第１の酸化シリコン膜を介してシリコン基板
の素子形成領域上に選択的に形成された窒化シリコン膜
をマスクにした選択酸化法により，このシリコン基板表
面の素子分離領域に第２の酸化シリコン膜を形成する工
程と、上記窒化シリコン膜をマスクにした斜め回転イオ
ン注入法により，５×１０15ｃｍ-2〜５×１０16ｃｍ-2
のドーズ量のフッ素を上記素子形成領域と上記素子分離
領域との境界の近傍の上記シリコン基板表面に導入する
工程と、上記窒化シリコン膜および第１の酸化シリコン
膜を除去し，少なくとも熱酸化を含む方法により上記素
子形成領域の上記シリコン基板表面にゲート絶縁膜を形
成する工程とを有する。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】半導体装置の製造工程の断面図である図１
を参照すると、本発明の一実施例によるＭＩＳ構造のト
ランジスタは、以下のように形成される。
を参照すると、本発明の一実施例によるＭＩＳ構造のト
ランジスタは、以下のように形成される。
【００１１】まず、９５０℃の熱酸化により、シリコン
基板１０１表面に膜厚５０ｎｍ程度の（第１の酸化シリ
コン膜である）酸化シリコン膜１０２を形成する。ＣＶ
Ｄ法により、この酸化シリコン膜１０２上に膜厚３００
ｎｍ程度の窒化シリコン膜を形成する。リソグラフィと
エッチングとによりこの窒化シリコン膜のパターニング
を行ない、シリコン基板１０１表面の素子が形成される
領域（素子形成領域）上にのみ窒化シリコン膜１０３を
残留形成する〔図１（ａ）〕。
基板１０１表面に膜厚５０ｎｍ程度の（第１の酸化シリ
コン膜である）酸化シリコン膜１０２を形成する。ＣＶ
Ｄ法により、この酸化シリコン膜１０２上に膜厚３００
ｎｍ程度の窒化シリコン膜を形成する。リソグラフィと
エッチングとによりこの窒化シリコン膜のパターニング
を行ない、シリコン基板１０１表面の素子が形成される
領域（素子形成領域）上にのみ窒化シリコン膜１０３を
残留形成する〔図１（ａ）〕。
【００１２】次に、ＬＯＣＯＳ法による上記窒化シリコ
ン膜１０３をマスクにした９００℃の熱酸化を行なうこ
とにより、窒化シリコン膜１０３の無い部分のシリコン
基板１０１表面（素子分離領域）には膜厚４００ｎｍ程
度の（第２の酸化シリコン膜である）酸化シリコン膜１
０４が形成され、ＬＯＣＯＳ法による素子分離構造が得
られる〔図１（ｂ）〕。
ン膜１０３をマスクにした９００℃の熱酸化を行なうこ
とにより、窒化シリコン膜１０３の無い部分のシリコン
基板１０１表面（素子分離領域）には膜厚４００ｎｍ程
度の（第２の酸化シリコン膜である）酸化シリコン膜１
０４が形成され、ＬＯＣＯＳ法による素子分離構造が得
られる〔図１（ｂ）〕。
【００１３】続いて、窒化シリコン膜１０３（および酸
化シリコン膜１０４）をマスクにして、シリコン基板１
０１の基板法線方向に対して約４０°の打ち込み角度，
加速電圧約１０５ｋｅＶ，ドーズ量約５×１０15ｃｍ-2
の条件下で、シリコン基板１０１に対してフッ素イオン
の斜め回転イオン注入を行なう。上記条件のイオン注入
では、実効的な膜厚は、酸化シリコン膜１０２と酸化シ
リコン膜１０４との境界をなす素子分離端１０７の部分
が最も薄くなる。このため、シリコン基板１０１表面に
おけるこの素子分離端１０７近傍に、約１×１０20ｃｍ
-3のフッ素を含んだフッ素含有領域１０５が形成される
〔図１（ｃ）〕。
化シリコン膜１０４）をマスクにして、シリコン基板１
０１の基板法線方向に対して約４０°の打ち込み角度，
加速電圧約１０５ｋｅＶ，ドーズ量約５×１０15ｃｍ-2
の条件下で、シリコン基板１０１に対してフッ素イオン
の斜め回転イオン注入を行なう。上記条件のイオン注入
では、実効的な膜厚は、酸化シリコン膜１０２と酸化シ
リコン膜１０４との境界をなす素子分離端１０７の部分
が最も薄くなる。このため、シリコン基板１０１表面に
おけるこの素子分離端１０７近傍に、約１×１０20ｃｍ
-3のフッ素を含んだフッ素含有領域１０５が形成される
〔図１（ｃ）〕。
【００１４】その後、上記窒化シリコン膜１０３，酸化
シリコン膜１０２（および酸化シリコン膜１０４の一
部）を除去し、９００℃の新たな熱酸化によりシリコン
基板１０１表面に膜厚７ｎｍ程度のゲート酸化シリコン
膜１０６が形成される〔図１（ｄ）〕。ここで、素子分
離端１０７近傍にはフッ素含有領域１０５が存在してい
たため、本実施例の製造方法によると従来の製造方法
（図６参照）とは異なり、素子分離端１０７近傍におけ
るゲート酸化シリコン膜１０６の膜厚が素子分離端１０
７近傍以外の部分の膜厚より少なくとも薄くならない構
造となる。
シリコン膜１０２（および酸化シリコン膜１０４の一
部）を除去し、９００℃の新たな熱酸化によりシリコン
基板１０１表面に膜厚７ｎｍ程度のゲート酸化シリコン
膜１０６が形成される〔図１（ｄ）〕。ここで、素子分
離端１０７近傍にはフッ素含有領域１０５が存在してい
たため、本実施例の製造方法によると従来の製造方法
（図６参照）とは異なり、素子分離端１０７近傍におけ
るゲート酸化シリコン膜１０６の膜厚が素子分離端１０
７近傍以外の部分の膜厚より少なくとも薄くならない構
造となる。
【００１５】さらに、ＣＶＤ法等により全面にポリシリ
コン膜を形成し、このポリシリコン膜をリソグラフィお
よびエッチングによりパターニングしてゲートポリシリ
コン電極１０８を形成する〔図１（ｅ）〕。さらに本実
施例によるＭＩＳトランジスタを形成する場合には、こ
のゲートポリシリコン電極１０８をマスクにしたイオン
注入により、ソース，ドレイン領域（図示せず）を形成
する。
コン膜を形成し、このポリシリコン膜をリソグラフィお
よびエッチングによりパターニングしてゲートポリシリ
コン電極１０８を形成する〔図１（ｅ）〕。さらに本実
施例によるＭＩＳトランジスタを形成する場合には、こ
のゲートポリシリコン電極１０８をマスクにしたイオン
注入により、ソース，ドレイン領域（図示せず）を形成
する。
【００１６】絶縁破壊耐圧分布（絶縁破壊電界に対する
絶縁破壊頻度）を示すグラフである図２を参照すると、
上記一実施例により形成されたＭＩＳ構造の容量素子
（対向面積０．１ｍｍ2 ，周囲長１．３ｍｍ）の絶縁破
壊電界は８ＭＶ／ｃｍ以上あり、図７に示した従来の製
造方法によるＭＩＳ構造の容量素子のような５ＭＶ／ｃ
ｍ程度の比較的低い電界での絶縁破壊は発生しなくな
る。
絶縁破壊頻度）を示すグラフである図２を参照すると、
上記一実施例により形成されたＭＩＳ構造の容量素子
（対向面積０．１ｍｍ2 ，周囲長１．３ｍｍ）の絶縁破
壊電界は８ＭＶ／ｃｍ以上あり、図７に示した従来の製
造方法によるＭＩＳ構造の容量素子のような５ＭＶ／ｃ
ｍ程度の比較的低い電界での絶縁破壊は発生しなくな
る。
【００１７】なお、上記一実施例では、ゲート絶縁膜と
して熱酸化のみにより形成した酸化シリコン膜を用いた
が、このような酸化シリコン膜以外にも、熱酸化による
酸化シリコン膜の表面を窒化して窒化シリコン膜で表面
を覆った積層膜等の酸化シリコン系の絶縁膜を用いても
よい。また、ゲートポリシリコン電極を有するＭＩＳ構
造のトランジスタの場合のみ示したが、ポリシリコン膜
以外に他の金属膜からなるゲート電極を用いてもよい。
して熱酸化のみにより形成した酸化シリコン膜を用いた
が、このような酸化シリコン膜以外にも、熱酸化による
酸化シリコン膜の表面を窒化して窒化シリコン膜で表面
を覆った積層膜等の酸化シリコン系の絶縁膜を用いても
よい。また、ゲートポリシリコン電極を有するＭＩＳ構
造のトランジスタの場合のみ示したが、ポリシリコン膜
以外に他の金属膜からなるゲート電極を用いてもよい。
【００１８】次に、本発明における数値限定の論拠につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１９】フッ素を含有するシリコン基板を熱酸化し
て得られる酸化シリコン膜は、フッ素を含んでいる。フ
ッ素を含有しない酸化シリコン膜の膜厚および比誘電率
を基準としたフッ素を含有する酸化シリコン膜の膜厚の
比および比誘電率の比と、シリコン基板に含有されるフ
ッ素濃度との関係を示すグラフである図３を参照する
と、以下のことが明かになる。
て得られる酸化シリコン膜は、フッ素を含んでいる。フ
ッ素を含有しない酸化シリコン膜の膜厚および比誘電率
を基準としたフッ素を含有する酸化シリコン膜の膜厚の
比および比誘電率の比と、シリコン基板に含有されるフ
ッ素濃度との関係を示すグラフである図３を参照する
と、以下のことが明かになる。
【００２０】まず、シリコン基板に含有されるフッ素濃
度が１×１０20ｃｍ-3より低いときには熱酸化における
増速酸化はあまり明瞭ではないが、このフッ素濃度が１
×１０20ｃｍ-3以上あれば熱酸化における増速酸化効果
が顕著である。したがって、シリコン基板に含有される
フッ素濃度が１×１０20ｃｍ-3以上あれば、上記一実施
例と同様に、素子分離端近傍でのゲート酸化シリコン膜
の膜厚が素子分離端近傍以外の部分の膜厚より少なくと
も薄くならないことになり、絶縁破壊耐圧特性が改善さ
れる。次に、シリコン基板に含有されるフッ素濃度が１
×１０21ｃｍ-3を越えると、酸化シリコン膜の比誘電率
の減少が顕著になり、同一の電気特性を確保するにはゲ
ート酸化シリコン膜の膜厚を薄くする必要が生じ、これ
により絶縁破壊耐圧特性が低下することになる。このた
め、シリコン基板に含有されるフッ素濃度は１×１０21
ｃｍ-3以下であることが必要である。これらの結果、シ
リコン基板に含有されるフッ素濃度は、１×１０20ｃｍ
-3〜１×１０21ｃｍ-3の範囲であることが好ましいこと
になる。
度が１×１０20ｃｍ-3より低いときには熱酸化における
増速酸化はあまり明瞭ではないが、このフッ素濃度が１
×１０20ｃｍ-3以上あれば熱酸化における増速酸化効果
が顕著である。したがって、シリコン基板に含有される
フッ素濃度が１×１０20ｃｍ-3以上あれば、上記一実施
例と同様に、素子分離端近傍でのゲート酸化シリコン膜
の膜厚が素子分離端近傍以外の部分の膜厚より少なくと
も薄くならないことになり、絶縁破壊耐圧特性が改善さ
れる。次に、シリコン基板に含有されるフッ素濃度が１
×１０21ｃｍ-3を越えると、酸化シリコン膜の比誘電率
の減少が顕著になり、同一の電気特性を確保するにはゲ
ート酸化シリコン膜の膜厚を薄くする必要が生じ、これ
により絶縁破壊耐圧特性が低下することになる。このた
め、シリコン基板に含有されるフッ素濃度は１×１０21
ｃｍ-3以下であることが必要である。これらの結果、シ
リコン基板に含有されるフッ素濃度は、１×１０20ｃｍ
-3〜１×１０21ｃｍ-3の範囲であることが好ましいこと
になる。
【００２１】フッ素イオン打ち込みドーズ量に対するシ
リコン基板に含有されるフッ素濃度を示すグラフである
図４を参照すると、シリコン基板に含有されるフッ素濃
度が１×１０20ｃｍ-3〜１×１０21ｃｍ-3の範囲である
ためには、フッ素イオン打ち込みドーズ量が５×１０15
ｃｍ-2〜５×１０16ｃｍ-2の範囲であればよい。
リコン基板に含有されるフッ素濃度を示すグラフである
図４を参照すると、シリコン基板に含有されるフッ素濃
度が１×１０20ｃｍ-3〜１×１０21ｃｍ-3の範囲である
ためには、フッ素イオン打ち込みドーズ量が５×１０15
ｃｍ-2〜５×１０16ｃｍ-2の範囲であればよい。
【００２２】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、ＬＯＣＯＳ法による素子分離構造
を含むＭＩＳ構造を有する半導体装置において、少なく
とも熱酸化による酸化シリコン膜を含んだゲート絶縁膜
の素子分離端近傍における膜厚が、この素子分離端近傍
のみに打ち込まれたフッ素の増速酸化効果により、素子
分離端近傍以外の領域のゲート絶縁膜の膜厚と比較し
て、少なくとも薄くならない。
の製造方法によると、ＬＯＣＯＳ法による素子分離構造
を含むＭＩＳ構造を有する半導体装置において、少なく
とも熱酸化による酸化シリコン膜を含んだゲート絶縁膜
の素子分離端近傍における膜厚が、この素子分離端近傍
のみに打ち込まれたフッ素の増速酸化効果により、素子
分離端近傍以外の領域のゲート絶縁膜の膜厚と比較し
て、少なくとも薄くならない。
【００２３】このため本発明の適用により、素子分離端
におけるゲート絶縁膜の局所的薄膜下が原因で生じるゲ
ート絶縁膜の絶縁破壊耐圧特性の劣化を防止することが
可能となり、高信頼性を有する半導体装置を実現するこ
とができる。
におけるゲート絶縁膜の局所的薄膜下が原因で生じるゲ
ート絶縁膜の絶縁破壊耐圧特性の劣化を防止することが
可能となり、高信頼性を有する半導体装置を実現するこ
とができる。
【図１】本発明の一実施例の製造工程の断面図である。
【図２】上記一実施例の効果を説明するための図であ
り、絶縁破壊耐圧分布を示すグラフである。
り、絶縁破壊耐圧分布を示すグラフである。
【図３】本発明の数値限定の論拠を説明するための図で
あり、フッ素を含有しない酸化シリコン膜の膜厚および
比誘電率を基準としたフッ素を含有する酸化シリコン膜
の膜厚の比および比誘電率の比とシリコン基板に含有さ
れるフッ素濃度との関係を示すグラフである。
あり、フッ素を含有しない酸化シリコン膜の膜厚および
比誘電率を基準としたフッ素を含有する酸化シリコン膜
の膜厚の比および比誘電率の比とシリコン基板に含有さ
れるフッ素濃度との関係を示すグラフである。
【図４】本発明の数値限定の論拠を補足的に説明するた
めの図であり、フッ素イオン打ち込みドーズ量に対する
シリコン基板に含有されるフッ素濃度を示すグラフであ
る。
めの図であり、フッ素イオン打ち込みドーズ量に対する
シリコン基板に含有されるフッ素濃度を示すグラフであ
る。
【図５】従来の技術を説明するための断面図である。
【図６】従来の技術の問題点を説明するための断面図で
ある。
ある。
【図７】従来の技術の問題点を説明するための図であ
り、絶縁破壊耐圧分布を示すグラフである。
り、絶縁破壊耐圧分布を示すグラフである。
１０１，２０１ シリコン基板 １０２，１０４，２０２，２０４ 酸化シリコン膜 １０３，２０３ 窒化シリコン膜 １０５ フッ素含有領域 １０６，２０６ ゲート酸化シリコン膜 １０７，２０７ 素子分離端 １０８，２０８ ゲートポリシリコン電極 ２０９ 素子形成領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (1)
- 【請求項１】 第１の酸化シリコン膜を介してシリコン
基板の素子形成領域上に選択的に形成された窒化シリコ
ン膜をマスクにした選択酸化法により、該シリコン基板
表面の素子分離領域に第２の酸化シリコン膜を形成する
工程と、 前記窒化シリコン膜をマスクにした斜め回転イオン注入
法により、５×１０15ｃｍ-2〜５×１０16ｃｍ-2のドー
ズ量のフッ素を前記素子形成領域と前記素子分離領域と
の境界の近傍の前記シリコン基板表面に導入する工程
と、 前記窒化シリコン膜および第１の酸化シリコン膜を除去
し、少なくとも熱酸化を含む方法により前記素子形成領
域の前記シリコン基板表面にゲート絶縁膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550893A JP2950101B2 (ja) | 1993-06-07 | 1993-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550893A JP2950101B2 (ja) | 1993-06-07 | 1993-06-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350079A JPH06350079A (ja) | 1994-12-22 |
| JP2950101B2 true JP2950101B2 (ja) | 1999-09-20 |
Family
ID=15153403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13550893A Expired - Fee Related JP2950101B2 (ja) | 1993-06-07 | 1993-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950101B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381961B1 (ko) | 1999-04-26 | 2003-04-26 | 삼성전자주식회사 | 반도체 기판 상에 질화된 계면을 형성하는 방법 |
| JP4437352B2 (ja) | 2000-02-29 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4940514B2 (ja) * | 2001-07-23 | 2012-05-30 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4625793B2 (ja) * | 2006-09-08 | 2011-02-02 | 株式会社東芝 | 半導体デバイス |
-
1993
- 1993-06-07 JP JP13550893A patent/JP2950101B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350079A (ja) | 1994-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5292673A (en) | Method of manufacturing a semiconductor device | |
| US5173437A (en) | Double polysilicon capacitor formation compatable with submicron processing | |
| US5473184A (en) | Semiconductor device and method for fabricating same | |
| US7220650B2 (en) | Sidewall spacer for semiconductor device and fabrication method thereof | |
| JP2586342B2 (ja) | 半導体装置の製造方法 | |
| KR19980018751A (ko) | 반도체 장치 및 그 제조 방법 (semiconductor device and method of manufacturing the same) | |
| US20060211200A1 (en) | Method of manufacturing semiconductor device | |
| US5134452A (en) | MIS type FET semiconductor device with gate insulating layer having a high dielectric breakdown strength | |
| JP2001203349A (ja) | 半導体装置およびその製造方法 | |
| KR20000048314A (ko) | 반도체 장치 및 그 제조 방법 | |
| US4682408A (en) | Method for making field oxide region with self-aligned channel stop implantation | |
| JP2816192B2 (ja) | 半導体装置の製造方法 | |
| KR101054320B1 (ko) | 반도체 장치의 제조 방법 | |
| US5407839A (en) | MOS manufacturing process having reduced gate insulator defects | |
| JPH0799310A (ja) | 電界効果型トランジスタとその製造方法 | |
| JP2950101B2 (ja) | 半導体装置の製造方法 | |
| US5610424A (en) | Metal oxide semiconductor field effect transistor | |
| US6087238A (en) | Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| US6734526B1 (en) | Oxidation resistant microelectronics capacitor structure with L shaped isolation spacer | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| KR0131992B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH0621369A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPS63241965A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| JPH0479265A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |
|
| LAPS | Cancellation because of no payment of annual fees |