KR100381961B1 - 반도체 기판 상에 질화된 계면을 형성하는 방법 - Google Patents

반도체 기판 상에 질화된 계면을 형성하는 방법 Download PDF

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Abstract

여기에 개시된 방법은 불소로 도핑된 질화 계면(fluorine-doped nitridized interface)을 반도체 기판 상에 형성하는 표면 처리 방법에 관한 것이다. C2F6(carbon hexafluorine) 등과 같은 불소 요소로 도핑된 처리 가스를 가진 암모니아 플라즈마 화학적기상증착 공정을 이용하여 불소로 도핑된 질화 계면을 형성할 수 있다. 이러한 방법은 디램 장치 등의 모스 반도체 소자를 형성하는데 있어서 LOCOS(local oxidation of silicon)를 기반으로 하는 공정의 일부에 사용될 수 있다.

Description

반도체 기판 상에 질화된 계면을 형성하는 방법{METHOD FOR FORMING A NITRIDIZED INTERFACE ON A SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판 상에 질화된 계면을 형성하는 방법에 관한 것으로, 좀 더 구체적으로는 반도체 기판 상에서의 암모니아 플라즈마 표면 처리의 균일도를 향상시키기 위한 방법에 관한 것이다. 특히, 본 발명은 불소로 도핑된 암모니아 플라즈마를 사용하여 질화된 폴리실리콘 계면을 형성하기 위한 방법에 관한 것이다.
실리콘 질화막은 반도체 장치, 예를 들면 마이크론 이하의 디자인 룰(design rule) 및 고집적 반도체 회로용 모스(MOS:metal-oxide semiconductor) 제조에 사용하기 위한 회로들의 제조에서 널리 사용된다. 예를 들어, 실리콘 질화막들은 LOCOS(local oxidation of silicon)공정 및 PBLOCOS(polysilicon buffered LOCOS) 공정 등의 향상된 LOCOS 공정을 사용하는 모스 장치들을 제조하는데 사용된다. 또한, LOCOS를 기반으로 하는 공정 기술에 대한 정보는 "Wolf, StanleySilicon Processing for the VLSI Era, Volume 2-Process Integration, Lattice Press, Sunset Beach, California, pp. 12-41, 1990" 에 자세히 개시되어 있다.
LOCOS 제조 방법에 있어서, 일반적으로 자연 산화막(native oxide) 패드는 실리콘 기판과 산화방지 마스크로 사용되는 실리콘 질화막 사이의 스트레스 변화 완충막으로서 반도체 기판 상에 형성된다. 이와 같은 패드 산화막은 열산화 방법으로 성장하거나 화학적기상증착(chemical vapor deposition) 공정을 사용하여 형성한다. PBLOCOS 방법의 경우, 열적으로(thermally) 증착된 얇은 이산화 실리콘 패드 및 폴리실리콘 버퍼막이 형성된다. 이러한 PBLOCOS 방식은 측면 산화 방지를 강화하기 위해 그리고 상기 산화막 및 후속으로 증착되는 실리콘 질화막 사이에 스트레스 버퍼막(stress buffer layer)을 제공하기 위하여 일반적으로 사용된다.
일반적으로 LOCOS에 기반을 둔 공정에 있어서, 실리콘 질화막과 폴리실리콘 버퍼막이 제거되어 필드 산화막이 성장될 영역들을 선택적으로 노출시키게 되며, 이때 제거되지 않은 영역들, 즉 실리콘 질화막과 폴리실리콘 버퍼막으로 덮인 영역들은 활성 영역으로 된다. 실리콘 질화막에 의해 덮인 상기 활성 영역들 사이 즉, 식각된 영역들 내에 필드 산화막이 "국부적으로(locally)" 성장되어 상기 실리콘 질화막에 의해 덮인 상기 활성 영역들을 각각 격리시킨다. 상기 국부적으로 성장된 산화막 즉, 격리 영역들이 반도체 공간을 낭비시키기 때문에, 이들 영역들의 공간을 최소화하는 것이 바람직하다.
필드 산화막이 성장할 때, 실리콘 기판 및 주위의 상기 질화막과 폴리실리콘 버퍼막 사이의 계면 영역(interface region) 내로 산화막이 침해한다. 이러한 산화막 침해가 상기 실리콘 기판 내로 확장되는 현상을 "제 1 버즈빅(bird's beak)"이라고 부르고, 실리콘 질화막과 폴리실리콘막의 계면 내에서 발생하는 현상을 "제 2 버즈빅"이라 부른다. 상기 버즈빅이 형성되면, 상기 활성 영역의 크기가 변할 수 있고 게이트 폴리 브리지(gate poly bridge)가 발생될 수도 있다. 상기 제 1 버즈빅 영역들이 상기 격리 영역들의 가장자리(edge)를 넘어서까지 성장하게 되면, 공간, 즉 활성영역을 소비하게 되고 이로 인해 마이크론 이하의 소자들에서는 신뢰성 있는 활성영역의 격리를 구현하기 힘들게 된다. LOCOS를 기반으로 하는 공정에서 상기 제 2 버즈빅 영역들은 폴리실리콘의 제거를 방해하여, 단락 및(또는) 누설의 원인이 되는 "폴리-스트링거(poly-stringer)"를 남기게 된다. 필드 산화막이 성장된 이후, 상기 반도체 소자의 활성 영역들이 형성되도록 하부에 잔존하는 실리콘 질화막과 폴리실리콘 버퍼막이 제거되어야 하는데, 이때, 제 2 버즈빅으로 인해 폴리실리콘 버퍼막이 완전히 제거되지 않을 수 있다.
통상적으로 암모니아 플라즈마 화학적기상증착 등의 화학적기상증착 공정을사용하여 기판의 표면들이 질화된다. 플라즈마 인가 화학적기상증착(plasma enhanced CVD) 반응기 내에서 기판의 표면을 질화시키는 동안에, 반응 가스들 및 반응된 부산물들이 흐르기 때문에 막질의 두께가 균일하지 않게 된다. 이런 비균일도(non-uniformity)는 웨이퍼 내의 막질 두께의 비균일도와 웨이퍼 사이의 막질 두께의 비균일도가 있다. 상기 웨이퍼 내 막질 두께의 비균일도는 표준 편차율로 나타낸다. 상기 웨이퍼 사이의 막질 두께의 비균일도는 평균 약 6Å 내지 10Å이다.
막질의 비균일도가 증가하면 전형적으로 제 2 버즈빅 형성이 증가한다. 이와 같은 막질 비균일도로 인해 상기 제 2 버즈빅의 크기가 증가하고, 폴리-스트링거가 형성되고 제품과 함께 테스트 웨이퍼 런(test wafer run)상에서 측정된 공정 능력(process capability)이 저하되게 되며 이로 인해 웨이퍼 수율이 감소하게 된다. 상기 공정 능력은, 6에 의해 나누어진 공정 스펙 폭(process spec width)으로 측정되며, 일반적으로 Cp또는 Cpk로 나타내진다.
종래의 LOCOS를 기반으로 하는 공정들이 갖는 문제점 가운데 한 예로서, 도 1은 이 분야에 잘 알려진 LOCOS를 기반으로 하는 공정을 사용하여 격리 영역(11) 내의 반도체 기판(10) 상에 형성된 필드 산화막(18)을 보여준다. 도 1에 도시된 바와 같이, 상기 격리 영역(11)은 활성 소자 영역들(13) 사이에서 정해진다. 상기 활성 소자 영역들(13)은 이산화 실리콘 패드막(12), 폴리실리콘 버퍼막(14), 및 실리콘 질화막(16)에 의해 덮인다. 또한, 도 1에서 알 수 있는 바와 같이, 상기 필드 산화막(18)이 상기 기판(10) 내부를 침해하여 상기 활성 소자 영역들(13)까지 확장된다. 결과적으로, "제 1 버즈빅" 영역(17)이 형성되고 실리콘 질화막(16)과 폴리실리콘 버퍼막(14) 사이에는 "제 2 버즈빅" 영역(19)이 형성된다. 상기 실리콘 질화막(16)과 폴리실리콘 버퍼막(14)이 순차적으로 제거될 때, 폴리실리콘 버퍼막(14)이 상기 제 1 및 제 2 버즈빅 영역들(17 및 19) 사이에 잔존할 수 있으며, 이는 폴리실리콘 제거를 방해하는 방해물로 작용한다. 이렇게 남아 있는 폴리실리콘 영역들을 "폴리-스트링거(poly-stringer)"라고 하며 단락과 누설을 야기하는 원인이 된다.
따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 본 발명의 목적은 불소로 도핑된 질화막 표면 처리를 수행하여 불소로 도핑된 질화된 기판 계면을 형성하는 방법을 제공하는데 있다.
도 1은 단순화된 반도체 기판의 부분 단면도로서, 종래의 LOCOS(local oxidation of silicon)에 기반을 둔 공정을 이용하여 형성된 필드 산화 영역 및 실리콘 질화 마스크층 하부에서의 제 1 및 제 2 버즈빅("bird's beak") 산화물 침식을 보여주는 도면;
도 2는 본 발명의 일 실시예에 따른 패드 산화막이 형성된 단순화된 반도체 기판의 부분 단면도;
도 3은 본 발명의 일 실시예에 따른 패드 산화막과 폴리실리콘 버퍼막이 형성된 단순화된 반도체 기판의 부분 단면도;
도 4는 본 발명의 일 실시예에 따른 패드 산화막, 폴리실리콘 버퍼막, 및 불소로 도핑된 실리콘 질화막이 형성된 단순화된 반도체 기판의 부분 단면도;
도 5는 본 발명의 일 실시예에 따른 패드 산화막, 폴리실리콘 버퍼막, 불소로 도핑된 질화된 폴리실리콘 계면, 불소로 도핑된 실리콘 질화막, 및 도핑되지 않은 실리콘 질화막이 형성된 단순화된 반도체 기판의 부분 단면도;
도 6은, 도 5에서 필드 산화막 영역을 한정하기 위해 도핑되지 않은 실리콘 질화막, 도핑된 실리콘 질화막 및 폴리실리콘 버퍼막이 제거된 단순화된 반도체 기판의 부분 단면도;
도 7은, 도 6에서 도핑된 실리콘 질화막과 도핑되지 않은 실리콘 질화막 및 폴리실리콘 버퍼막이 제거된 영역 내에서 성장한 필드 산화막을 가지는 단순화된 반도체 기판의 부분 단면도;
도 8은, 도 7에서 도핑된 실리콘 질화막과 도핑되지 않은 실리콘 질화막이 반도체 기판의 활성영역 상에서 제거된 상태를 나타내는 단순화된 반도체 기판의 부분 단면도 부분 단면도;
도 9는, 도 8에서 폴리실리콘 버퍼막과 패드 산화막이 반도체 기판의 활성영역 상에서 제거된 상태를 나타내는 단순화된 반도체 기판의 부분 단면도;
도 10은 "예 1-4"의 데이터를 수집하는데 사용되는 플라즈마-화학기상증착 반응 장치를 보여주는 단순화된 개략도;
도 11은 "예 3"에서 슬롯 1의 웨이퍼용 실리콘 질화막 두께의 등고선도; 및
도 12는 "예 3"에서 슬롯 3의 웨이퍼용 실리콘 질화막 두께의 등고선도이다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 반도체 기판의 표면을 질화시키는 방법은 상기 기판의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하는 단계를 포함하되, 상기 불소로 도핑된 질화 표면과 상기 기판 표면 사이에 계면이 정의된다. 상기 불소로 도핑된 질화 표면을 형성하는 방법은 상기 반도체 기판을 불소 요소와 질소 요소로 구성된 처리 가스에 노출시키는 단계를 포함하되, 상기 노출에 의해서 상기 기판 표면에 대해 계면을 갖는 불소로 도핑된 질화 표면을 형성한다. 상기 기판 표면은 실리콘 산화막 또는 폴리실리콘막이다. 일 실시예에 있어서, 상기 질소 요소는 적어도 암모니아, 질소, 및 이들의혼합 기체 중의 하나이고, 상기 불소 요소는 적어도 C2F6, C3F8, CF4, 및 이들의 혼합 기체 중의 하나이고, 상기 노출 단계는 화학적기상증착(chemical vapor deposition) 공정으로 수행된다.
다른 실시예에 있어서, 상기 질소 요소는 암모니아이고, 상기 불소 요소는 C2F6이고, 상기 노출 단계는 저압화학적기상증착(low pressure chemical vapor deposition) 공정으로 수행된다. 상기 불소로 도핑된 질화 표면은 약 1Å 내지 약 40Å의 두께를 갖는 막으로 구성된다. 또는 상기 불소로 도핑된 질화 표면은 약 10Å 내지 약 30Å의 두께를 갖는 막으로 구성된다. 상기 불소로 도핑된 질화 표면은 C2F6와 암모니아가 약 1:1 내지 1:20의 부피비를 갖도록 구성된 처리 가스를 사용하여 형성된다.
상기 방법은 질소 성분을 포함하는 도핑되지 않은 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계를 더 포함하되, 상기 불소로 도핑된 질화 표면을 노출시키는 단계에 의해 상기 불소로 도핑된 질화 표면 상에 도핑되지 않은 질화 표면이 형성될 수 있다. 이 경우에 있어서, 상기 불소로 도핑된 처리 가스의 상기 질소 요소는 암모니아이고, 상기 불소로 도핑된 처리 가스의 상기 불소 요소는 C2F6이고, 상기 도핑되지 않은 처리 가스의 질소 요소는 암모니아이고, 상기 불소로 도핑된 처리 가스에 노출시키는 단계 및 상기 도핑되지 않은 처리 가스에 노출시키는 단계는, 각각 저압플라즈마인가화학적기상증착(low pressure plasma enhanced chemical vapor deposition:LPPECVD) 공정으로 수행된다. 상기 불소로 도핑된 질화 표면은 약 1Å 내지 약 40Å의 두께를 갖는 막으로 구성되고, 상기 도핑되지 않은 질화 표면은 약 700Å 내지 3000Å의 두께를 갖는 막으로 구성된다. 상기 기판은 반도체 웨이퍼이고, 상기 도핑되지 않은 질화 표면의 상부 표면은 약 2Å 이하의 웨이퍼 두께 편차를 갖는다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 모스 반도체 장치들(예를 들어, 디램 장치들)을 개시하고 있다. 기판의 상부 표면 상에 형성된 이산화실리콘 패드막과 상기 이산화실리콘 패드막의 상부 표면 상에 형성된 폴리실리콘 버퍼막을 갖는 상기 기판 상에 상기 모스 반도체 장치를 제조하는 동안에 국부적으로 필드 산화막을 형성하는 방법은, 상기 폴리실리콘 버퍼막의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하되, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막의 상부 표면 사이에 계면이 정의되는 단계, 상기 불소로 도핑된 질화 표면 상에 도핑되지 않은 질화 표면을 형성하되, 상기 도핑되지 않은 질화 표면과 상기 불소로 도핑된 질화 표면은 함께 실리콘 질화막을 형성하는 단계, 상기 실리콘 질화막 상에 적어도 하나의 활성 영역 패턴을 정하는 단계, 상기 실리콘 질화막과 상기 폴리실리콘 버퍼막을 패터닝 하여 활성 영역들 및 이들 사이에 필드 산화 영역을 한정하는 단계 및 상기 필드 산화 영역 내에 필드 산화막을 형성하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 불소로 도핑된 질화 표면을 형성하는 단계는 LPPECVD 공정으로 C2F6및 암모니아의 혼합 가스로 구성된 처리 가스에 상기 폴리실리콘 버퍼막의 상기 상부 표면을 노출시키는 단계를 포함한다. 상기 불소로 도핑된 질화 표면을 형성하는 단계는 LPPECVD 공정으로 C2F6및 암모니아의 혼합 기체로 구성된 처리 가스에 상기 폴리실리콘 버퍼막의 상기 상부 표면을 노출시키는 단계를 포함하고, 상기 도핑되지 않은 질화 표면을 형성하는 단계는 LPPECVD 공정으로 암모니아 및 실질적으로 불소가 없는 요소로 구성된 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계를 포함한다. 상기 불소로 도핑된 질화 표면은 적어도 약 10Å 내지 약 30Å, 또는 약 20Å 내지 약 25Å, 또는 약 700Å 내지 약 3000Å, 또는 약 1200Å 내지 약 1800Å의 두께를 갖는 막으로 구성된다. 상기 불소로 도핑된 질화 표면은 C2F6와 암모니아가 약 1:3 내지 1:20의 부피비로 구성되는 처리 가스를 사용하여 형성된다. 상기 기판은 반도체 웨이퍼이고, 상기 도핑되지 않은 질화 표면의 상부 표면은 2Å 이하의 웨이퍼 두께 편차를 갖는다. 상기 필드 산화막이 형성되는 동안에, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막 사이에서 정해진 상기 계면으로 산화막이 침해하는 것이 방지된다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 또 다른 특징에 의하면, 모스 반도체 장치들(예를 들어, 디램 기억 장치들)이 개시되어 있다. 실리콘 기판 상에 상기 모스 반도체 장치들을 제조하는 동안에 국부적으로 필드 산화막을 형성하는 방법은, 상기 실리콘 기판 상에 이산화실리콘 패드막을 형성하는 단계; 상기 이산화실리콘 패드막 상에 폴리실리콘 버퍼막을 형성하되, 상기 이산화실리콘 패드막은 상기 폴리실리콘 버퍼막과 상기 실리콘 기판 사이에 위치하는 단계, 상기 폴리실리콘 버퍼막의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하되, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막의 상기 상부 표면 사이에 계면이 정해지는 단계, 상기 불소로 도핑된 질화 표면 상에 도핑되지 않은 질화 표면을 형성하되, 상기 도핑되지 않은 질화 표면과 상기 불소로 도핑된 질화 표면은 함께 실리콘 질화막을 형성하는 단계, 상기 실리콘 질화막과 상기 폴리실리콘 버퍼막을 패터닝 하여 활성영역들 및 이들 사이에 필드 산화 영역을 한정하는 단계, 및 상기 필드 산화 영역 내에 필드 산화막을 형성하는 단계를 포함하여 이루어진다. 상기 불소로 도핑된 질화 포면을 형성하는 단계는 LPPECVD 공정으로 C2F6및 암모니아의 혼합 기체로 구성된 처리 가스에 상기 폴리실리콘 버퍼막의 상기 상부 표면을 노출시키는 단계를 포함하고, 상기 도핑되지 않은 질화 표면을 형성하는 단계는 LPPECVD 공정으로 암모니아 및 실질적으로 불소가 없는 요소로 구성된 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계를 포함한다. 일 실시예에서, 상기 불소로 도핑된 질화 표면은 약 20Å 내지 약 25Å의 두께를 갖는 막으로 구성된다. 상기 도핑되지 않은 질화 표면은 약 1200Å 내지 1800Å의 두께를 갖는 막으로 구성된다. 상기 불소로 도핑된 질화 표면은 C2F6와 암모니아가 약 1:3 내지 약 1:15의 부피비로 구성되는 처리 가스를 사용하여 형성된다. 본 발명의 일 실시예를 이용하면, 상기 실리콘 질화막의 상부 표면은 2Å 이하의 웨이퍼 두께 편차를 갖는다. 상기 필드 산화막이 형성되는 동안에, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막 사이에서 정해진 상기 계면으로 산화막이 침해하는 것이 방지된다.
상술한 본 발명에 따르는 반도체 기판의 표면을 질화시키는 방법에 의하면, 질화된 기판 표면들의 비균일성(non-uniformity) 및 웨이퍼 사이의 비균일성이 줄어들고 보다 안정적인 공정을 제공할 수 있다. 기판 질화의 균일도를 향상시킴으로써, 예를 들어, 웨이퍼 전반의 비균일도를 실질적으로 제거하고 종래 LOCOS에 기반을 둔 공정들로 형성된 필드 산화막 가장자리 영역 내의 "제 2 버즈빅"을 실질적으로 제거함으로써, 종래의 도핑되지 않은 암모니아 플라즈마 처리 공정들과 비교할 때, 웨이퍼의 수율을 증가시킬 수 있다. 또한, 여기에 개시된 방법의 일 실시예에는 이러한 두께 변화가 감소되므로 공정 능력(Cp, Cpk)이 증가하고(증가하거나) 폴리-스트링거의 형성이 억제되거나 실질적으로 방지된다.
이하에서 이를 구체적으로 설명한다. 필드 산화가 진행되는 동안에, 상기 폴리실리콘 표면에서 실리콘 원자들이 결합하는 것에 의해 폴리실리콘/질화막 계면의 측면 산화가 방지되는 것으로 생각된다. 이는 불산(HF) 형성 및 표면 반응, 직접적인 불소(F) 반응 및(또는) 충격(bombardment)에 의해 상기 폴리실리콘 표면에서 스트레스를 받은 Si-O-Si 결합들이 깨지기 때문이라고 생각된다. 이렇게 되면, 상기 Si-O-Si 결합이 Si-F, 브리지(bridge)가 없는 Si-O 및(또는) Si-N 결합들로 대체될 것이다. 상기 Si-N 결합들의 형성이 주된 반응이 될 것이고, 이런 결합들은 폴리실리콘막과 실리콘 질화막 사이에서 보다 균일한 계면을 형성시킬 것이다. 또한, 불소는 암모니아(NH3)플라즈마 내에서 형성되는 Si-H 결합들과 Si-OH 결합들을 깰 수있을 것이다. 상술한 하나 이상의 매커니즘들은 필드 산화막이 성장하는 동안 측면 확산과 산소의 반응을 지연시켜서 균일도를 향상시킬 것이다.
여기에 개시된 방법의 일 실시예에 있어서, 불소 소스, 일반적으로 C2F6(할로겐화 탄소-116)이 암모니아 플라즈마에 주입되어 LOCOS를 기반으로 한 공정, 예를 들어 LOCOS 또는 PBLOCOS 격리 방법으로 기반 표면(예를 들어, 산화물 또는 폴리실리콘)을 질화시킨다. LOCOS를 기반으로 한 공정들은 이 분야에 잘 알려진 공정들로서, 예를 들어 "Wolf, StanleySilicon Processing for the VLSI Era, Volume 2-Process Integration, Lattice Press, Sunset Beach, California, pp. 12-41, 1990"에 개시되어 있다.
본 발명의 일 실시예에 있어서, 폴리실리콘에 대한 질화막 표면 처리를 수행하는 동안에 (일반적으로 식각 물질로 사용되는) C2F6가스가 암모니아 플라즈마에 주입된다. 불소를 기반으로 한 도핑 물질을 부가적으로 사용하여 테스트 웨이퍼 상에서 측정할 때 대략 2Å(또는 대략 1)이거나 그 이하인 웨이퍼 두께 비균일도 내에서 막질을 줄인다. 결과적으로, 웨이퍼 사이의 비균일도가 줄어들고 보다 안정적인 공정을 제공할 수 있게 된다.
상기와 같은 본 발명의 이점 내지 효과는 실리콘 질화막을 사용하는 어떠한 반도체 제조 기판 처리 공정에서도 구현될 수 있다. 예를 들어, 여기에 개시된 본 방법이 디램(dynamic random access memory) 장치들의 제조를 포함한 실리콘 기판 상에 모스 반도체 장치들을 제조하는 방법에 사용될 수 있다. 그러나 여기에 한정되는 것은 아니다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 불소로 도핑된 질화 계면이 기판 표면 처리를 위한 적절한 방법에 의해, 예를 들면, CVD 공정 등에 의해 기판 표면 상에 형성될 수 있으며, CVD 이외의 다른 절절한 방법에 의해서도 형성될 수 있다. 본 발명의 일 실시예에 있어서, 불소로 도핑된 암모니아 플라즈마가 사용되어 상기 CVD 공정으로 폴리실리콘 표면을 처리한다. 여기서, CVD를 기반으로 한 표면 질화를 적절하게 수행할 수 있는 방법으로는 PECVD(plasma enhanced CVD), 비PECVD(non-PECVD), 복사 에너지 CVD (radiant energy CVD), 저압 CVD(low pressure CVD; LPCVD), 대기압 CVD(atmospheric CVD) 등의 방법이 있지만, 여기에 한정되지는 않는다. 또한 본 발명에 있어서, "CVD"라는 용어는, 예를 들어 LPCVD와 같은 임의의 다른 CVD 방법이 결합된 형태를 포함함은 자명하다. 기판 표면들의 질화에 적합한 모든 CVD 장치는 표면 처리 장치로서 적합하다. 예를 들어, Novellus, Applied Materials, Genus 등의 공급자로부터 상업적으로 구입할 수 있는 장치들을 포함하지만, 여기에 한정되지는 않는다. 특히, Novellus의 "CONCEPT Ⅱ", Applied Material의 "P5000"과 "CENTURA"는 쉽게 구입할 수 있는 장치이며, Matson사(社)로 부터 역시 적합한 장치를 구입할 수 있다.
질소와 불소 요소들을 제공하기에 적당한 CVD 처리 가스 혼합 기체를 사용함으로써 불소로 도핑된 질화막 기판 처리가 수행되어 기판 표면과 질화된 계면을 형성한다. 상기 적당한 질소 가스 요소들로는, 예를 들어 적어도 하나의 암모니아, 질소, 또는 이들의 혼합 기체를 포함하지만, 여기에 한정되지는 않는다. 또한, 상기 적당한 불소 가스 요소들로는, 예를 들어 적어도 하나의 C2H6, C3F8, CF4, 또는 이들의 혼합 기체를 포함하지만, 여기에 한정되는 것은 아니다.
개시된 방법의 일 실시예에서, 불소로 도핑된 암모니아 플라즈마를 사용하여 질화막 표면 처리의 균일도가 향상되어 반도체 기판과 불소로 도핑된 질화 계면이 형성된다. 상기 개시된 방법의 불소로 도핑된 암모니아 플라즈마는 암모니아 플라즈마 표면 처리를 사용하는 어떠한 반도체 제조 방법에도 사용될 수 있다. 상기 불소로 도핑된 암모니아 플라즈마는, 예를 들어 로직(logic) 장치들, 마이크로프로세서들, 또는 DRAM, SRAM, 및 ROM 등을 포함한 메모리 장치들과 같은 MOS 장치들을 제조하는데 사용될 수 있다. 특히, 암모니아와 C2H6(또는 "할로겐화 탄소-116")의 혼합 기체로 구성된 처리 가스를 사용하는 LPCVD 공정으로 불소로 도핑된 실리콘 질화막을 형성할 수 있다.
불소 및 질소 가스의 요소들은 불소로 도핑된 질화 계면을 형성하기에 적합한 임의의 양을 갖는 CVD 처리 가스 내에 존재한다. 개시된 방법의 예에서 사용하는 C2H6와 암모니아의 부피비(volume ratio)는 약 1:1 내지 1:20, 또는 약 1:3 내지 1:20, 또는 약 1:3 내지 1:15, 또는 약 1:5 내지 1:15, 또는 1:7 내지 1:15, 또는 약 1:10 정도이다. 그러나, 1:20 이상의 부피비나 1:5 이하의 부피비도 역시 가능하다. 경우에 따라서, 필요한 경우 상기 처리 가스는 다른 요소들을 선택적으로 포함할 수 있다. 예를 들면 질소와 같이 실리콘 질화막을 형성하는데 적당한 이 분야에 알려진 다른 임의의 CVD 가스 요소들을 포함할 수 있다. 다른 가스 요소들이 존재하는 경우들에 있어서, C2H6및 암모니아가 상술한 부피비 안에 놓이게 되면 암모니아 및 질소 등의 다른 구성 요소들이 처리 가스의 나머지 부피를 조성할 수 있음은 자명하다.
불소로 도핑된 제 1 질화 표면 처리에 의한 불소로 도핑된 질화 계면을 형성한 후, 도핑되지 않은 제 2 질화막 표면 처리가 수행된다. 본 발명에 따른 도핑되지 않은 질화막 표면 처리가 이제까지 언급되었거나 이후에 언급될 CVD 방법들을 포함하여 이 분야에 알려진 적당한 방법들을 사용하여 수행될 수 있다. 처리 가스 구성이나 막질 구성에 관련하여 사용된 "도핑되지 않은(undoped)"이란 용어는 실질적으로 불소 원자 요소가 포함되지 않았음을 의미하며, "불소로 도핑된(fluorine-doped)"이란 용어는 본 명세서 전체에 있어서 상술한 제 2 버즈빅의 형성을 방지하는 기판 표면과의 계면에 질화된 계면을 형성할 수 있는 충분한 불소 원자 요소가 포함되었음을 의미한다.
일 실시예에서, 불소로 도핑된 질화 계면이 불소와 질소를 모두 포함한 CVD 처리 가스에 의해 제 1 질화막 표면 처리 동안에 기판 상에 형성된다. 이에 따라, LOCOS를 기반으로 하는 공정에서, 예를 들어 필드 산화막이 성장하는 동안에 산소의 측면 확산과 반응을 지연시키거나 방지할 수 있는 기판 표면 상에 불소로 도핑된 질화 계면을 형성하도록 불소 요소가 충분한 시간 동안 노출되어야 한다. 도핑되지 않은 제 2 질화막 표면 처리는 상기 제 1 표면 처리 이후에 수행되며, 암모니아 등의 질소 요소를 갖는 도핑되지 않은 CVD 처리 가스를 사용하여 수행된다. 일실시예에 있어서, 이와 같은 제 2 표면 처리는, 상기 도핑되지 않은 처리 가스 혼합 기체로 진행하기 위한 재배치 후에, 서로 분리된 단계 예를 들어 개별 리액터(separate reactor)에서 수행되거나 또는 동일 리액터(same reactor)에서 수행될 수 있다. 다른 방법으로, 원하는 특성을 가진 불소로 도핑된 질화 계면을 형성하기 위해 기판 표면이 불소로 도핑된 CVD 처리에 충분히 노출되면, 상기 처리 가스의 불소 요소는 차단시키고, 질소 요소를 포함하는 처리 가스를 사용하여 계속해서 진행할 수 있다. 후자의 경우는, 예를 들어 화학량론(stoichiometry)적으로 정확한 처리 가스의 양이 도핑된 처리 단계와 도핑되지 않은 처리 단계 모두에 제공되는 리액터 시스템을 사용함으로써 구현될 수 있다. 이와 같은 리액터 시스템은, 예를 들어 Novellas의 "CONCEPT Ⅱ"를 포함한다.
상기 불소로 도핑된 질화막 표면 처리를 사용하여 기판 표면 상에 질화된 계면을 형성하면, 이와 관련된 불소로 도핑된 질화막이 형성된다. 불소로 도핑된 질화 계면이 상기 기판 표면 상에 형성되는 한, 이에 따라 형성되는 불소로 도핑된 질화막의 두께는 원하는 대로 변화시킬 수 있다. LOCOS를 기반으로 하는 공정을 사용하는 MOS 장치들을 제조하기 위한 실시예에 있어서, 폴리실리콘 표면 상에 형성된 불소로 도핑된 질화막의 전체 두께는 약 1Å 내지 40Å, 또는 약 10Å 내지 30Å, 또는 약 20Å 내지 25Å, 또는 약 23Å이다. 그러나, 40Å 이상의 두께나 1Å 이하의 두께도 가능하다.
도 2 내지 도 9는 폴리실리콘 버퍼막을 불소로 도핑된 질화막 표면 처리를 하는 PBLOCOS 공정을 이용하는 본 발명의 일 실시예에 따른 기판 상에 필드 산화막을 형성하는 방법을 공정 순서에 따라 나타내는 단면도이다. 비록 폴리실리콘 버퍼막을 이용한 PBLOCOS 공정이 도시되어 있지만, 상기 불소로 도핑된 질화 표면 처리는 다른 공정에 의해서 구현될 수도 있고, 또한 폴리실리콘 버퍼막 표면이 아닌 다른 기판 표면들, 예를 들어, LOCOS 공정에 의한 이산화실리콘(SiO2)막을 표면 처리할 때에도, 불소로 도핑된 질화막 표면 처리의 장점이 구현된다.
도 2를 참조하면, SiO2(이산화 실리콘) 패드막(22)이 기판(20) 상에 형성되어 있다. 상기 이산화 실리콘 패드막(22)은 이 분야에 알려진 적당한 방법을 사용하여 소정의 두께로 형성된다. 상기 이산화 실리콘 패드막(22)이, 예를 들어, 열에 의해 성장하거나 CVD 공정에 의해 증착된다. 일 실시예에서, 상기 이산화 실리콘 패드막(22)은 약 50Å 내지 250Å, 또는 약 160Å의 두께를 갖지만, 약 250Å 이상의 두께 또는 약 50Å 이하의 두께를 가질 수도 있다. 여기서, 상기 "기판(substrate)"이란 용어는 Si 또는 GaAs 등의 반도체 웨이퍼 기판을 포함한 임의의 반도체 기판을 의미한다. 특히, 상기 "기판"은 반도체 웨이퍼 또는 상기 웨이퍼 상에 공정 과정에서 형성된 다양한 막(layer)들을 갖는 반도체 웨이퍼를 포함하는 용어임은 자명하다. 여기서, "막(layer)"이라는 용어는 "층(film)"이라는 용어와 함께 사용될 수 있다.
다음, 도 3을 참조하면, 폴리실리콘 버퍼막(24)이 상기 이산화 실리콘 패드막(22) 상에 형성된다. 상기 폴리실리콘 버퍼막(24)은 CVD 공정을 사용하는 이 분야에 알려진 임의의 적당한 방법으로 형성된다. 일 실시예에서, 상기 폴리실리콘버퍼막(24)은 약 200Å 내지 1000Å, 또는 약 700Å의 두께로 형성되지만, 약 200Å 이하 또는 약 1000Å 이상의 두께로 형성될 수도 있다.
도 4를 참조하면, 상기 폴리실리콘 버퍼막(24)에 대해 불소로 도핑된 질화막 표면 처리, 예를 들어, 저압 불소 도핑 암모니아 플라즈마 CVD 공정이 수행되고 불소로 도핑된 질화 폴리실리콘 계면(25)이 형성된다. 도 4에 도시된 바와 같이, 불소로 도핑된 질화막(26)이 또한 상기 표면 처리의 결과로서 형성된다. 이 실시예에서, 상기 불소로 도핑된 질화막(26)은 C2H6와 암모니아의 혼합 기체로 구성된 처리 가스를 사용함으로써, 약 1Å 내지 40Å 또는 10Å, 또는 약 10Å 내지 30Å, 또는 약 20Å 내지 25Å, 또는 약 23Å의 두께를 갖게 된다. 여기서 상기 C2H6의 유량비(flow rate)가 제어되어 상술한 C2H6대 암모니아의 부피비를 갖는 처리 가스를 생성할 수 있다. 예를 들어, Novellus "CONCEPT Ⅱ" 리액터에서 상기 C2H6의 유량비는 약 1sccm(standard cubic centimeters per minute) 내지 300sccm, 또는 약 20sccm 내지 200sccm, 또는 약 20sccm 내지 100sccm, 또는 약 20sccm 내지 40sccm, 또는 약 30sccm의 범위를 갖는다. 동시에, 상기 암모니아의 유량비는 약 100sccm 내지 3000sccm, 또는 약 100sccm 내지 500sccm, 또는 200sccm 내지 400sccm, 또는 300sccm의 범위를 갖는다.
상기 폴리실리콘 버퍼막(24)의 불소 도핑 표면 처리가 진행된 후, 종래의 질화막 표면 처리가 진행된다. 상기 종래의 질화막 표면 처리는 개별적 리액터 및(또는) 개별적 공정 단계에서 또는 C2F6의 공급을 차단함으로써 동일한 리액터에서 수행될 수 있다. 도 5에 도시된 바와 같이, 도핑되지 않은 암모니아 플라즈마를 이용한 종래의 질화막 표면 처리에 의해 불소로 도핑된 질화막(26)의 상부에 도핑되지 않은 실리콘 질화막(28)이 형성된다. 상기 도핑되지 않은 질화막(28)의 두께는 상술한 도핑된 질화막(26)과는 상대적으로 두께 변화의 폭이 크다. 상기 도핑되지 않은 질화막(28)은, 예를 들어, 약 700Å 내지 3000Å, 또는 약 1200Å 내지 1800Å, 또는 약 1550Å의 두께를 갖는다.
질화막 표면 처리가 수행된 후, 상기 도핑되지 않은 질화막(28), 도핑된 질화막(26) 및 폴리실리콘 버퍼막(24)이 패터닝되어 활성 영역들(42) 및 이들 사이에 필드 산화 영역(40)이 정의된다. 상기 패터닝은 통상적인 포토레지스트를 사용하는 포토리소그라피공정(photolithography) 또는 임의의 적당한 방법들에 의해 진행될 수 있다. 구체적으로, 도 6에 도시된 바와 같이, 포토레지스트(미도시)를 사용하여 상기 실리콘 질화막들(26, 28) 및 상기 폴리실리콘 버퍼막(24)이 상기 활성 영역들(42) 사이에 필드 산화 영역(40)을 한정하기 위해, 예를 들어 이방성 식각 공정으로 식각된다.
그런 다음, 도 7에 도시된 바와 같이, 필드 산화막(44)이 상기 필드 산화 영역(40) 내의 기판(20) 상에 형성된다. "제 1 버즈빅" 영역(46)이 상기 기판(20)의 표면에 나타나지만, "제 2 버즈빅" 영역은 나타나지 않는다. 상기 필드 산화막(44)은 예를 들면 습식 산화 공정 등을 포함한 필드 산화막을 형성하기 위한 이 분야에알려진 임의의 적당한 방법을 사용하여 형성된다. 일 실시예에서, 상기 필드 산화막(44)은 약 1000Å 내지 10000Å, 또는 약 5000Å 내지 9000Å의 두께를 가지도록 형성된다.
다음, 도 8에 도시된 바와 같이, 상기 필드 산화막(44)이 형성된 후, 상기 질화막들(28, 26)이 활성 영역들(42) 내에서, 예를 들어, 화학적 식각(chemical etching), 불산 스트리핑(HF acid stripping), 반응성 이온 식각(reactive ion etching) 등에 의해 제거되고, 상기 폴리실리콘 버퍼막(24)이 노출된다. 상기 질화막들(28, 26)을 제거한 후에, 도 9에 도시된 바와 같이, 상기 활성 영역(42)의 기판(20)을 노출시키기 위해 건식식각 공정을 이용하여 한 번 또는 그 이상의 단계를 통해 상기 활성 영역들(42) 내에서 상기 폴리실리콘 버퍼막(24)과 상기 산화 패드막(22)이 제거된다.
본 발명에 따른 실시예들을 사용함으로써, 질화된 계면들의 비균일도가 감소되어 공정 능력을 증가시킬 수 있다. 본 발명에 따른 일 실시예에서, 질화 처리된 폴리실리콘 테스트 웨이퍼의 웨이퍼 두께 균일도(즉, 표준 편차/평균 웨이퍼 두께) 내의 막은 종래의 도핑되지 않은 암모니아 플라즈마 처리를 이용하여 수행되는 기판 처리 중에서 보여지는 약 7% 또는 그 이상에서 약 2% 또는 그 이하까지 축소된다.
표 1은 종래의 암모니아 플라즈마에 의해 형성된 도핑되지 않은 표준 실리콘 질화막과 불소로 도핑된 암모니아 플라즈마에 의해 형성된 불소로 도핑된 실리콘 질화막 사이의 막 균일도 차이(즉, 두께 편차)를 보여준다. 여기서, 이들은 모두본 발명에 따른 실시예에서 사용된 8" 베어 실리콘 테스트 웨이퍼 상에 측정된 것이다.
[표 1] 표준 NH3막 대 C2F6도핑막
표준 NH3플라즈마 C2F6도핑 플라즈마
C2F6유량 (sccm) 0 30
두께 (Å) 24 22
두께 편차 범위 (Å) 10 <2
습식 산화막 성장 (Å) 65 65
비록 PBLOCOS 공정을 사용하는 MOS 장치를 제조할 때, 불소로 도핑된 질화막 표면 처리를 이용하는 실시예가 앞에서 설명되었지만, 본 발명에 따른 실시예들은 PBLOCOS 공정 또는 MOS 장치들에 한정되는 것은 아니며, 질화막의 균일도가 향상되고 "제 2 버즈빅"의 형성이 억제되기를 원하는 임의의 다른 장치 또는 다른 방법을 적용할 수 있다.
《예》
이하의 예들은 예시에 불과하며, 본 발명의 범위나 청구 범위를 한정하지는 않는다.
(예 1) C 2 F 6 도핑 질화막 표면 처리
예 1에 있어서, 암모니아 PECVD 공정을 이용하여 베어 실리콘 웨이퍼에 대한 표면 처리가 수행되었다. 도 10은 스핀들 펌핑 영역(spindle pumping area)(60), 웨이퍼의 위치(62), 및 펌핑 영역 한계(64)를 포함한 리액터 장치를 개략적으로 보여주는 도면이다. 공정은 "NOVELLUS CONCEPT Ⅱ" 리액터에서 수행되었다. 매스 플로우 컨트롤러(mass flow controller)를 적어도 10sccm 이하의 C2F6가스가 흐르도록 조절할 수 있는 더 작은 장치로 대체함으로써, 상기 리액터가 변경되었다. 암모니아 가스 및 불소 가스가 개별 플로우 컨트롤러를 통해 주입되었다.
본 예의 다양한 테스트에 있어서, CVD 처리 가스 유량비는 C2F6이 100sccm 내지 200sccm 정도이고 NH3가 300sccm 내지 400sccm 정도이었다. 본 예에서 사용된 상기 플라즈마 조성법(recipe)이 표 2에 나와 있다.
[표 2] C2F6도핑 NH3플라즈마 조성법
(NOVELLUS CONCEPT Ⅱ 리액터)
파라미터 값
N2매니폴드 A (sccm) 3000
N2 매니폴드 B (sccm) 3000
NH3(sccm) 300
C2F6(sccm) 30
HFRF (watts) 250
LFRF (watts) 350
IoPr (torr) 1.9
Pres (torr) 2
hiPr (torr) 2
Temp (℃) 400
SDT (sec) 12 ±5
PCT (sec) 120
PreA (sec) 1
PosA (sec) 0.5
Soak (sec) 10
LLwt (sec) 3
flOK (%) 5
Tem (%) 2
TemT (sec) 1200
depR (A/min) 500
echR (A/min) 2000
PCER (A/min) 2000
pRes (torr) 2.3
SIHE (boolean) 0
WAIT (sec) 5
smFF (boolean) 1
pcLm (A) 20000
SPCT (sec) 60
NH3E (boolean) 1
dfFF (boolean) 0
두께 및 두께 편차는 Tenor Instrument사의 "PROMETRIX UV-1250SE"를 이용하여 그 값을 구하였다. 이에 대한 결과가 표 3에 나타나 있다.
[표 3] C2F6도핑 NH3플라즈마의 초기 테스트
슬롯 C2F6유량(sccm) NH3유량(sccm) *SDT(초) 웨이퍼 두께(Å) 두께 범위(Å) 산화막 성장(Å/분) 플라즈마 이후 입자(개수)
5 100 300 10.4 24.66 1.36 340 1
6 100 300 10.4 24.49 1.43 340 2
7 100 300 10.4 24.16 2.18
8 100 300 10.4 24.42 1.49
9 100 300 10.4 24.54 1.49
10 100 300 20.4 26.29 1.58
11 100 300 20.4 26.28 1.56
12 200 300 10.4 19.66 3.61
13 200 300 10.4 19.31 2.69
14 100 400 10.4 24.26 1.41
15 100 400 10.4 24.83 1.65
*SDT (standard deposition time) : 표준 증착 시간 (초)
상술한 예 1의 결과들로부터 C2F6의 유량비가 높을 때보다는 상대적으로 낮을 때 산화막이 더욱 바람직하게 성장할 수 있음을 알 수 있다.
(예 2) 낮은 유량비를 이용한 C 2 F 6 도핑 질화막 표면 처리
예 2에서, CVD 처리 가스 내의 C2F6의 낮은 유량비들이 사용되어 질화막 두께 범위와 산화막 성장에 대한 효과가 조사되었다. 본 예에 있어서, C2F6의 유량비는 0sccm 내지 100sccm 정도인 반면에 암모니아 유량비는 300sccm 정도가 유지되었다. 예 1의 실험 장치 및 테스트 절차가 예 2에서 사용되었다.
[표 4] 낮은 C2F6유량비
슬롯 C2F6유량(sccm) NH3유량(sccm) SDT(초) 두께(Å) 두께 범위(Å) 산화막 성장(Å/분)
1 100 300 10.4 21.25 0.63 925
2 100 300 10.4 20.84 0.95 923
3 0 300 10.4 25.41 9.23 110
4 0 300 10.4 25.51 9.39 113
5 60 300 10.4 22.38 0.49 850
6 60 300 10.4 22.13 0.47 834
SiN 처리 후에, ("Tencor 6220"을 사용하여) 많은 결점들이 C2F6도핑 질화 처리된 웨이퍼들 상에서 발견되었다. 실질적으로 표면이 거칠어지는 결점이었다. 입자 지도(particle map)가 암모니아 플라즈마 증착 후에 보이는 49 pt 두께 균일도 지도에 상응했다.
예 2의 결과들로부터 상대적으로 낮은 C2F6의 유량에 의해 산화막 성장에는 악영향을 미지지 않으면서도 원하는 막 표면 균일도를 얻을 수 있음을 알 수 있다.
(예 3) 낮은 유량비 및 D-FEG 장치를 이용한 C 2 F 6 도핑 질화막 표면 처리
예 3에서는 예 2의 절차가 반복되었으며, 이때에 D-FEG(dual frequency e-ground) 리액터 장치가 사용되었다. 예 3의 결과들이 표 5에 나타나 있다. 본 예에 있어서, C2F6의 유량비는 0sccm 내지 30sccm 정도인 반면 암모니아의 유량비는 300sccm 정도에서 유지되었다.
[표 5] D-FEG 장치를 사용한 낮은 C2F6유량비
슬롯 C2F6유량(sccm) NH3유량(sccm) SDT(초) 두께(Å) 두께 범위(Å) 산화막 성장(Å/분)(평균/최대)
1 0 300 8.5 25.49 6.65 88/340
2 0 300 8.5 25.64 7.35 68/291
3 30 300 8.5 21.25 1.39 68/117
4 30 300 8.5 20.84 1.48 65/104
본 예의 결과를 통해, 상기 표5에 나타난 비율로 C2F6가 주입되면, 산화막의 최대 성장률이 감소함을 알 수 있다.
도 11 및 도 12는 각각 슬롯 1과 슬롯 3의 웨이퍼용 실리콘 질화막의 두께를 보여주는 등고선 지도이다. 상기 등고선 지도에서 알 수 있는 바와 같이, 슬롯 3(불소로 도핑된 암모니아 플라즈마로 처리된 표면)의 웨이퍼는 웨이퍼의 평균 두께인 24.19Å에 대해 단지 1.39Å의 두께 편차 범위 내에 있고 0.3329Å의 표준 편차를 갖게 되어, 웨이퍼의 두께 비균일도는 1.376%가 됨을 알 수 있다. 이는 평균 두께가 25.49Å, 표준 편차가 1.9669Å,웨이퍼 두께 비균일성이 7.717%를 가지는 슬롯 1(도핑되지 않은 종래의 암모니아 플라즈마로 처리된 표면)의 웨이퍼에 의해 나타난 6.65Å 내의 두께 비균일도에 비하면 훨씬 균일함을 알 수 있다.
예 2와 예 3의 막의 균일도 결과들을 통해, 불소로 도핑된 암모니아 플라즈마 표면 처리를 이용하여 질화된 계면이 형성되면 훨씬 더 균일한 계면이 기판과 질화막 사이에 형성됨을 알 수 있다. 또한, 이러한 결과들을 통해 C2F6가 상기 처리 가스 내에 나타나면, 중요하지 않은 체류 시간 요소(residence time factor)가 존재함을 알 수 있다. 이러한 체류 시간 요소는 반응 이온들을 표면에 대량으로 전송하는 것 또는 부산물들을 제거하는 것과 관련된 매커니즘에 기인하는 것 같다. 또한, 높은 음전기 불소 이온들이 수소를 소비함으로써 암모니아를 변화시켜 불산을 형성하는 것도 가능하고, 이에 따라, 실리콘과 반응시키기 위한 상기 이온들의 농도를 더욱 높일 수 있다.
이상과 같은 본 발명에 의하면, 불소로 도핑된 암모니아 플라즈마를 사용하여 질화된 폴리실리콘 계면을 형성함으로써, 반도체 기판 상에서 암모니아 플라즈마 표면 처리의 균일도가 향상되고 웨이퍼 사이의 비균일도가 감소한다. 결과적으로, 보다 안정적인 공정 수행이 가능해진다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 다양한 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.

Claims (37)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판의 표면을 질화시키는 방법에 있어서,
    상기 기판의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하는 단계를 포함하되, 상기 불소로 도핑된 질화 표면과 상기 기판 표면 사이에 계면이 정해지며,
    상기 불소로 도핑된 질화 표면을 형성하는 단계는, 상기 기판을 불소 요소와 질소 요소로 구성된 처리 가스에 노출시키는 단계를 포함하되, 상기 노출에 의해서 상기 기판 표면과의 사이에 계면을 갖는 상기 불소로 도핑된 질화 표면이 형성되며,
    상기 질소 요소는 적어도 암모니아, 질소 및 이들의 혼합 기체 중의 하나이고, 상기 불소 요소는 적어도 C2F6, C3F8, CF4, 및 이들의 혼합 기체 중의 하나이고, 상기 노출은 CVD(chemical vapor deposition) 공정에서 일어나는 것을 특징으로 하는 반도체 기판의 표면 질화 방법.
  6. 반도체 기판의 표면을 질화시키는 방법에 있어서,
    상기 기판의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하는 단계를 포함하되, 상기 불소로 도핑된 질화 표면과 상기 기판 표면 사이에 계면이 정해지며,
    상기 불소로 도핑된 질화 표면을 형성하는 단계는, 상기 기판을 불소 요소와 질소 요소로 구성된 처리 가스에 노출시키는 단계를 포함하되, 상기 노출에 의해서 상기 기판 표면과의 사이에 계면을 갖는 상기 불소로 도핑된 질화 표면이 형성되며,
    상기 질소 요소는 암모니아이고, 상기 불소 요소는 C2F6이고, 상기 노출은 LPCVD(low pressure chemical vapor deposition) 공정으로 수행되는 것을 특징으로 하는 반도체 기판의 표면 질화 방법.
  7. 반도체 기판의 표면을 질화시키는 방법에 있어서,
    상기 기판의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하는 단계;
    질소 요소로 구성된 도핑되지 않은 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계를 포함하되,
    상기 불소로 도핑된 질화 표면을 형성하는 단계는, 상기 기판을 불소 요소와 질소 요소로 구성된 처리 가스에 노출시키는 단계를 포함하되, 상기 노출에 의해서 상기 기판 표면과의 사이에 계면을 갖는 상기 불소로 도핑된 질화 표면이 형성되며,
    상기 도핑되지 않은 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계에 의해 상기 불소로 도핑된 질화 표면 상에 도핑되지 않은 질화 표면이 형성되는 것을 특징으로 하는 반도체 기판의 질화 방법.
  8. 제 7 항에 있어서, 상기 불소로 도핑된 처리 가스의 상기 질소 요소는 암모니아이고, 상기 불소로 도핑된 처리 가스의 상기 불소 요소는 C2F6이고, 상기 도핑되지 않은 처리 가스의 질소 요소는 암모니아이고, 상기 불소로 도핑된 처리 가스에 노출시키는 단계 및 상기 도핑되지 않은 처리 가스에 노출시키는 단계는 각각 LPPECVD(low pressure plasma enhanced chemical vapor deposition) 공정으로 수행되는 것을 특징으로 하는 반도체 기판의 질화 방법.
  9. 제 6 항에 있어서, 상기 불소로 도핑된 질화 표면은 약 1Å 내지 약 40Å의 두께를 갖는 것을 특징으로 하는 반도체 기판의 질화 방법.
  10. 삭제
  11. 제 6 항에 있어서, 상기 불소로 도핑된 질화 표면은 C2F6대 암모니아가 약 1:1 내지 1:20의 부피비를 갖도록 구성된 처리 가스를 사용하여 형성되는 것을 특징으로 하는 반도체 기판의 질화 방법.
  12. 제 7 항에 있어서, 상기 불소로 도핑된 질화 표면은 약 1Å 내지 약 40Å의 두께를 갖는 막으로 형성되고, 상기 도핑되지 않은 질화 표면은 약 700Å 내지 3000Å의 두께를 갖는 막으로 형성되는 것을 특징으로 하는 반도체 기판 질화 방법.
  13. 제 8 항에 있어서, 상기 기판은 반도체 웨이퍼이고, 상기 도핑되지 않은 질화 표면의 상부 표면은 약 2Å 이하의 웨이퍼 두께 편차를 갖는 것을 특징으로 하는 반도체 기판 질화 방법.
  14. 기판의 상부 표면 상에 형성된 이산화실리콘(SiO2) 패드막과 상기 이산화실리콘 패드막의 상부 표면 상에 형성된 폴리실리콘 버퍼막을 갖는 상기 기판 상에 MOS 반도체 장치를 제조하는 동안에 국부적으로 필드 산화막을 형성하는 방법은,
    상기 폴리실리콘 버퍼막의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하되, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막의 상부 표면 사이에 계면이 정해지는 단계;
    상기 불소로 도핑된 질화 표면 상에 도핑되지 않은 질화 표면을 형성하되, 상기 도핑되지 않은 질화 표면과 상기 불소로 도핑된 질화 표면은 함께 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막과 상기 폴리실리콘 버퍼막을 패터닝하여 활성 영역들 및 이들 사이에 필드 산화 영역을 한정하는 단계; 및
    상기 필드 산화 영역 내에 필드 산화막을 형성하는 단계를 포함하는 필드 산화막 형성 방법.
  15. 제 14 항에 있어서, 상기 불소로 도핑된 질화 표면을 형성하는 단계는 LPPECVD(low pressure plasma enhanced chemical vapor deposition) 공정으로 C2F6및 암모니아의 혼합 가스로 구성된 처리 가스에 상기 폴리실리콘 버퍼막의 상기 상부 표면을 노출시키는 단계를 포함하는 필드 산화막 형성 방법.
  16. 제 14 항에 있어서, 상기 불소로 도핑된 질화 포면을 형성하는 단계는 LPPECVD 공정으로 C2F6및 암모니아의 혼합 기체로 구성된 처리 가스에 상기 폴리실리콘 버퍼막의 상기 상부 표면을 노출시키는 단계를 포함하고, 상기 도핑되지 않은 질화 표면을 형성하는 단계는 LPPECVD 공정으로 암모니아를 포함하되 실질적으로 불소가 없는 요소로 구성된 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계를 포함하는 필드 산화막 형성 방법.
  17. 제 16 항에 있어서, 상기 불소로 도핑된 질화 표면은 적어도 약 10Å 내지 약 30Å의 두께를 갖는 막으로 구성되는 필드 산화막 형성 방법.
  18. 제 16 항에 있어서, 상기 불소로 도핑된 질화 표면은 약 20Å 내지 약 25Å의 두께를 갖는 막으로 구성되는 필드 산화막 형성 방법.
  19. 삭제
  20. 제 16 항에 있어서, 상기 불소로 도핑된 질화 표면은 C2F6대 암모니아가 약 1:3 내지 1:20의 부피비로 구성되는 처리 가스를 사용하여 형성되는 필드 산화막형성 방법.
  21. 삭제
  22. 제 16 항에 있어서, 상기 기판은 반도체 웨이퍼이고, 상기 도핑되지 않은 질화 표면의 상부 표면은 2Å 이하의 웨이퍼 두께 편차를 갖는 필드 산화막 형성 방법.
  23. 제 14 항에 있어서, 상기 필드 산화막을 형성하는 동안에, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막 사이에서 정해진 상기 계면으로 산화막이 침해하는 것을 방지하는 필드 산화막 형성 방법.
  24. 제 14 항에 있어서, 상기 MOS 반도체 장치는 DRAM 장치인 필드 산화막 형성 방법.
  25. 주표면을 갖는 반도체 기판; 및
    상기 반도체 기판의 활성 영역들 사이에 정의된 필드 산화 영역 상에 형성된 필드 산화막을 포함하되,
    상기 필드 산화막은 상기 주표면을 기준으로 상기 반도체 기판 내부 방향으로 보다 상기 반도체 기판 위쪽 방향으로 많이 연장하고, 상기 반도체 기판 위쪽으로 연장한 부분의 측벽 프로파일은 수직으로 상기 활성 영역들 방향으로 돌출하지 않고, 상기 필드 산화 영역 및 상기 활성 영역들 사이의 경계에서 상기 활성 영역들 방향으로 연장하는 제1버즈빅을 갖는 것을 특징으로 하는 DRAM 장치의 필드 산화막 구조.
  26. 삭제
  27. 실리콘 기판 상에 MOS 반도체 장치들을 제조하는 동안에 국부적으로 필드 산화막을 형성하는 방법은,
    상기 실리콘 기판 상에 이산화실리콘 패드막을 형성하는 단계;
    상기 이산화실리콘 패드막 상에 폴리실리콘 버퍼막을 형성하는 단계;
    상기 폴리실리콘 버퍼막의 상부 표면 상에 불소로 도핑된 질화 표면을 형성하되, 상기 불소로 도핑된 질화 표면과 상기 폴리실리콘 버퍼막의 상기 상부 표면 사이에 계면이 정해지는 단계;
    상기 불소로 도핑된 질화 표면 상에 도핑되지 않은 질화 표면을 형성하되, 상기 도핑되지 않은 질화 표면과 상기 불소로 도핑된 질화 표면은 함께 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막과 상기 폴리실리콘 버퍼막을 패터닝하여 활성 영역들 및 이들 사이에 필드 산화 영역을 한정하는 단계; 및
    상기 필드 산화 영역 내에 필드 산화막을 형성하는 단계를 포함하는 필드 산화막 형성 방법.
  28. 제 27 항에 있어서, 상기 불소로 도핑된 질화 포면을 형성하는 단계는 LPPECVD(low pressure plasma enhanced chemical vapor deposition) 공정으로 C2F6및 암모니아의 혼합 기체로 구성된 처리 가스에 상기 폴리실리콘 버퍼막의 상기 상부 표면을 노출시키는 단계를 포함하고, 상기 도핑되지 않은 질화 표면을 형성하는 단계는 LPPECVD 공정으로 암모니아를 포함하되, 실질적으로 불소가 없는 요소로 구성된 처리 가스에 상기 불소로 도핑된 질화 표면을 노출시키는 단계를 포함하는 필드 산화막 형성 방법.
  29. 삭제
  30. 삭제
  31. 제 29 항에 있어서, 상기 불소로 도핑된 질화 표면은 C2F6대 암모니아가 약 1:3 내지 약 1:15의 부피비로 구성되는 처리 가스를 사용하여 형성되는 필드 산화막 형성 방법.
  32. 제 31 항에 있어서, 상기 실리콘 질화막의 상부 표면은 2Å 이하의 웨이퍼 두께 편차를 갖는 필드 산화막 형성 방법.
  33. 제 31 항에 있어서, 상기 필드 산화 영역을 형성하는 동안에, 상기 불소로도핑된 질화 표면과 상기 폴리실리콘 버퍼막 사이에서 정해진 상기 계면으로 산화막이 침해하는 것을 방지하는 필드 산화막 형성 방법.
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