JP2001007105A - 半導体基板上に窒化された界面を形成するための方法 - Google Patents

半導体基板上に窒化された界面を形成するための方法

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Abstract

(57)【要約】 【課題】 窒化された基板表面の非均一性とウェーハの
非均一性とが低減された窒化された界面を形成する方法
を提供することである。 【解決手段】 基板の上部表面上に弗素にドーピングさ
れた窒化表面を形成する段階を含み、前記の弗素にドー
ピングされた窒化表面と前記基板表面間に界面が規定さ
れることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体基板上に窒化
された界面を形成するための方法に関したもので、より
具体的には半導体基板上でのアンモニアプラズマ表面処
理の均一度を向上するための方法に関したものである。
特に本発明は弗素にドーピングされたアンモニアプラズ
マを使用して窒化されたポリシリコン界面を形成するた
めの方法に関したことである。
【０００２】
【従来の技術】シリコン窒化膜はサブミクロン（ｓｕｂ
ｍｉｃｒｏｎ）のデザインルール（ｄｅｓｉｇｎ ｒｕ
ｌｅ）下での高集積回路用金属―酸化物半導体（ｍｅｔ
ａｌ―ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；“Ｍ
ＯＳ”）と製造などの半導体装置を使用するための回路
の製造で使用される。例えば、シリコン窒化膜はＬＯＣ
ＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌ
ｉｃｏｎ）工程及びＰＢＬＯＣＯＳ（ｐｏｌｙｓｉｌｉ
ｃｏｎ ｂｕｆｆｅｒｅｄ ＬＯＣＯＳ）工程等の進歩
されたＬＯＣＯＳ工程を使用するＭＯＳ装置を製造する
ことに使用される。又、ＬＯＣＯＳを基盤にする工程技
術に対した情報が“Ｗｏｌｆ”による文献に記載されて
いる。
【０００３】ＬＯＣＯＳ製造方法にあって、一般的に自
然酸化膜（ｎａｔｉｖｅ ｏｘｉｄｅ）のパッド（pa
d）はシリコン基板とシリコン窒化膜間に伝達されるス
トレスを減らすために半導体基板上に形成される。後続
工程で、シリコン基板とシリコン窒化膜は蒸着されて酸
化マスクに使用される。このようなパッド酸化膜は熱に
よって成長することやＣＶＤ（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を使用して蒸着さ
れる。ＰＢＬＯＣＯＳ方式にあって、熱によって蒸着さ
れたＳｉＯ２に形成された薄いパッド膜はポリシリコン
バッファ膜と結合して形成される。一般的に、ＰＢＬＯ
ＣＯＳ方式は側面酸化を防止し酸化膜及び順次に蒸着さ
れたシリコン窒化膜間にストレスバッファ膜（ｓｔｒｅ
ｓｓ ｂｕｆｆｅｒ ｌａｙｅｒ）を提供するために使
用される。
【０００４】ＬＯＣＯＳに基盤を置いた一般的工程にあ
って、シリコン窒化膜とポリシリコンバッファ膜が除去
されフィールド酸化膜が成長されることを願う領域を選
択的に露出させることで、活性領域が覆われた状態で残
される。シリコン窒化膜によって覆われた活性領域間に
エッチング領域内にフィールド酸化膜が“局所的に（ｌ
ｏｃａｌｌｙ）”成長した領域が各々隔離される。隔離
領域が半導体空間を浪費させるから、この領域の空間を
最小化することが正しい。
【０００５】フィールド酸化膜が成長する時、シリコン
基板及び取り囲んでいる窒化膜とポリシリコンバッファ
膜間の界面領域（ｉｎｔｅｒｆａｃｅ ｒｅｇｉｏｎ）
内に酸化膜が侵入する。こんな酸化膜侵入が基板内に拡
張される状態を“第１ｂｉｒｄ′ｓ ｂｅａｋ”と呼ん
で、シリコン窒化膜とポリシリコンバッファ膜の界面内
で発生する状態を“第２ｂｉｒｄ′ｓ ｂｅａｋ”と呼
ぶ。ｂｉｒｄ′ｓ ｂｅａｋが形成されると、活性領域
の大きさが変わることができゲートポリブリッジ（ｇａ
ｔｅ ｐｏｌｙ ｂｒｉｄｇｅ）が発生されることもで
きる。第１ｂｉｒｄ′ｓ ｂｅａｋ領域のエッジ（ｅｄ
ｇｅ）を越えられる時、空間はもっと浪費されサブミク
ロン素子に要求される隔離を得ることが難しくなる。Ｌ
ＯＣＯＳを基盤にする工程で第２ｂｉｒｄ′ｓ ｂｅａ
ｋ領域はポリシリコンの除去を妨害して、段落及び（又
は）漏洩の原因になる“ポリストリンガ（ｐｏｌｙ ｓ
ｔｒｉｎｇｅｒ）”を残ることになる。以後にフィルー
ド酸化膜が成長される時、半導体素子の活性領域が形成
されるように下部に残っているシリコン窒化膜と任意の
バッファ膜が除去される。
【０００６】アンモニアプラズマＣＶＤなどのＣＶＤ工
程を使用して基板の表面が窒化される。ＰＥＣＶＤ（ｐ
ｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）リアクタ内に
表面を窒化させる間に、反応ガス及び反応された副産物
が流れて膜質の厚さが均一しないことになる。こんな非
均一度（ｎｏｎ―ｕｎｉｆｏｒｍｉｔｙ）はウエーハ内
の膜質厚さの非均一度とウエーハ間の膜質厚さの非均一
度に測定されることができる。ウエーハ内膜質厚さの非
均一度は標準偏差率に示す。ウエーハ間の膜質厚さの非
均一度は平均約６Å又は１０Åである。
【０００７】膜質の非均一度が増加すると第２ｂｉｒ
ｄ′ｓ ｂｅａｋの形成が増加する。このような膜質処
理の変化は第２ｂｉｒｄ′ｓ ｂｅａｋの大きさを増加
させてウエーハの収率を減少させる。これによって、ポ
リーストリンガが形成され製品と一緒にテストウエーハ
上で測定された工程能力（ｐｒｏｃｅｓｓ ｃａｐａｂ
ｉｌｉｔｙ）が低下される。工程能力は（６ε）によっ
て分かれた工程スペクト幅に定義され、一般的にＣP又
はＣPKに現れる。
【０００８】従来のＬＯＣＯＳを基盤にする工程の問題
点の中一例として、図１はこの分野でよく知られたＬＯ
ＣＯＳを基盤にする工程を使用して隔離領域（１１）内
の半導体基板（１０）上に形成されたフィルード酸化膜
（１８）を見せてくれる。図１に図示されたように、隔
離膜（１１）は活性素子領域（１３）間で決まる。活性
素子領域（１３）はＳｉＯ2パッド膜（１２）、シリコ
ンバッファ膜（１４）、及びシリコン窒化膜（１６）に
よって覆われる。又、図１で分かるように、フィールド
酸化膜（１８）が基板（１０）内部に侵入して活性領域
（１３）まで拡張される。結果的に、第１“ｂｉｒｄ′
ｓ ｂｅａｋ”の領域（１７）が形成されシリコン窒化
膜（１６）とポリシリコンバッファ膜（１４）間には第
２“ｂｉｒｄ′ｓ ｂｅａｋ”の領域（１９）が形成さ
れる。シリコン窒化膜（１６）とポリシリコンバッファ
膜（１４）が順次に除去されると、すぐにバッファ膜
（１４）の余り領域がポリシリコン除去を妨害するマス
クとして作用する第１及び第２ｂｉｒｄ′ｓ ｂｅａｋ
領域（１７，１９）間に残ることになる。こんなに残っ
ているポリシリコン領域を“ポリーストリンガ（ｐｏｌ
ｙ ｓｔｒｉｎｇｅｒ）”とし短絡と漏洩を引き起こす
原因になる。
【０００９】
【発明が解決しようとする課題】掲示された方法を使用
して、弗素にドーピングされた窒化膜表面処理が遂行さ
れ弗素にドーピングされた窒化基板界面が形成される。
本発明によると、窒化された基板表面の非均一性（ｎｏ
ｎ―ｕｎｉｆｏｒｍｉｔｙ）とウエーハ間の非均一性が
減られもっと安定的な工程を提供することができる。基
板窒化の均一度を向上させることで、例えば、ウエーハ
全般の均一度が実質的に除去されＬＯＣＯＳに基盤を置
いた工程に形成されたフィールド酸化膜エッジ領域内に
第２“ｂｉｒｄ′ｓ ｂｅａｋ”が現る従来のドーピン
グされないアンモニアプラズマ処理工程以上にウエーハ
の収率が増加する。これによって、掲示された方法の一
実施形態にはこんな厚さ変化が減少されるので工程能力
（ＣP、ＣPK）が増加し（増加することや）ポリーストリ
ンガの形成が抑制されることや実質的に防止される。
【００１０】フィールド酸化膜が進行される間に、ポリ
に基板でシリコン原子を結合させることでポリ／窒化膜
界面の側面酸化が防止される。これはＨＦ形成及び表面
反応、直接的Ｆ反応及び（又は）衝撃（ｂｏｍｂａｒｄ
ｍｅｎｔ）によってポリシリコン表面でストレスを受け
たＳｉ―Ｏ―Ｓｉ結合が割れるからである。こうになる
と、Ｓｉ―Ｏ―Ｓｉ結合がＳｉ―Ｆ、ブリッジ（ｂｒｉ
ｄｇｅ）がないＳｉ―Ｏ及び（又は）Ｓｉ―Ｎ結合に代
替される。Ｓｉ―Ｎ結合の形成が中心になる反応がさ
れ、こんな結合がポリシリコン膜とシリコン窒化膜との
間により均一な界面を形成させることである。又、弗素
はＮＨ3プラズマ内で形成されるＳｉ―Ｈ結合とＳｉ―
ＯＨ結合を割ることができる。上述した一つ以上のメカ
ニズムはフィールド酸化膜が成長する間に側面拡散と酸
素の反応を遅延させて均一度を向上させる。
【００１１】掲示された方法の一実施形態にあって、弗
素のソース、一般的にＣ2Ｆ6（ハロゲン化炭素―１１
６）がアンモニアプラズマに注入されＬＯＣＯＳを基盤
にした工程、例えばＬＯＣＯＳ又はＰＢＬＯＣＯＳ隔離
方法に基盤表面（例えば、酸化物又はポリシリコン）を
窒化させる。ＬＯＣＯＳを基盤にした工程はこの分野に
よく知られた工程として、例えば、“Ｗｏｌｆ、Ｓｔａ
ｎｌｅｙ Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆ
ｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ、 Ｖｏｌｕｍｅ ２
−Ｐｒｏｃｅｓｓ Ｉｎｔｅｇｒａｔｉｏｎ、Ｌａｔｔ
ｉｃｅ Ｐｒｅｓｓ、Ｓｕｎｓｅｔ Ｂｅａｃｈ、Ｃａ
ｌｉｆｏｒｎｉａ、ｐｐ。１２−４１、１９９０”に掲
示されている。
【００１２】一実施形態にあって、ポリシリコンに対し
た窒化膜表面処理を遂行する間に（一般的にエッチング
物質に使用される）Ｃ2Ｆ6ガズがアンモニアプラズマに
注入される。本実施形態では、弗素系ドーピング物質
（fluorine-based dopant）を付加的に使用してテスト
ウエーハ上で測定する時大略２Å（又は大略１σ）であ
ることやその以下であるウエーハ厚さ非均一度内で膜質
を減らす。結果的に、ウエーハ間の非均一度が減られ、
より安定的な提供できることになる。
【００１３】本発明の特徴はシリコン窒化膜を使用する
任意の半導体製造基板処理工程で具現されることができ
る。例えば、掲示された本方法がＤＲＡＭ装置の製造を
含んだシリコン基板上にＭＯＳ半導体装置を製造するこ
とに使用されることができるが、これに限定しない。
【００１４】
【課題を解決するための手段】本発明の一特徴による
と、半導体基板の表面を窒化させる方法は基板の上部表
面上に弗素にドーピングされた窒化表面を形成する段階
を含み、弗素にドーピングされた窒化表面と基板表面間
に界面が決まる。弗素にドーピングされた窒化表面を形
成する方法は基板を弗素を含む化合物と窒素に構成され
た処理ガスに露出させる段階を含み、露出によって基板
表面と界面を持つ弗素にドーピングされた窒化表面を形
成する。基板表面はシリコン酸化膜に形成される。基板
表面はポリシリコン膜に形成される。一実施形態にあっ
て、窒素を含む化合物は少なくともアンモニア、窒素、
及びこれの混合気体の中一つであり、弗素を含む化合物
は少なくともＣ2Ｆ6、Ｃ3Ｆ8、ＣＦ4、及びこれらの混合気
体の中一つであり、露出段階はＣＶＤ（ｃｈｅｍｉｃａ
ｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程に遂行さ
れる。違う実施形態にあって、窒素を含む化合物はアン
モニアであり、弗素を含む化合物はＣ2Ｆ6であり、露出
段階はＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅｃｈｅｍ
ｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程に
遂行される。弗素にドーピングされた窒化表面は約１Å
乃至約４０Åの厚さを有する膜に構成される。弗素にド
ーピングされた窒化表面は約１０Å乃至約３０Å厚さを
有する膜に構成される。弗素にドーピングされた窒化表
面はＣ2Ｆ6対アンモニアが約１：１又は１：２０の容積
率を持つように構成された処理ガスを使用して形成され
る。
【００１５】方法は窒素を構成元素とするドーピングさ
れない処理ガスに弗素にドーピングされた窒化表面を露
出させる段階をもっと含み、露出段階によって弗素にド
ーピングされた窒化表面上にドーピングされない窒化表
面が形成される。この場合にあって、弗素にドーピング
された処理ガスの窒素を含む化合物はアンモニアであ
り、弗素にドーピングされた処理ガスの弗素を含む化合
物はＣ2Ｆ6であり、ドーピングされない処理ガスの窒素
を含む化合物はアンモニアであり、弗素にドーピングさ
れた処理ガスに露出させる段階及びドーピングされない
処理ガスに露出させる段階は各々ＬＰＰＥＣＶＤ（ｌｏ
ｗ ｐｒｅｓｓｕｒｅ ｐｌａｓｍａ ｅｎｈａｎｃｅ
ｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
ｏｎ）工程に修行される。弗素にドーピングされた窒化
表面は約１Å乃至約４０Åの厚さを有する膜に構成され
る。弗素にドーピングされた窒化表面は約１Å乃至約４
０Åの厚さを有する膜に構成され、ドーピングされない
窒化表面は約７００Å乃至約３０００Åの厚さを有する
膜に構成される。基板はウエーハであり、ドーピングさ
れない窒化表面の上部表面は約２Å以下のウエーハ厚さ
偏差を有する。
【００１６】本発明の他の特徴によると、ＭＯＳ半導体
装置（例えば、ＤＲＡＭ装置）が掲示されている。基板
の上部表面上に形成されたＳｉＯ２パッド膜とＳｉＯ２
パッド膜の上部表面上に形成されたポリシリコンバッフ
ァ膜を有する基板上にＭＯＳ半導体装置を製造する間に
局所的にフィールド酸化膜を形成する方法はポリシリコ
ンバッファ膜の上部表面上に弗素にドーピングされた窒
化表面を形成し、弗素にドーピングされた窒化表面と前
記ポリシリコンバッファ膜の上部表面間に界面が決まる
段階、弗素にドーピングされた窒化表面上にドーピング
されない窒化表面を形成し、ドーピングされない窒化表
面と弗素にドーピングされた窒化表面はシリコン窒化膜
を共同に形成する段階、シリコン窒化膜上に少なくとも
一つの活性領域パターンを決まる段階、活性領域パター
ンの外部領域内で前記シリコン窒化膜とポリシリコンバ
ッファ膜を除去する段階、及びシリコン窒化膜とポリシ
リコンバッファ膜を除去される領域内の酸化領域内にフ
ィルード酸化領域を膜形する段階を含む。弗素にドーピ
ングされた窒化表面を形成する段階はＬＰＰＥＣＶＤ
（ｌｏｗ ｐｒｅｓｓｕｒｅ ｐｌａｓｍａ ｅｎｈａ
ｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）工程からＣ2Ｆ6及びアンモニアの混合ガス
に構成された処理ガスにポリシリコンバッファ膜の上部
表面を露出させる段階を含む。弗素にドーピングされた
窒化表面を形成する段階はＬＰＰＥＣＶＤ工程からＣ2
Ｆ6及びアンモニアの混合気体に構成された処理ガスに
ポリシリコンバッファ膜の前記上部表面を露出させる段
階を含み、ドーピングされない窒化表面を形成する段階
はＬＰＰＥＣＶＤ工程からアンモニア及び実質的に弗素
がない要素に構成された処理ガスに弗素にドーピングさ
れた窒化表面を露出させる段階を含む。弗素にドーピン
グされた窒化表面は少なくとも１０Å乃至約３０Å、又
は約２０Å乃至約２５Å、又は約７００Å乃至約３００
０Å、又は約１２００Å乃至約１８００Åの厚さを有す
る膜に構成される。弗素にドーピングされた窒化表面は
Ｃ2Ｆ6対アンモニアが約１：３又は１：２０の容積率に
構成される処理ガスを使用して形成される。基板は半導
体ウエーハであり、ドーピングされない窒化表面の上部
表面は約２Å以下のウエーハ厚さ偏差を有する。一実施
形態にあって、フィルード酸化領域を形成する間に、弗
素にドーピングされた窒化表面とポリシリコンバッファ
膜間で決まった界面に酸化膜が侵入することを防止す
る。
【００１７】本発明の他の特徴によると、ＭＯＳ半導体
装置（例えば、ＤＲＡＭ装置）が掲示されている。シリ
コン基板上にＭＯＳ半導体装置を製造する間に局所的に
フィールド酸化膜を形成する方法はＳｉＯ２パッド膜を
形成する段階、ＳｉＯ２パッド膜上にポリシリコンバッ
ファ膜を形成し、ＳｉＯ２パッド膜はポリシリコンバッ
ファ膜とシリコン基板間に位置する段階、ポリシリコン
バッファ膜の上部表面上に弗素にドーピングされた窒化
表面を形成し、弗素にドーピングされた窒化表面とポリ
シリコンバッファ膜の上部表面間に界面が決まる段階、
弗素にドーピングされた窒化表面上にドーピングされな
い窒化表面を形成し、ドーピングされない窒化表面と弗
素にドーピングされた窒化表面とがシリコン窒化膜を形
成する段階、シリコン窒化膜上に少なくとも一つの活性
領域パターンを決まる段階、活性領域パターンの外部領
域内でシリコン窒化膜とポリシリコンバッファ膜を除去
する段階、及びシリコン窒化膜とポリシリコンバッファ
膜を除去されたシリコン基板上にフィルード酸化領域を
膜形する段階を含む。弗素にドーピングされた窒化表面
を形成する段階はＬＰＰＥＣＶＤ（ｌｏｗ ｐｒｅｓｓ
ｕｒｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉ
ｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程から
Ｃ2Ｆ6及びアンモニアの混合気体に構成された処理ガス
にポリシリコンバッファ膜の上部表面を露出させる段階
を含み、ドーピングされない窒化表面を形成する段階は
ＬＰＰＥＣＶＤ工程からアンモニア及び実質的に弗素が
ない要素に構成された処理ガスに弗素にドーピングされ
た窒化表面を露出させる段階を含む。一実施形態で、弗
素にドーピングされた窒化表面は約２０Å乃至約２５Å
の厚さを有する膜に構成される。ドーピングされない窒
化表面は約１２００Å乃至約１８００Åの厚さを有する
膜に構成される。弗素にドーピングされた窒化表面はＣ
2Ｆ6対アンモニアが約１：３又は１：１５の容積率に構
成される処理ガスを使用して形成される。本発明の一実
施形態を利用すると、シリコン窒化膜の上部表面は約２
Å以下のウエーハ厚さ偏差を有する。他の実施形態にあ
って、フィルード酸化領域を形成する間に、弗素にドー
ピングされた窒化表面とポリシリコンバッファ膜間で決
まった界面に酸化膜が侵入することを防止する。
【００１８】
【発明の実施の形態】以下、本発明による実施形態を添
付された図面を参照して詳しくに説明する。
【００１９】弗素にドーピングされた窒化界面がＣＶＤ
工程を含んだ基板表面処理をための任意の適切な方法に
基板表面上に形成され、方法はこれに限定しない。一実
施形態にあって、弗素にドーピングされたアンモニアプ
ラズマが使用されＣＶＤ工程にポリシリコン表面を処理
する。ここで、ＣＶＤを基盤にした表面窒化を適切に修
行することができる任意の方法にはＰＥＣＶＤ（Ｐｌａ
ｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）、非ＰＥＣＶＤ
（ｎｏｎ―ＰＥＣＶＤ）、輻射エネルギＣＶＤ（ｒａｄ
ｉａｎｔ ｅｎｅｒｇｙ ＣＶＤ）、低圧ＣＶＤ（ｌｏ
ｗ ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ）雰囲気Ｃ
ＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）等の方法があ
るが、これに限定しない。本発明によると、“ＣＶＤ”
と言う用語は、例えばＬＰＣＶＤのような任意のＣＶＤ
形態が結合された形態を含むことは自明である。適切な
装置は基板表面の窒化に適合なＣＶＤ装置を含む。例え
ば、Ｎｏｖｅｌｌｕｓ、 Ａｐｐｌｉｅｄ Ｍａｔｅｒ
ｉａｌｓ、 Ｇｅｎｕｓなどの供給者から商業的に購入
できる装置を含むが、これに限定しない。特に、Ｎｏｖ
ｅｌｌｕｓ “ＣＯＮＣＥＰＴ”、Ａｐｐｌｉｅｄ Ｍ
ａｔｅｒｉａｌの“Ｐ５０００”と“ＣＥＮＴＵＲ
Ａ”、及びＭａｔｓｏｎなどが購入できる装置である
が、これに限定しない。
【００２０】窒化された界面を形成する窒素と弗素を含
む化合物を提供するために適合な任意のＣＶＤ処理ガス
混合気体を使用して弗素にドーピングされた窒化膜基板
処理が修行され基板表面と窒化された界面を形成する。
適当な窒素ガス要素には、例えば少なくともアンモニ
ア、窒素、又はこれの混合気体を含むが、これに限定し
ない。又、適当な弗素ガス要素には、例えば少なくとも
Ｃ2Ｆ6、Ｃ3Ｆ8、ＣＦ4、又はこれらの混合気体これの混合
気体を含むが、これに限定しない。
【００２１】掲示された方法の一実施形態で、弗素にド
ーピングされたアンモニアプラズマを使用して窒化膜表
面処理の均一度が向上され半導体基板と弗素にドーピン
グされた窒化界面が形成される。掲示された方法の弗素
にドーピングされたアンモニアプラズマは表面処理を使
用する任意の半導体製造方法に使用されることができ
る。弗素にドーピングされたアンモニアプラズマは、例
えば、ロジック装置、マイクロプロセッサ、又はＤＲＡ
Ｍ、ＳＲＡＭ、及びＲＯＭなどを含んだメモリ装置のよ
うなＭＯＳ装置を製造することに使用されることができ
る。特に、アンモニアとＣ2Ｆ6（Ｃ2Ｈ6又は“ハロゲン
化炭素―１１６）”の混合気体に構成された処理ガスを
使用するＬＰＣＶＤ工程に弗素にドーピングされたシリ
コン窒化膜が形成される。
【００２２】弗素及び窒素ガスの要素は弗素にドーピン
グされた窒化界面を形成することに適合な任意の量を持
つＣＶＤ処理ガス内に存在する。掲示された方法の例で
使用するＣ2Ｆ6対アンモニアの容積率（ｖｏｌｕｍｅ
ｒａｔｉｏｎ）は、約1：１乃至１：２０、又は約１：
３乃至１：２０、又は約1：３乃至１：１５、又は約
１：５乃至１：１５、約1：７乃至１：１５、又は約
１：１０ほどである。しかし、１：２０以上の容積率や
１：５以下の容積率もやはり可能である。願う場合に
は、処理ガスは他の要素を選択的に含むことができる。
従って、シリコン窒化膜を形成することに使用されるこ
の分野に知られた他の任意のＣＶＤガス要素は窒素を含
むことができるが、これに限定しない。他のガス要素が
存在する場合にあって、Ｃ2Ｆ6及びアンモニアが上述し
た容積率中に置かれるとアンモニア及び窒素等の他の構
成要素が処理ガスの余り容積を組成することができるこ
とは自明である。
【００２３】弗素にドーピングされた第１窒化表面処理
と弗素にドーピングされた窒化界面の形成によって、ド
ーピングされない第２窒化膜表面処理が修行される。本
発明によるドーピングされない窒化膜表面処理が上述し
たＣＶＤ方法を含んだこの分野に知られた任意の適切な
方法を使用して修行され、任意の適切な方法はこれに限
定しない。処理ガス構成や膜質構成に関連して使用され
た“ドーピングされない（ｕｎｄｏｐｅｄ）”と言う用
語は実質的に弗素原子要素が含まれないことを意味し、
“弗素にドーピングされる（ｆｌｕｒｏｉｎｅ―ｄｏｐ
ｅｄ）”と言う用語は上述した第２ｂｉｒｄ´ｓ ｂｅ
ａｋの形成を防止する基板表面との窒化された界面を形
成することができる十分な弗素原子要素が含まれたこと
を意味する。
【００２４】一実施形態で、弗素にドーピングされた窒
化表面が弗素は窒素を全て含んだＣＶＤ処理ガスによっ
て第１窒化膜表面処理の間に基板上に形成される。これ
によって、ＬＯＣＯＳを基盤にする工程で、例えばフィ
ールド酸化膜が成長する間に酸素の側面拡散と反応を遅
延させることや防止できる基板表面上に弗素にドーピン
グされた窒化表面を形成するように弗素を含む化合物が
十分な時間の間に露出されなければならない。ドーピン
グされない第２窒化膜表面処理は第１表面処理をより、
アンモニア等の窒素を含む化合物を持つドーピングされ
ないＣＶＤ処理ガスを使用して修行される。一実施形態
あって、このような第１表面処理はドーピングされない
処理ガス混合気体に進行するための再配置後に、例えば
個別リアクタ（ｓｅｐａｒａｔｅ ｒｅａｃｔｏｒ）又
は同一（ｓａｍｅ ｒｅａｃｔｏｒ）等の個別段階で修
行される。又は、願う特徴を持ったを弗素にドーピング
された窒化界面形成するために基板表面が弗素にドーピ
ングされたＣＶＤ処理に十分に漏出されると、処理ガス
の弗素を含む化合物が遮断され、窒素を含む化合物を含
む処理ガスは続けて進行する。後者の場合は、例えば化
学量論（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）的に正確な処理
ガスの量がドーピングされた処理段階とドーピングされ
ない処理段階全てに提供されるリアクタシステムを使用
することで具現されることができる。このようなリアク
タシステムは、例えばＮｏｖｅｌｌａｓ “ＣＯＮＣＥ
ＰＴ Π”を含む。
【００２５】弗素にドーピングされた窒化膜表面処理を
使用して基板表面上に窒化された界面を形成すると、関
連された弗素にドーピングされた窒化膜が形成される。
弗素にドーピングされた窒化界面が表面上に形成される
と、これによる弗素にドーピングされた窒化膜を願うと
おり変化させることは自明である。ＬＯＣＯＳを基盤に
する工程を使用するＭＯＳ装置を製造するための実施形
態にあって、ポリシリコン表面上に形成された弗素にド
ーピングされた窒化膜の全体厚さは約１Å乃至４０Å、
又は約１０Å乃至３０Å、又は２０乃至２５Å、又は約
２３Åである。しかし、４０Å以上の厚さや１Å以下の
厚さも可能ことは自明である。
【００２６】図２又は図９はＰＢＬＯＣＯＳ工程がポリ
シリコンバッファー膜の弗素にドーピングされた窒化膜
表面処理を使用して遂行される方法の一実施形態を利用
して基板上にフィルード酸化膜を形成することを見せて
くれる。ポリシリコンバッファー膜を利用したＰＢＬＯ
ＣＯＳ工程が図示されているが、工程が異なる工程で使
用され、又、工程を利用して他の基板表面、例えば、Ｌ
ＯＣＯＳを基盤にする工程でＳｉＯ2パッド膜を表面処
理する時、弗素にドーピングされた窒化膜表面処理の長
所が具現されることは自明である。
【００２７】図２で、ＳｉＯ2パッド膜（２２）が基板
（２０）上に形成されている。パッド膜（２２）は本分
野に知られた適当な方法を使用して願う厚さに形成され
る。パッド膜（２２）が、例えば、熱によって成長する
ことやＣＶＤ工程によって蒸着される。一実施例で、パ
ッド膜（２２）は約５０Å乃至２５０Å、又は１６０又
の厚さを持つが、約２５０Å以上の厚さ又は約５０Å以
下の厚さを持つこともできる。ここで、“基板（ｓｕｂ
ｓｔｒａｔｅ）”と言う用語はＳｉ又はＧａＡｓ等の半
導体ウエーハ基板を含んだ任意の半導体基板を意味する
が、これに限定しない。特に、“基板”は半導体ウエー
ハ又はウエーハ上に形成された多様な工程膜を持つ半導
体ウエーハを含む用語であることは自明である。ここ
で、“膜（ｌａｙｅｒ）”と言う用語は“層（ｆｉｌ
ｍ）”と言う用語と交換可能である。
【００２８】図３を参照すると、ポリシリコンバッファ
ー膜（２４）がパッド酸化膜（２２）上に形成される。
ポリシリコンバッファー膜（２４）はＣＶＤ工程を使用
するこの分野に知られた任意の適当な方法に形成され
る。一実施例で、パッド膜（２４）は約２００Å乃至１
０００Å、又は約７００Åの厚さに形成されるが、約２
００Å以下又は約１０００Å以上の厚さに形成されるこ
ともできる。
【００２９】図４で、ポリシリコン膜（２４）が弗素に
ドーピングされた窒化膜表面処理、例えば、低圧弗素ド
ーピングアンモニアプラズマＣＶＤ工程に導出され弗素
にドーピングされた窒化ポリシリコン界面（２５）が形
成される。図４に図示されたように、弗素にドーピング
された窒化膜（２６）が又表面処理の結果として形成さ
れる。この実施例で、弗素ドーピング膜（２６）はＣ2
Ｆ6とアンモニアの混合気体に構成された処理ガスを使
用することで、約１Å乃至４０Å、又は約１０Å乃至３
０Å、又は２０Å乃至２５Å、又は約２３Åの厚さを持
つ。Ｃ2Ｆ6の流量（ｆｌｏｗ ｒａｔｅ）が制御され上
述したＣ2Ｆ6対アンモニアの容積率を持つ処理ガスを生
成することができる。例えば、Ｎｏｖｅｌｌｕｓ “Ｃ
ＯＮＣＥＰＴ Π”リアクタでＣ2Ｆ6の流量は約１ｓｃ
ｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅ
ｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ）乃至３００ｓｃｃ
ｍ、又は約２０ｓｃｃｍ乃至２００ｓｃｃｍ、又は約２
０ｓｃｃｍ乃至１００ｓｃｃｍ、又は約２０ｓｃｃｍ乃
至４０ｓｃｃｍの範囲、又は約３０ｓｃｃｍの値を持
つ。同時にアンモニアの流量は約１００ｓｃｃｍ乃至３
０００ｓｃｃｍ、又は約１００ｓｃｃｍ乃至５００ｓｃ
ｃｍ、又は２００ｓｃｃｍ乃至４００ｓｃｃｍの範囲、
又は３００ｓｃｃｍの値を持つ。
【００３０】ポリシリコン膜（２４）の弗素ドーピング
表面処理によって、従来の窒化膜表面処理は個別的リア
クタ及び（又は）工程段階で又はＣ2Ｆ6の流出を防ぎ止
めることで同一なリアクタで遂行される。図５図示され
たように、ドーピングされないアンモニアプラズマを利
用した従来の窒化膜処理によって弗素にドーピングされ
た窒膜（２６）の上部にドーピングされないシリコン窒
化膜（２８）が形成される。窒化膜（２８）の厚さは上
述したドーピング膜（２６）とは相対的に厚さ変化の幅
が大きい。ドーピングされない窒化膜（２８）とは、例
えば、約７００Å乃至３０００Å、又は約１２００Å乃
至１８００Å、又は１５５０Åの厚さを持つ。
【００３１】窒化膜表面処理によって、活性領域パータ
ン（４２）は一般的にポトレジストを使用してシリコン
窒化膜（３０）の上部表面上に形成される。この時、活
性素子領域のパータンを形成するためのフォト工程（ｐ
ｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ ｐｒｏｃｅｓｓ）又
は任意の適当な方法が使用される。図６に図示されたよ
うに、フォトレジストが提供された後に、シリコン窒化
膜（２６，２８）が活性領域（４２）間にフィールド酸
化領域を形成するための、例えば、異方性エッチング工
程を使用してシリコンバッファ膜（２４）をよって除去
される。
【００３２】次に、図７に図示されたように、フィール
ド酸化領域（４４）がフィールド酸化領域（４０）内の
基板（２０）上に形成される。“第１ｂｒｉｄ´ｓ ｂ
ｅａｋ”領域（４６）が基板（２０）の表面に示すが、
“第１ｂｒｉｄ´ｓ ｂｅａｋ”領域は示さない。フィ
ールド酸化領域（４４）は湿式酸化工程等を含んだフィ
ールド酸化膜を形成するためのこの分野に知られた任意
の方法を使用して形成される。一実施形態で、フィール
ド酸化膜（４４）は約１０００Å乃至１００００Å、又
は約５０００Å乃至９０００Åの厚さを持って形成され
る。
【００３３】図８に図示されたように、フィールド酸化
領域（４４）の形成によって、膜（２８，２６）が活性
領域（４２）内で除去され、例えば、化学的エッチング
（ｃｈｅｍｉｃａｌ ｅｔｃｈｉｎｇ）、ＨＦ酸ストリ
ッピング（ＨＦ ａｃｉｄｓｔｒｉｐｐｉｎｇ）、反応
イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃ
ｈｉｎｇ）等によってポリシリコンバッファー膜（２
４）を露出させる。膜（２８，２６）を除去した後、第
９に図示されたように、一つ以上の段階で活性領域（４
２）の基板（２０）を露出させるために乾式エッチング
工程を利用して活性領域（４２）内でポリシリコンバッ
ファー膜（２４）と酸化パッド膜（２２）が除去され
る。
【００３４】本発明による実施形態を使用することで、
窒化された界面の非均一度が減少され工程能力を増加さ
せることができる。本発明による一実施形態で、窒化処
理されたポリシリコンテストウエーハ厚さ均一度（即
ち、標準偏差／平均ウエーハ厚さ）内の膜は従来のドッ
ピングされないアンモニアプラズマ処理を利用して修行
される基板処理の中に見られる約７０％以上から約２％
以下まで縮小される。
【００３５】表１は従来のアンモニアプラズマによって
形成されたドッピングされない標準シリコン窒化膜と弗
素にド−ピングされたアンモニアプラズマによって形成
された弗素にド−ピングされたシリコン窒化膜間の膜均
一度差異（即ち、厚さ偏差）を見せてくれる。ここで、
これらは全て本発明による実施例で使用された８″シリ
コンテストウエーハ上に測定されたことである。
【表１】
【００３６】ＰＢＬＯＣＯＳ工程を使用するＭＯＳ装置
を製造する時、弗素にド−ピングされた窒化膜表面処理
を利用する実施例が前で説明されたが、本発明による実
施形態は任意の装置で使用されることができ（できるこ
とや）窒化膜の均一度が向上され（されることや）“第
２ｂｉｒｄ´ｓ ｂｅａｋ”の形成が抑制されることを
願う任意の装置を形成するために使用されることができ
ることは自明である。
【００３７】《例》以下の例は例示にすぎない、本発明
の範囲や請求範囲を限定しない。 （例１）Ｃ2Ｆ6ド−ピング窒化膜表面処理 例１にあって、アンモニアＰＥＣＶＤ工程を利用してシ
リコンウエーハに対した表面処理が修行される。図１０
はスピンダルポンピン領域（ｓｐｉｎｄｌｅ ｐｕｍｐ
ｉｎｇ ａｒｅａ）（６０）、ウエーハの位置（６２）
及び、ポンピン領域限界（６４）を含んだリアクタ装置
を見せてくれる図面である。工程は“ＮＯＶＥＬＬＵＳ
ＣＯＮＣＥＰＴ П”リアクタで遂行される。マスフ
ローコントロール（ｍａｓｓ ｆｌｏｗ ｃｏｎｔｒｏ
ｌｌｅｒ）を少なくとも１０ｓｃｃｍ以下のＣ2Ｆ6ガス
が流れるように調節できるもっと少ない装置に代替する
ことで、リアクタを変更させることができる。アンモニ
アガス及び弗素ガスが個別フローコントロールを通じて
注入される。
【００３８】本例の多様なテストにあって、ＣＶＤ処理
ガス流出費はＣ2Ｆ6が１００ｓｃｃｍ乃至２００ｓｃｃ
ｍほどでありＮＨ3が３００ｓｃｃｍ乃至４００ｓｃｃ
ｍほどである。本例で使用されたプラズマ組成法（ｒｅ
ｃｉｐｅ）が表２に出ている。
【表２】
【００３９】厚さ及び厚さ偏差はＴｅｎｏｒ Ｉｎｓｔ
ｒｕｍｅｎｔの“ＰＲＯＭＥＴＲＩＸ ＵＶ―１２５０
ＳＥ”を利用してその値が求められる。これに対した結
果が表３に表している。表２とここで使用された略字
（ａｂｂｒｅｖｉａｔｉｏｎｓ）は次のように定義され
る。
【表３】
【００４０】上述した例１の結果はＣ2Ｆ6の流出費は高
い時よりは相対的に低い時酸化膜がもっと正しくに成長
できることを見せる。 （例２）低い流出費を利用したＣ2Ｆ6ド−ピング窒化膜
表面処理
【００４１】例２で、ＣＶＤ処理ガス内のＣ2Ｆ6低い流
量を利用して窒化膜厚さ範囲と酸化膜成長に対した効果
を調査できる。本例にあって、Ｃ2Ｆ6流出費は０ｓｃｃ
ｍ乃至１００ｓｃｃｍ程度である反面にアンモニア流量
は３００ｓｃｃｍ程度を維持する。例１の実験装置及び
テスト手続きが例２で使用された。
【表４】
【００４２】ＳｉＮ処理後に、（“Ｔｅｎｃｏｒ 622
0”を使用して）多い欠点がＣ2Ｆ6ド−ピング窒化処理
されたウエーハ上で発見された。欠点は実質的に表面が
粗くになる現状である。粒子マップ（ｐａｒｔｉｃｌｅ
ｍａｐ）がアンモニアプラズマ蒸着後に見える４９ｐ
ｔ厚さ均一度マップに対応される。
【００４３】例２の結果はＣ2Ｆ6流量が相対的に低いか
ら所望の均一度を作ることができるが、酸化膜成長には
悪影響を及ぼすことを知らせてくれる。 （例３）低い流量及びＤ―ＦＥＧ装置を利用したＣ2Ｆ6
ドッピング窒化膜表面処理
【００４４】例３では例２の手続きが反復され、この時
Ｄ―ＦＥＧ（ｄｕａｌ ｆｒｅｑｕｅｎｃｙ ｅ―ｇｒ
ｏｕｎｄ）リアクタ装置が使用される。例３の結果が表
５に示している。本例にあって、Ｃ2Ｆ6流量は０ｓｃｃ
ｍ乃至３０ｓｃｃｍ程度である反面にアンモニア流量は
３００ｓｃｃｍ程度から維持される。
【表５】 本例結果を通じて分かるように、上述した比率にＣ2Ｆ6
が注入されると、酸化膜の最大成長率が減少する。
【００４５】図１１及び図１２は各々スロット１とスロ
ット１のウエーハ用シリコン窒化膜厚さを見せてくれる
等高線マップである。等高線マップで分かるように、ス
ロット３（弗素にド−ピングされたアンモニアプラズマ
に処理された表面）のウエーハの平均厚さである２４．
１９Åより１．３９Åだけの厚さ偏差範囲内にあり０．
３３２９Åの標準偏差を持つことになって、ウエーハの
厚さ非均一度は１．３７６％になる。これはスロット１
（ド−ピングされない従来のアンモニアプラズマに処理
された表面）のウエーハによって示した６．６５Å内の
厚さ非均一度に比べるとずっと均一である。この時、ス
ロット１は平均厚さが２５．４９Å、標準偏差が１．９
６６９Å、ウエーハ厚さ非均一性が７．７１７％であ
る。
【００４６】例２と例３の膜の均一度結果を通じて分か
るように、弗素にド−ピングされたアンモニアプラズマ
に処理を利用して窒化された界面が形成されるとずっと
均一である界面が基板と窒化膜間に形成される。又、こ
んな結果を通じてＣ2Ｆ6が処理ガス内に現れると、重要
ではない滞留時間（ｒｅｓｉｄｅｎｃｅ ｔｉｍｅ）要
素があることを分かる。理論に根拠しないが、こんな要
素は反応イオンを表面に大量に伝送すること又は副産物
を除去することと関連されたメカニズムになることがで
きる。又窒素を排気させて高い陰電気弗素イオンがアン
モニアプラズマを変化させてＨＦが形成される。結果的
に、シリコンと反応させるためにイオンの濃度をもっと
高くことができる。
【００４７】
【発明の効果】以上のような本発明によると、弗素にド
ーピングされたアンモニアプラズマを使用して窒化され
たポリシリコン界面を形成することで、半導体基板上で
アンモニアプラズマ表面処理の均一度が向上されウエー
ハ間の非均一度が減少する。結果的に、より安定的な工
程遂行が可能される。
【図面の簡単な説明】
【図１】 半導体基板の簡単な部分断面図として、従来
のＬＯＣＯＳに基盤を置いた工程を利用して形成された
フィルード酸化領域及び引接したシリコン窒化マスク層
下部での第１及び第２“ｂｉｒｄ´ｓ ｂｅａｋ”酸化
物侵入を見せてくれる図面である。
【図２】 本発明による半導体基板上に形成されたパッ
ド酸化膜を含んだ半導体基板の簡単な部分断面図であ
る。
【図３】 本発明による半導体基板上に形成されたパッ
ド酸化膜とポリシリコンバッファ膜を含んだ半導体基板
の簡単な部分断面図である。
【図４】 本発明による半導体基板上に形成されたパッ
ド酸化膜、ポリシリコンバッファ膜、及び弗素にドーピ
ングされたシリコン窒化膜を含んだ半導体基板の簡単な
部分断面図である。
【図５】 本発明による半導体基板上に形成されたパッ
ド酸化膜、ポリシリコンバッファ膜、弗素にドーピング
されたポリシリコン界面、弗素にドーピングされたシリ
コン窒化膜、及び弗素にドーピングされないシリコン窒
化膜を含んだ半導体基板の簡単な部分断面図である。
【図６】 ドーピングされたシリコン窒化膜、ドーピン
グされないシリコン窒化膜、及びフィルード酸化膜を形
成のための支度段階で除去されたポリシリコンバッファ
膜を含む本発明による半導体基板の簡単な部分断面図で
ある。
【図７】 ドーピングされたシリコン窒化膜とドーピン
グされないシリコン窒化膜が除去された領域内で成長し
たフィルード酸化膜を見せてくれる図６の本発明による
半導体基板の簡単な部分断面図である。
【図８】 本発明による半導体基板の活性領域上で除去
されたドーピングされたシリコン窒化膜とドーピングさ
れないシリコン窒化膜を見せてくれる図７の半導体基板
の簡単な部分断面図である。
【図９】 本発明による半導体基板の活性領域上で除去
されたポリシリコンバッファ膜とパッド酸化膜を見せて
くれる図７の半導体基板の簡単な部分断面図である。
【図１０】 “例１−４”のデータを収集することに使
用されるプラズマ−ＣＶＤリアクタ装置を見せてくれる
簡単な概略図である。
【図１１】 “例３”でスロット１のウエーハ用シリコ
ン窒化膜厚さの等高線図である。
【図１２】 “例３”でスロット３のウエーハ用シリコ
ン窒化膜厚さの等高線図である。
【符号の説明】
２０ 基板 ２２ パッド膜 ２４ ポリシリコン膜 ２５ ポリシリコン界面 ２６、２８、３０ 窒化膜 ４０、４４ フィールド酸化領域 １ 活性領域

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面を窒化させる方法は前
    記基板の上部表面上に弗素にドーピングされた窒化表面
    を形成する段階を含み、前記弗素にドーピングされた窒
    化表面と前記基板表面間に界面が決まることを特徴にす
    る半導体基板の表面窒化方法。
  2. 【請求項２】 前記弗素にドーピングされた窒化表面を
    形成する方法は前記基板を弗素を含む化合物と窒素を含
    む化合物とを含む処理ガスに露出させる段階を含み、前
    記露出によって前記基板表面と界面を持つ弗素にドーピ
    ングされた窒化表面を形成することを特徴にする請求項
    １に記載の半導体基板の表面窒化方法。
  3. 【請求項３】 前記基板表面はシリコン酸化膜によって
    形成されることを特徴にする請求項２に記載の半導体基
    板の表面窒化方法。
  4. 【請求項４】 前記基板表面はポリシリコン膜によって
    形成されることを特徴にする請求項２に記載の半導体基
    板の表面窒化方法。
  5. 【請求項５】 前記窒素を含む化合物は少なくともアン
    モニア、窒素、及びこれらの混合気体の中の一つであ
    り、前記の弗素を含む化合物は少なくともＣ2Ｆ6、Ｃ3Ｆ
    8、ＣＦ4、及びこれらの混合気体の中の一つであり、前記
    露出段階はＣＶＤ工程によって遂行されることを特徴に
    する請求項２に記載の半導体基板の表面窒化方法。
  6. 【請求項６】 前記の窒素を含む化合物はアンモニアで
    あり、前記の弗素を含む化合物はＣ2Ｆ6であり、前記露
    出段階はＬＰＣＶＤ工程によって遂行されることを特徴
    にする請求項２に記載の半導体基板の表面窒化方法。
  7. 【請求項７】 窒素を含む化合物を含むドーピングされ
    ていない処理ガスに前記弗素にドーピングされた窒化表
    面を露出させる段階をさらに含み、前記露出段階によっ
    て前記弗素にドーピングされた窒化表面上にドーピング
    されていない窒化表面が形成されることを特徴にする請
    求項２に記載の半導体基板の表面窒化方法。
  8. 【請求項８】 前記弗素にドーピングされた処理ガスの
    前記の窒素を含む化合物はアンモニアであり、前記弗素
    にドーピングされた処理ガスの前記の弗素を含む化合物
    はＣ2Ｆ6であり、前記ドーピングされない処理ガスの窒
    素を含む化合物はアンモニアであり、前記弗素にドーピ
    ングされた処理ガスに露出させる段階及び前記ドーピン
    グされない処理ガスに露出させる段階は各々ＬＰＰＥＣ
    ＶＤ工程によって遂行されることを特徴にする半導体基
    板の表面窒化方法。
  9. 【請求項９】 前記弗素にドーピングされた窒化表面は
    約１Å乃至約４０Åの厚さを有する膜によって構成され
    ることを特徴にする請求項６に記載の半導体基板の表面
    窒化方法。
  10. 【請求項１０】 前記弗素にドーピングされた窒化表面
    は約１０Å乃至約３０Åの厚さを有する膜によって構成
    されることを特徴にする請求項６に記載の半導体基板の
    表面窒化方法。
  11. 【請求項１１】 前記弗素にドーピングされた窒化表面
    はＣ2Ｆ6対アンモニアが約１：１乃至１：２０の容積率
    を持つ処理ガスを使用して形成されていることを特徴に
    する請求項６に記載の半導体基板の表面窒化方法。
  12. 【請求項１２】 前記弗素にドーピングされた窒化表面
    は約１Å乃至約４０Åの厚さを有する膜に構成され、前
    記弗素にドーピングされない窒化表面は約７００Å乃至
    約３０００Å厚さを有する膜を備えていることを特徴に
    する請求項７に記載の半導体基板の表面窒化方法。
  13. 【請求項１３】 前記基板はウエーハであり、前記ドー
    ピングされていない窒化表面の上部表面は約２Å以下の
    ウエーハ厚さ偏差を有することを特徴にする請求項８に
    記載の半導体基板の表面窒化方法。
  14. 【請求項１４】 基板の上部表面上に形成されたＳｉＯ
    ２パッド膜と前記ＳｉＯ２パッド膜の上部表面上に形成
    されたポリシリコンバッファ膜を有する前記基板上にＭ
    ＯＳ半導体装置を製造する間に局所的にフィールド酸化
    膜を形成する方法は、 前記ポリシリコンバッファ膜の上部表面上に弗素にドー
    ピングされた窒化表面を形成し、前記弗素にドーピング
    された窒化表面と前記ポリシリコンバッファ膜の上部表
    面間に界面が決まる段階、 前記弗素にドーピングされた窒化表面上にドーピングさ
    れない窒化表面を形成し、前記ドーピングされない窒化
    表面と前記弗素にドーピングされた窒化表面はシリコン
    窒化膜を共同に形成する段階、 前記シリコン窒化膜上に少なくとも一つの活性領域パタ
    ーンを決まる段階、 前記活性領域パターンの外部領域内で前記シリコン窒化
    膜と前記ポリシリコンバッファ膜を除去する段階、及び
    前記シリコン窒化膜と前記ポリシリコンバッファ膜が除
    去される前記領域内の酸化領域を形成する段階を含むフ
    ィールド酸化膜形成方法。
  15. 【請求項１５】 前記弗素にドーピングされた窒化表面
    を形成する段階はＬＰＰＥＣＶＤ工程からＣ2Ｆ6及びア
    ンモニアの混合ガスによって構成された処理ガスに前記
    ポリシリコンバッファ膜の前記上部表面を露出させる段
    階を含む請求項１４に記載のフィールド酸化膜形成方
    法。
  16. 【請求項１６】 前記弗素にドーピングされた窒化表面
    を形成する段階はＬＰＰＥＣＶＤ工程からＣ2Ｆ6及びア
    ンモニアの混合気体に構成された処理ガスに前記ポリシ
    リコンバッファ膜の前記上部表面を露出させる段階を含
    み、前記ドーピングされない窒化表面を形成する段階は
    ＬＰＰＥＣＶＤ工程からアンモニアを含みかつ実質的に
    弗素を含む化合物を含まない処理ガスに前記弗素にドー
    ピングされた窒化表面を露出させる段階を含む請求項１
    ４に記載のフィールド酸化膜形成方法。
  17. 【請求項１７】 前記弗素にドーピングされた窒化表面
    は少なくとも約１０Å乃至約３０Åの厚さを有する膜に
    よって構成されることを特徴にする請求項１６に記載の
    フィールド酸化膜形成方法。
  18. 【請求項１８】 前記弗素にドーピングされた窒化表面
    は約２０Å乃至約２５Åの厚さを有する膜によって構成
    されることを特徴にする請求項１６に記載のフィールド
    酸化膜形成方法。
  19. 【請求項１９】 前記ドーピングされない窒化表面は約
    ７００Å乃至約３０００Åの厚さを有する膜によって構
    成されることを特徴にする請求項１６に記載のフィール
    ド酸化膜形成方法。
  20. 【請求項２０】 前記弗素にドーピングされた窒化表面
    はＣ2Ｆ6対アンモニアが約１：３又は１：２０の容積率
    に構成される処理ガスを使用して形成される請求項１６
    に記載のフィールド酸化膜形成方法。
  21. 【請求項２１】 前記弗素にドーピングされた窒化表面
    は約１０Å乃至約３０Åの厚さを有する膜によって構成
    され、前記ドーピングされない窒化表面は約１２００Å
    乃至約１８００Åの厚さを有する膜によって構成される
    請求項１６に記載のフィールド酸化膜形成方法。
  22. 【請求項２２】 基板は半導体ウエーハであり、前記ド
    ーピングされない窒化表面の上部表面は約２Å以下のウ
    エーハ厚さ偏差を有する請求項１６に記載のフィールド
    酸化膜形成方法。
  23. 【請求項２３】 前記フィルード酸化領域を形成する間
    に、前記弗素にドーピングされた窒化表面と前記ポリシ
    リコンバッファ膜間で決まった前記界面に酸化膜が侵入
    することを防止する請求項１４に記載のフィールド酸化
    膜形成方法。
  24. 【請求項２４】 前記ＭＯＳ半導体装置はＤＲＡＭ装置
    である請求項１４に記載のフィールド酸化膜形成方法。
  25. 【請求項２５】 請求項１４の前記方法を含む方法によ
    って製造されるＭＯＳ半導体装置。
  26. 【請求項２６】 前記ＭＯＳ半導体装置はＤＲＡＭ装置
    である請求項２５に記載のＭＯＳ半導体装置。
  27. 【請求項２７】 シリコン基板上にＭＯＳ半導体装置を
    製造する間に局所的にフィールド酸化膜を形成する方法
    は、 前記シリコン基板上にＳｉＯ２パッド膜を形成する段
    階、 前記ＳｉＯ２パッド膜上にポリシリコンバッファ膜を形
    成し、前記ＳｉＯ２パッド膜を前記ポリシリコンバッフ
    ァ膜と前記シリコン基板間に位置させる段階、 前記ポリシリコンバッファ膜の上部表面上に弗素にドー
    ピングされた窒化表面を形成し、前記弗素にドーピング
    された窒化表面と前記ポリシリコンバッファ膜の上部表
    面間に界面が決まる段階、 前記弗素にドーピングされた窒化表面上にドーピングさ
    れない窒化表面を形成し、前記ドーピングされない窒化
    表面と前記弗素にドーピングされた窒化表面は共同にシ
    リコン窒化膜を形成する段階、 前記シリコン窒化膜上に少なくとも一つの活性領域パタ
    ーンを決まる段階、 前記活性領域パターンの外部領域内で前記シリコン窒化
    膜と前記ポリシリコンバッファ膜を除去する段階、及び
    前記シリコン窒化膜と前記ポリシリコンバッファ膜を除
    去された前記シリコン基板上にフィールド酸化領域を形
    成する段階を含むフィールド酸化膜形成方法。
  28. 【請求項２８】 前記弗素にドーピングされた窒化表面
    を形成する段階はＬＰＰＥＣＶＤ工程によってＣ2Ｆ6及
    びアンモニアの混合気体で構成された処理ガスに前記ポ
    リシリコンバッファ膜の前記上部表面を露出させる段階
    を含み、前記ドーピングされない窒化表面を形成する段
    階はＬＰＰＥＣＶＤ工程によってアンモニアを含みかつ
    実質的に弗素を含む化合物を含まない処理ガスに前記弗
    素にドーピングされた窒化表面を露出させる段階を含む
    請求項２７に記載のフィールド酸化膜形成方法。
  29. 【請求項２９】 前記弗素にドーピングされた窒化表面
    は約２０Å乃至約２５Åの厚さを有する膜によって構成
    されることを特徴にする請求項２８に記載のフィールド
    酸化膜形成方法。
  30. 【請求項３０】 前記ドーピングされない窒化表面は約
    １２００Å乃至約１８００Åの厚さを有する膜によって
    構成されることを特徴にする請求項２８に記載のフィー
    ルド酸化膜形成方法。
  31. 【請求項３１】 前記弗素にドーピングされた窒化表面
    はＣ2Ｆ6対アンモニアが約１：３又は１：１５の容積率
    を持つ処理ガスを使用して形成される請求項２９に記載
    のフィールド酸化膜形成方法。
  32. 【請求項３２】 前記シリコン窒化膜の上部表面は約２
    Å以下のウエーハ厚さ偏差を有する請求項３１に記載の
    フィルード酸化膜形成方法。
  33. 【請求項３３】 前記フィルード酸化領域を形成する間
    に、前記弗素にドーピングされた窒化表面と前記ポリシ
    リコンバッファ膜間で決まった前記界面に酸化膜が侵入
    することを防止する請求項３１に記載のフィルード酸化
    膜形成方法。
  34. 【請求項３４】 前記ＭＯＳ半導体装置はＤＲＡＭ装置
    である請求項２７に記載のフィルード酸化膜形成方法。
  35. 【請求項３５】 前記ＭＯＳ半導体装置はＤＲＡＭ装置
    である請求項３２に記載のフィルード酸化膜形成方法。
  36. 【請求項３６】 請求項３３の前記方法を含む方法によ
    って製造されるＭＯＳ半導体装置。
  37. 【請求項３７】 前記ＭＯＳ半導体装置はＤＲＡＭ装置
    である請求項３６に記載のＭＯＳ半導体装置。
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* Cited by examiner, † Cited by third party
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CN102437069B (zh) * 2011-11-30 2014-10-15 上海华力微电子有限公司 一种低介电常数阻挡层工艺中的预处理的监控方法及装置
US9972671B2 (en) 2016-04-19 2018-05-15 International Business Machines Corporation Metal resistors having varying resistivity
US9985088B2 (en) 2016-04-19 2018-05-29 International Business Machines Corporation Metal resistors having nitridized metal surface layers with different nitrogen content
US10020358B2 (en) 2016-04-19 2018-07-10 International Business Machines Corporation Metal resistors having nitridized dielectric surface layers and nitridized metal surface layers
KR102651544B1 (ko) * 2016-11-21 2024-03-28 삼성전자주식회사 광대역 다기능 광학소자와 그 제조 및 동작방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
US4764248A (en) 1987-04-13 1988-08-16 Cypress Semiconductor Corporation Rapid thermal nitridized oxide locos process
US4897364A (en) 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
FR2648956A1 (fr) 1989-06-23 1990-12-28 Commissariat Energie Atomique Procede de fabrication de l'oxyde de champ d'un circuit integre sur du silicium
US5264396A (en) 1993-01-14 1993-11-23 Micron Semiconductor, Inc. Method for enhancing nitridation and oxidation growth by introducing pulsed NF3
JP2950101B2 (ja) 1993-06-07 1999-09-20 日本電気株式会社 半導体装置の製造方法
US5382533A (en) 1993-06-18 1995-01-17 Micron Semiconductor, Inc. Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection
US5397732A (en) 1993-07-22 1995-03-14 Industrial Technology Research Institute PBLOCOS with sandwiched thin silicon nitride layer
US5449433A (en) 1994-02-14 1995-09-12 Micron Semiconductor, Inc. Use of a high density plasma source having an electrostatic shield for anisotropic polysilicon etching over topography
US5437765A (en) 1994-04-29 1995-08-01 Texas Instruments Incorporated Semiconductor processing
US5741396A (en) 1994-04-29 1998-04-21 Texas Instruments Incorporated Isotropic nitride stripping
US5712177A (en) 1994-08-01 1998-01-27 Motorola, Inc. Method for forming a reverse dielectric stack
US5804493A (en) 1995-10-11 1998-09-08 Mosel Vitelic, Inc. Method for preventing substrate damage during semiconductor fabrication
JPH09134914A (ja) 1995-11-08 1997-05-20 Oki Electric Ind Co Ltd 素子分離領域の形成方法
JPH09321025A (ja) 1996-05-30 1997-12-12 Fujitsu Ltd 半導体装置の製造方法
US5714398A (en) 1996-07-16 1998-02-03 National Science Council Of Republic Of China Self-aligned tungsten strapped source/drain and gate technology for deep submicron CMOS
US6310300B1 (en) 1996-11-08 2001-10-30 International Business Machines Corporation Fluorine-free barrier layer between conductor and insulator for degradation prevention
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device

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