JP2002270833A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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semiconductor device
manufacturing
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Shuichi Ueno
修一 上野
Akinobu Teramoto
章伸 寺本
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 リーク電流低減を効果的に図ることが可能な
ＭＯＳトランジスタを有する半導体装置及びその製造方
法を得る。 【解決手段】 ポリシリコンゲート電極３の形成外領域
（ゲート電極外領域）におけるシリコン基板１と酸化膜
２との界面にシリコン窒化膜１１が形成され、酸化膜２
とポリシリコンゲート電極３の側面との界面にシリコン
窒化膜１３が形成される。シリコン窒化膜１１及び１３
は酸化の進行を抑制することができるため、最終的な酸
化膜２の形状を得るべく実行されるスマイル酸化処理時
にシリコン基板１及びポリシリコンゲート電極３の酸化
を効果的に抑制することができ、その結果、ポリシリコ
ンゲート電極３の側面における酸化膜２の膜厚及びゲー
ト電極外領域における酸化膜２の膜厚を、ポリシリコン
ゲート電極３の中央部下の膜厚より薄く形成した構造が
実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特にＭＯＳトランジスタのトランジ
スタの構造に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタがスケーリングされ
るに従いゲート酸化膜等の酸化膜厚が薄くなり、ＭＯＳ
トランジスタの動作時に（シリコン）基板に高い電界が
印加されるにようになってきた。
【０００３】特にゲート電極のエッジでは理想的には９
０゜あるいは９０゜にちかい角度を持つため、電界が集
中し高い電界を発生する。このため、ゲートエッジ部近
傍のシリコン基板内には高い電界を有する領域が存在す
る。シリコン基板内に高い電界が印加されると、バンド
間トンネリング現象により、電子・ホール対が生成さ
れ、リーク電流の原因となる。いわゆるＧＩＤＬ（Gate
Induced Drain Leakagecurrent）が生じる。
【０００４】ゲートエッジ近傍領域での高い電界を緩和
する方法として、ゲート酸化膜の膜厚を厚くして、ゲー
ト電極とシリコン基板との距離を長くすることにより、
ゲート電極エッジ近傍に集中した電界がシリコン基板に
到達する前に緩和する方法がある。
【０００５】上記緩和方法は最も単純にはゲート酸化膜
の膜厚を厚くすることにより実現可能である。しかし、
元来比較的厚かったゲート酸化膜の膜厚が近年微細化さ
れる傾向にあり、微細化される理由は大電流の供給であ
ることを考えると、ゲート酸化膜の膜厚を厚くすること
による弊害は非常に大きく実用的でない。
【０００６】そこで、ゲートエッジ部近傍下のゲート酸
化膜の膜厚のみを厚く形成し、ゲート中央部近傍下での
ゲート酸化膜の膜厚を薄く形成するゲート酸化膜構造を
実現すべくスマイル酸化技術が考えられた。
【０００７】スマイル酸化技術によって、ゲート中央部
近傍下でのゲート酸化膜の膜厚がゲートエッジ部近傍下
のゲート酸化膜の膜厚より薄く形成されるゲートバーズ
ビーク構造のゲート酸化膜を形成することができる。ス
マイル酸化の技術はゲート電極エッジ近傍でのゲート酸
化膜の信頼性を高める方法として利用されている。
【０００８】図３５はスマイル酸化実行前のゲート構造
を示す断面図である。同図に示すように、シリコン基板
３１上に、酸化膜３２が形成され、酸化膜３２上にポリ
シリコンゲート電極３３が選択的に形成される。
【０００９】ポリシリコンゲート電極３３の形成時のエ
ッチング処理により、ポリシリコンゲート電極３３形成
直後において、ポリシリコンゲート電極３３の下方領域
の膜厚がそれ以外の領域（ゲート電極外領域）の膜厚よ
り厚く形成されている。
【００１０】図３６はスマイル酸化実行後のゲート構造
を示す断面図である。同図に示すように、スマイル酸化
によって、酸化膜３２はシリコン基板３１の上部及び内
部に成長するとともに、ポリシリコンゲート電極３３の
側面上及び内部に成長することにより、ポリシリコンゲ
ート電極３３の下方の領域の膜厚よりもそれ以外の領域
の膜厚の方が厚くなる。
【００１１】この際、ポリシリコンゲート電極３３の方
がシリコン基板３１より酸化度合が高いため、酸化膜３
２によるポリシリコンゲート電極３３への浸食（後退）
量の方がシリコン基板３１への浸食量より大きい。
【００１２】これは、シリコンの（１，１，１）面が他
の面より酸化されにくいことに起因する。すなわち、シ
リコン基板３１は単結晶であり酸化雰囲気に曝される表
面は（１，１，１）面で形成されているのに対し、ポリ
シリコンはグレイン群であるため、様々な面が酸化雰囲
気に曝されることになるため、シリコン基板より酸化が
進むことになる。その他にもポリシリコンゲート電極３
３に含まれる不純物による増速酸化もポリシリコンゲー
ト電極３３の浸食量を大きくする原因となっている。
【００１３】
【発明が解決しようとする課題】従来、ＧＩＤＬによる
リーク電流低減を目的として、ゲートエッジ部近傍での
電界を緩和すべく、ゲート電極形成後にスマイル酸化を
行うことにより、ゲートバーズビーク構造を得るべく、
ゲートエッジ部の酸化膜の膜厚を厚くしていた。
【００１４】しかし、ゲートバーズビーク構造を得るべ
く、酸化しやすい雰囲気、高温、あるいは長時間でスマ
イル酸化処理を行うと、ゲート電極やシリコン基板まで
酸化されてしまう。
【００１５】ゲート電極が酸化されると、電気的に導体
であるゲート電極の距離（形成長）が短くなる。このた
め、ゲート電極の酸化を想定していない、もしくはゲー
ト電極の酸化量を小さく見積もったドレイン構造が適用
されたＭＯＳトランジスタを製造した場合、ゲート電界
がチャネルに伝わりにくいオフセットの領域が形成され
ててしまうことになる。オフセット領域では電子を引き
つけることができなため、抵抗値が急激に上昇しチャネ
ルを流れる電流量が減少するなどの問題点があった。
【００１６】一般に大規模ＬＳＩでは大量のトランジス
タをチップ内に形成する。このため、すべてのトランジ
スタにおいてオフセット領域が形成されないようにドレ
イン構造を採用した場合でも、異常拡散等によりゲート
電極の一部に酸化が進みオフセット領域を有するＭＯＳ
トランジスタを製造する可能性は少なからず存在する。
したがって、ゲート電極を酸化した場合に不適となるド
レイン構造を採用したＭＯＳトランジスタを製造する可
能性を考慮することは、十分に実用レベルに沿った仮定
である。
【００１７】また、同じゲート長で、かつオフセットし
ないようにドレイン構造を最適化した構造において、ゲ
ート電極材料であるポリシリコンが酸化された素子とポ
リシリコンが酸化されていない素子とを比較すると、ゲ
ート電極が酸化された素子では酸化されていない素子に
比べて実効的な（導体として扱うことのできる）ゲート
長、すなわち、チャネル長が短くなる。
【００１８】したがって、ゲート長を微細化していく
と、ポリシリコンが酸化された素子の方が早く限界を迎
えることになるため、ポリシリコンが酸化されていない
素子の方が、されている素子よりも微細化に向いている
と考えることができる。
【００１９】スマイル酸化を行うと、ゲートエッジから
ドレイン領域方向のシリコン基板界面が酸化により膨れ
る。シリコンが酸化される過程とは、シリコンが酸素と
化合物を形成する過程である。シリコンのみで形成され
ていたスペースにシリコンと酸化膜の元素が混入する必
要が生じる。このため、シリコンが多く酸化する領域に
大きなストレスが発生する。もちろん、空間的に膨張す
ることにより上記ストレスの一部は緩和される。しかし
酸化前に比べるとスマイル酸化技術による酸化膜形成後
のストレスが増加していることは紛れもない。シリコン
基板にストレスが生じるとシリコンのバンドギャップが
変化するため、場合によってはリーク電流を増加させる
ことになる。さらに、ストレスが原子間の結合エネルギ
ーよりも大きくなると、原子は結合を切り原子をずらせ
ることにより、ストレスの緩和を図る。この場合も、欠
陥が生じることになりリーク電流は増加する。
【００２０】このように、スマイル酸化処理によってゲ
ート電極及びシリコン基板が酸化されることはトランジ
スタの性能において大きな弊害となるため、スマイル酸
化処理によって形成できるゲートバーズビークの膜厚及
び形成長は、ポリシリコンの酸化量及び基板シリコンの
酸化量によって律速されてしまう問題点があった。
【００２１】この発明は上記問題点を解決するためにな
されたもので、リーク電流低減を効果的に図ることが可
能なＭＯＳトランジスタを有する半導体装置及びその製
造方法を得ることを目的とする。
【００２２】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、半導体基板と、前記半導体基板上
に形成される酸化膜と、前記酸化膜上に選択的に形成さ
れるゲート電極とを有するＭＯＳトランジスタを含む半
導体装置であって、前記酸化膜は前記ゲート電極の下方
及び側面並びにそれ以外の領域であるゲート電極外領域
における前記半導体基板上に形成され、前記ゲート電極
下の前記酸化膜は、前記ゲート電極のエッジ近傍下が中
央部下より膜厚が厚くなるように形成され、かつ前記ゲ
ート電極外領域の前記酸化膜の膜厚は、前記ゲート電極
側面に形成される前記酸化膜の膜厚より薄く形成され
る。
【００２３】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記ゲート電極外領域の前記酸化
膜の膜厚は、前記ゲート電極の中央部下方の前記酸化膜
の膜厚より薄く形成される。
【００２４】また、請求項３の発明は、請求項１あるい
は請求項２記載の半導体装置であって、前記ゲート電極
外領域における前記半導体基板と前記酸化膜との間に酸
化防止材料からなる酸化防止層をさらに備える。
【００２５】この発明に係る請求項４記載の半導体装置
は、半導体基板と、前記半導体基板上に形成される酸化
膜と、前記酸化膜上に選択的に形成されるゲート電極と
を有するＭＯＳトランジスタを含む半導体装置であっ
て、前記酸化膜は前記ゲート電極の下方及び側面に形成
され、前記ゲート電極下の前記酸化膜は、前記ゲート電
極のエッジ近傍下が中央部下より膜厚が厚くなるように
形成され、かつ前記ゲート電極側面に形成される前記酸
化膜の膜厚は、前記ゲート電極の中央部下方に形成され
る前記酸化膜の膜厚より薄く形成される。
【００２６】また、請求項５の発明は、請求項４記載の
半導体装置であって、前記ゲート電極の側面と前記酸化
膜との間に酸化防止剤からなる酸化防止層をさらに備え
る。
【００２７】また、請求項６の発明は、請求項４記載の
半導体装置であって、前記酸化膜は前記ゲート電極の下
方及び側面以外の領域であるゲート電極外領域の前記半
導体基板上にされに形成され、前記ゲート電極外領域の
前記酸化膜の膜厚は、前記ゲート電極の中央部下方に形
成される前記酸化膜の膜厚より薄く形成される。
【００２８】また、請求項７の発明は、請求項６記載の
半導体装置であって、前記ゲート電極の側面と前記酸化
膜との間に酸化防止剤からなる第１の酸化防止層と、前
記ゲート電極外領域における前記半導体基板と前記酸化
膜との間に酸化防止剤からなる第２の酸化防止層とをさ
らに備える。
【００２９】この発明に係る請求項８記載の半導体装置
の製造方法は、(a)半導体基板上に酸化膜、導電層を順
次堆積するステップと、(b)前記導電層をパターニング
してゲート電極を形成するステップとを備え、前記ステ
ップ(b)の実行により前記酸化膜は前記ゲート電極が形
成されていないゲート電極外領域において膜厚が薄くな
り、(c)前記ゲート電極外領域における前記酸化膜と前
記半導体基板との間に、酸化防止材料からなる酸化防止
層を形成するステップと、(d)前記ステップ(c)後に実行
され、前記半導体基板上の全体に渡って酸化処理を施す
ステップと、(e)前記ゲート電極をマスクとして、所定
の導電型の不純物を導入することにより前記半導体基板
の表面内にソース・ドレイン領域を形成するステップと
をさらに備え、前記ゲート電極、前記ゲート電極下の前
記酸化膜及び前記ソース・ドレイン領域によってＭＯＳ
トランジスタが構成され、前記ステップ(d)の実行によ
って、前記ゲート電極下の前記酸化膜は、前記ゲート電
極側面上に形成されるとともに前記ゲート電極のエッジ
近傍下が中央部下より膜厚が厚くなるように形成され、
かつ前記ゲート電極外領域の前記酸化膜の膜厚は、前記
ゲート電極側面に形成される前記酸化膜の膜厚より薄く
なる。
【００３０】また、請求項９の発明は、請求項８記載の
半導体装置の製造方法であって、前記ステップ(d)の実
行によって、前記ゲート電極外領域の前記酸化膜の膜厚
は、前記ゲート電極の中央部下方の前記酸化膜の膜厚よ
り薄く形成される。
【００３１】また、請求項１０の発明は、請求項８ある
いは請求項９記載の半導体装置の製造方法であって、前
記ステップ(c)は、ゲート電極をマスクとして、酸化防
止機能を有し、前記酸化膜より前記半導体基板との反応
性が高い気体を上方から注入して前記酸化防止層を形成
するステップを含む。
【００３２】この発明に係る請求項１１記載の半導体装
置の製造方法は、(a)半導体基板上に酸化膜、導電層を
順次堆積するステップと、(b)前記導電層をパターニン
グしてゲート電極を形成するステップと、(c)前記ゲー
ト電極側面に、酸化防止材料からなる第１の酸化防止層
を形成するステップと、(d)前記ステップ(c)後に実行さ
れ、前記半導体基板上の全体に渡って酸化処理を施すス
テップと、(e)前記ゲート電極をマスクとして、所定の
導電型の不純物を導入することにより前記半導体基板の
表面内にソース・ドレイン領域を形成するステップとを
備え、前記ゲート電極、前記ゲート電極下の前記酸化膜
及び前記ソース・ドレイン領域によってＭＯＳトランジ
スタが構成され、前記ステップ(d)の実行によって、前
記ゲート電極下の前記酸化膜は、前記ゲート電極側面に
形成されるとともに前記ゲート電極のエッジ近傍下が中
央部下より膜厚が厚くなるように形成され、かつ前記ゲ
ート電極側面に形成される前記酸化膜の膜厚は、前記ゲ
ート電極の中央部下方の前記酸化膜の膜厚より薄くな
る。
【００３３】また、請求項１２の発明は、請求項１１記
載の半導体装置の製造方法であって、前記ステップ(b)
は、前記ゲート電極形成領域以外のゲート電極外領域の
前記導線層の一部を残存させるステップを含み、前記ス
テップ(c)は、前記第１の酸化防止層形成後に、前記ゲ
ート電極外領域の前記導電層及び前記第１の酸化防止層
を除去するステップをさらに備える。
【００３４】また、請求項１３の発明は、請求項１２記
載の半導体装置の製造方法であって、前記ステップ(c)
は熱処理を含み、前記ステップ(e)は、(e-1)第１の不純
物濃度で前記所定の導電型の不純物を導入するステップ
と、(e-2)前記第１の不純物濃度より高い第２の不純物
濃度で前記所定の導電型の不純物を導入するステップと
を含み、前記ステップ(e-1)は前記ステップ(c)より前に
実行される。
【００３５】また、請求項１４の発明は、請求項１２記
載の半導体装置の製造方法であって、前記ステップ(e)
は、(e-1)第１の不純物濃度で前記所定の導電型の不純
物を導入するステップと、(e-2)前記第１の不純物濃度
より高い第２の不純物濃度で前記所定の導電型の不純物
を導入するステップとを含み、前記ステップ(e-1)は前
記ステップ(d)の後に実行される。
【００３６】また、請求項１５の発明は、請求項１１な
いし請求項１４のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記ステップ(c)は、酸化防止
機能を有し、前記ゲート電極を含む前記導電層と反応す
る気体を供給するステップを含む。
【００３７】また、請求項１６の発明は、請求項１１記
載の半導体装置の製造方法であって、前記ステップ(b)
の実行により、前記酸化膜は前記ゲート電極が形成され
ていないゲート電極外領域において膜厚が薄くなり、前
記ステップ(c)は、前記ゲート電極外領域の前記酸化膜
と前記半導体基板との間に酸化防止材料からなる第２の
酸化防止層をさらに形成するステップを含み、前記ステ
ップ(d)の実行によって、前記ゲート電極外領域の前記
酸化膜の膜厚は、前記ゲート電極の中央部下方に形成さ
れる前記酸化膜の膜厚より薄く形成される。
【００３８】さらに、請求項１７の発明は、請求項１６
記載の半導体装置の製造方法であって、前記ステップ
(c)は、酸化防止機能を有し、前記ゲート電極と反応
し、前記酸化膜よりも前記半導体基板との反応性が高い
気体を供給するステップを含む。
【００３９】
【発明の実施の形態】＜前提技術＞ （シリコン窒化膜）スマイル酸化処理時にポリシリコン
からなるゲート電極やシリコン基板を酸化しないように
するために、酸化防止剤として窒素化合物を用いること
が考えられる。窒素が酸素を通さないことは一般的に知
られており、酸化防止膜として利用されている事実もあ
る。
【００４０】しかしながら、窒素化合物を素子形成領域
全面を覆って形成してスマイル酸化処理を行うと、素子
内に酸化剤が全く導入されなくなるため、ゲート電極、
シリコン基板が酸化されないものの、肝心のゲートバー
ズビーク構造も形成されないことになり、無意味な結果
となる。すなわち、理想的にはゲート電極エッジ近傍の
みに酸化剤を供給することが重要となる。
【００４１】図１はシリコン窒化膜形成処理を示す断面
図である。図１は、シリコン基板１上に酸化膜２が形成
され、酸化膜２上にポリシリコンゲート電極３が選択的
に形成されている構造を前提としている。
【００４２】そして、図１に示すように、ＮＯガス１０
をポリシリコンゲート電極３の側面から導入することに
より、ポリシリコンゲート電極３の側面で反応するた
め、ポリシリコンゲート電極３の側面にシリコン窒化膜
１３を形成することができる。
【００４３】一方、ポリシリコンゲート電極３が形成さ
れていない酸化膜２の上部からＮＯガス１０を導入する
と、窒素／シリコンの反応物と窒素／シリコン酸化膜の
反応物とを比較した場合、窒素／シリコンの反応物の方
が安定するため、すなわち、窒素はシリコン酸化膜より
シリコン基板との反応性が高いため、ＮＯガス１０は酸
化膜２を通り抜け、シリコン基板１の表面にシリコン窒
化膜１１を形成することができる。
【００４４】図２は図１で示す構造に対するスマイル酸
化処理実行時の状態を示す断面図である。同図に示すよ
うに、シリコン窒化膜１１及び１３の酸化防止機能によ
って、酸化剤１７はシリコン基板１の表面及びポリシリ
コンゲート電極３の側面には到達しない。
【００４５】したがって、スマイル酸化処理を実行し酸
化膜２を成長させることによりゲートバーズビークを形
成しながら、シリコン基板１及びポリシリコンゲート電
極３の酸化を効果的抑制することができる。
【００４６】（スマイル酸化）スマイル酸化処理を実行
することにより、以下に述べる第１及び第２の要因から
ゲートエッジ近傍のシリコン基板内の電界を小さくする
ことができる。
【００４７】図３はスマイル酸化前のポリシリコンゲー
ト電極３のゲートエッジ周辺を示す断面図であり、図４
はスマイル酸化後の同断面図である。
【００４８】スマイル酸化前は、図３に示すように、ポ
リシリコンゲート電極３の角部は９０゜であるが、スマ
イル酸化後は、図４に示すように、ポリシリコンゲート
電極３の下方のエッジは丸められる。すなわち、電界発
生源（図３及び図４の丸印内）が丸められることによ
り、電界の集中を防止でき、電界の低減化を図ることが
できる。これが第１の要因である。
【００４９】図３及び図４の比較から明らかなように、
スマイル酸化後の酸化膜２の膜厚がスマイル酸化前より
も厚くなるため、図３及び図４の矢印で示す電界伝搬経
路が長くなる。すなわち、ポリシリコンゲート電極３の
下方のエッジで発生する高い電界がシリコン基板１にま
で到達しにくくなるため、シリコン基板１で観測される
電界を小さくできる。これが第２の要因である。
【００５０】しかしながら、スマイル酸化処理を行う
と、上述したようにゲート電極及びシリコン基板を酸化
させてしまう問題がある。
【００５１】そこで、本発明の一部は、スマイル酸化処
理を実行しても、シリコン基板１上に酸化膜をほとんど
形成しないことにある。このことは、シリコン基板内に
ストレスを生じさせることなくなしにスマイル酸化を行
うことができることを意味する。前述したように、シリ
コン基板にストレスが生じるとリーク電流を増加させる
恐れがあるため、スマイル酸化時にシリコン基板を酸化
させないようにすればリーク電流増加の防止効果が期待
できる。
【００５２】（選択酸化の省略）現在のＬＳＩでは、ゲ
ート電極をそのまま配線として利用することが多い。配
線として考えた場合、ゲート電極には低抵抗あることが
強く要求される。しかし、広くゲート電極材料として用
いられている不純物を導入したポリシリコンは、アルミ
等の金属配線に比べると抵抗値が高い。このため、ゲー
ト電極をポリシリコンと金属製の膜との２層及び多層で
形成する技術が一般的に用いられている。
【００５３】しかし、金属膜はポリシリコン膜に比べて
酸化されやすい傾向にある。したがって、スマイル酸化
を行うとポリシリコン膜に比べ、金属膜の方が多く酸化
されてしまう。その結果、多く酸化されてしまう金属膜
の形成幅が短くなり抵抗値が上昇する。このため、金属
膜形成に伴う低抵抗化という本来の機能が果たせなくな
る場合があるという問題点があった。
【００５４】上記した問題点を解決するための技術とし
て選択酸化がある。選択酸化技術では、酸化ガスに例え
ば水素といった還元剤を同時に含ませる技術である。こ
れにより、酸化された金属表面を還元し元に戻すことが
可能となり、金属の酸化度合を低減させることができ
る。
【００５５】ただし、選択酸化を行うには、例えば水素
と酸素との混合ガスといった爆発性のある気体を扱うた
め、選択酸化技術を行うには安全性の高い高価な装置が
必要となり、製造コストの増大を招くという問題点があ
った。
【００５６】このように、製造コストを考慮した場合、
選択酸化技術を用いないで１回のスマイル酸化処理でゲ
ートバーズビーク構造を得る必要がある。
【００５７】＜実施の形態１＞ （第１の特徴）図５はこの発明の実施の形態１の原理と
なるＭＯＳトランジスタにおけるゲート電極エッジ近傍
領域を示す断面図である。同図に示すように、シリコン
基板１上に酸化膜２が形成され、酸化膜２上にポリシリ
コンゲート電極３が選択的に形成されている。ポリシリ
コンゲート電極３下の酸化膜２がゲート酸化膜となる。
【００５８】また、酸化膜２はポリシリコンゲート電極
３のパターニング後に実行されるスマイル酸化処理によ
って、ポリシリコンゲート電極３下の酸化膜２の膜厚が
エッジ近傍下において中央部下より厚くなるバーズビー
ク形状を呈している。
【００５９】図５において、基板浸食量ｄ１はスマイル
酸化前後におけるシリコン基板１が酸化された量を示し
ている。すなわち、スマイル酸化前の酸化膜２の下方界
面（破線で示す）からスマイル酸化後の酸化膜２の下方
界面までの距離を示している。
【００６０】また、基板上膜厚ｄ２はスマイル酸化後の
シリコン基板１上における酸化膜２の膜厚を意味し、ゲ
ート浸食量ｄ３はスマイル酸化前のポリシリコンゲート
電極３の側面からスマイル酸化後のポリシリコンゲート
電極３の側面までの距離を示し、ゲートエッジ浸食量ｄ
４はスマイル酸化前のポリシリコンゲート電極３の下方
エッジからスマイル酸化後のポリシリコンゲート電極３
の下方エッジまでの距離を示している。
【００６１】さらに、ゲート側面膜厚ｄ５はスマイル酸
化後のポリシリコンゲート電極３の側面上における酸化
膜２の膜厚を意味し、ゲート電極下膜厚ｄ６はポリシリ
コンゲート電極３の下方エッジ近傍領域を除くポリシリ
コンゲート電極３の中央部下における酸化膜２の膜厚を
意味する。
【００６２】実施の形態１の構造の第１の特徴は、酸化
膜２の基板上膜厚ｄ２がゲート側面膜厚ｄ５より薄い形
状を呈していることである。ゲート側面膜厚ｄ５を薄く
酸化膜２を形成することにより、ゲートエッジ直下に当
たるシリコン基板１の表面領域Ａ１の酸化膜２はほとん
ど曲がりが生じないため、ＭＯＳトランジスタ動作時に
おける電界の集中を緩和することができる。また、曲が
りがないため酸化処理時におけるシリコン基板１へのス
トレスを大幅に低減化させることもできる。
【００６３】このように、実施の形態１の第１の特徴に
よって、上述した電界集中の緩和、ストレス低減化によ
ってリーク電流低減を図ることができ、通常のスマイル
酸化を行う場合に比べて、リテンション特性の向上が期
待できる。
【００６４】（第２の特徴）実施の形態１の構造の第２
の特徴は、基板上膜厚ｄ２がゲート電極下膜厚ｄ６より
薄い形状を呈していることである。その効果は第１の特
徴と同様である。
【００６５】（製造方法の概略）なお、実施の形態１で
示した構造は概ね以下のようにして製造することができ
る。
【００６６】ポリシリコンゲート電極３をパターニング
すべくポリシリコン層をエッチングする際、酸化膜２を
エッチングストッパーとして利用せざるを得ない。この
ため、ポリシリコンゲート電極３の形成外の領域（以
下、「ゲート電極外領域」と略する場合あり）の酸化膜
２はエッチング雰囲気にさらされることになり、ポリシ
リコンゲート電極３のパターニング直後のゲート電極外
領域における酸化膜２の膜厚は、ポリシリコンゲート電
極３の中央部下方の酸化膜２の膜厚より薄くなってしま
う（図３５参照）。
【００６７】その後、スマイル酸化処理を行うと、ゲー
ト電極外酸化膜は酸化雰囲気にさらされ厚くなるが、こ
の酸化雰囲気においても酸化の進行度合を抑える酸化抑
制（防止）処理を施すことにより、実施の形態１の構造
が実現する。
【００６８】（実構造）図６はこの発明の実施の形態１
である実際のＭＯＳトランジスタにおけるゲート電極エ
ッジ近傍領域を示す断面図である。
【００６９】同図に示すように、ゲート電極外領域にお
けるシリコン基板１と酸化膜２との界面にシリコン窒化
膜１１が形成されている。シリコン窒化膜１１は酸素の
進入を阻止し、酸化の進行を抑制することができる酸化
防止層として機能する。
【００７０】このようにシリコン基板１と酸化膜２との
界面にシリコン窒化膜１１を形成することにより、スマ
イル酸化処理時にゲート電極外領域におけるシリコン基
板１の表面酸化を効果的に抑制することができる。な
お、シリコン窒化膜１１の代わりに酸化を防止する機能
を有する他の素材を用いて酸化防止層を形成しても良
い。
【００７１】＜実施の形態２＞ （原理）図７はこの発明の実施の形態２の原理となるＭ
ＯＳトランジスタにおけるゲート電極エッジ近傍領域を
示す断面図である。同図に示すように、酸化膜２はポリ
シリコンゲート電極３のパターニング後に実行されるス
マイル酸化処理によって、ポリシリコンゲート電極３下
の酸化膜２の膜厚が中央部下の膜厚ｄ６よりエッジ近傍
下の膜厚が厚くなるバーズビーク形状を呈している。
【００７２】さらに、ゲート電極下膜厚ｄ６よりゲート
側面膜厚ｄ５を薄く形成している。ゲート側面膜厚ｄ５
を薄く形成することにより必然的にゲート浸食量ｄ３を
小さくすることができる。
【００７３】したがって、同じドレイン構造のＭＯＳト
ランジスタ同士を比較した場合、実施の形態２で示す構
造の方が、ゲート浸食量ｄ３が小さい分、ポリシリコン
ゲート電極３がドレインエッジに対してオフセット領域
が形成されることに伴う、ＭＯＳトランジスタの供給電
流量の低減を効果的に抑制することができる。
【００７４】なお、ゲート浸食量ｄ３が大きい場合を想
定して、オフセット領域が形成されないように、ドレイ
ン領域をゲートエッジからチャネル領域の中央部にまで
食い込ませて形成する対応策も考えられる。
【００７５】しかしながら、この対策を講じた場合、実
効的なチャネル長が短くなるため、微細化を目的とした
ＭＯＳトランジスタにおいては実用的でない。
【００７６】このように実施の形態２の構造は、微細化
を図ったＭＯＳトランジスタにおいて、良好な電気的特
性を発揮することができる。
【００７７】（実構造）図８はこの発明の実施の形態２
である実際のＭＯＳトランジスタにおけるゲート電極エ
ッジ近傍領域を示す断面図である。同図に示すように、
酸化膜２とポリシリコンゲート電極３の側面との界面に
シリコン窒化膜１３が形成されている。
【００７８】シリコン窒化膜１３は酸素の侵入を低減
し、酸化の進行を抑制する酸化防止層として機能する。
このように、ポリシリコンゲート電極３の側面と酸化膜
２との界面にシリコン窒化膜１３を形成することによ
り、スマイル酸化処理時にポリシリコンゲート電極３の
側面からの酸化を効果的に抑制することができる。な
お、シリコン窒化膜１３の代わりに酸化を防止する機能
を有する他の素材を用いた酸化防止層を形成しても良
い。
【００７９】＜実施の形態３＞図９はこの発明の実施の
形態３の原理となるＭＯＳトランジスタにおけるゲート
電極エッジ近傍領域を示す断面図である。同図に示すよ
うに、酸化膜２はポリシリコンゲート電極３のパターニ
ング後に実行されるスマイル酸化処理によって、ポリシ
リコンゲート電極３下の酸化膜２の膜厚が中央部下より
エッジ近傍下の方が厚くなるバーズビーク形状を呈して
いる。
【００８０】さらに、実施の形態１の第２の特徴と同様
にゲート電極下膜厚ｄ６より基板上膜厚ｄ２を薄く形成
し、かつ実施の形態２と同様にゲート電極下膜厚ｄ６よ
りゲート側面膜厚ｄ５を薄く形成している。
【００８１】したがって、実施の形態１の第２の特徴と
同様にリーク電流低減効果が図れ、実施の形態２の効果
と同様に、ＭＯＳトランジスタの供給電流量の低減を効
果的に抑制することができる。
【００８２】図１０はこの発明の実施の形態３である実
際のＭＯＳトランジスタにおけるゲート電極エッジ近傍
領域を示す断面図である。同図に示すように、ゲート電
極外領域におけるシリコン基板１と酸化膜２との界面に
シリコン窒化膜１１が形成され、酸化膜２とポリシリコ
ンゲート電極３の側面との界面にシリコン窒化膜１３が
形成されている。
【００８３】シリコン窒化膜１１及び１３は酸化の進行
を抑制することができるため、スマイル酸化処理時にゲ
ート電極外領域におけるシリコン基板１の表面及びポリ
シリコンゲート電極３の側面からの酸化を効果的に抑制
することができる。なお、シリコン窒化膜１１及び１３
の代わりに酸化を防止する機能を有する他の素材を用い
た酸化防止層をそれぞれ形成しても良い。
【００８４】＜実施の形態４＞図１１〜図１８はこの発
明の実施の形態４であるＭＯＳトランジスタの製造方法
を示す断面図である。なお、実施の形態４の製造方法は
図１０で示した実施の形態３の構造を得るための方法で
ある。
【００８５】まず、図１１に示すように、シリコン基板
１に素子分離領域、ウェル領域及びチャネルドープ層
（いずれも図示せず）を形成した後、酸化膜２２、ポリ
シリコン層２３及びエッチングマスク酸化膜２４を順次
堆積する。例えば、酸化膜２２、ポリシリコン層２３、
及びエッチングマスク酸化膜２４の膜厚はそれぞれ８．
０ｎｍ、２００．０ｎｍ及び１００．０ｎｍで形成され
る。
【００８６】さらに、レジスト２５を塗布した後、写真
製版工程を経て、ポリシリコンゲート電極に対応する領
域を残すようにレジスト２５をパターニングする。
【００８７】次に、図１２に示すように、レジスト２５
をマスクとしてエッチングマスク酸化膜２４をエッチン
グして、ポリシリコンゲート電極形成用のマスク酸化膜
パターン１５を形成する。
【００８８】そして、図１３に示すように、マスク酸化
膜パターン１５をマスクに、ポリシリコン層２３をエッ
チング（パターニング）して、ポリシリコンゲート電極
３及び酸化膜２を形成する。
【００８９】このとき、エッチングは酸化膜２２でスト
ップするが、ゲート電極外領域の酸化膜２２の一部がエ
ッチング除去されるため、ゲート電極外領域の膜厚が薄
くなった酸化膜２が形成される。例えば、ゲート電極外
領域の酸化膜２の膜厚は５．０ｎｍ程度に薄くなる。
【００９０】次に、図１４に示すように、マスク酸化膜
パターン１５及びポリシリコンゲート電極３をマスクと
してリンイオン２６を注入して、ソース・ドレイン領域
との一部となるＮ-領域４を形成する。この際、リンイ
オン２６は例えば注入エネルギー２０ｋｅＶ、ドーズ量
１×１０13／ｃｍ2で注入される。
【００９１】その後、図１５に示すように、ＮＯガス１
０を供給しながらアニール処理を行ってシリコン窒化膜
形成処理（スマイル酸化前処理）を実行する。例えば、
ＮＯガス１０を供給しながら１０００℃で３０秒間アニ
ール処理を行う。
【００９２】この工程によって、ポリシリコンゲート電
極３の側面にシリコン窒化膜１３が形成されるととも
に、酸化膜２のゲート電極外領域とＮ-領域４との界面
にシリコン窒化膜１１が形成される。これらシリコン窒
化膜１１及び１３が酸化防止層として機能する。
【００９３】窒素は酸化膜２（ＳｉＯ2）とは反応しな
いため、ＮＯガス１０は酸化膜２を通過してＮ-領域４
中のシリコンと反応する。したがって、酸化膜２のゲー
ト電極外領域とＮ-領域４との界面にシリコン窒化膜１
１が形成される。
【００９４】次に、図１６に示すように、酸素雰囲気下
で例えば１１００℃、３０秒のＲＴＯ処理（Rapid Ther
mal oxidation:）によってスマイル酸化処理を行うこと
により、ポリシリコンゲート電極３下の膜厚がエッジ近
傍において厚くなるゲートバーズビーク形状の酸化膜２
を形成する。ポリシリコンゲート電極３直下の酸化膜２
がゲート酸化膜となる。
【００９５】この際、シリコン窒化膜１１及び１３の存
在により、ゲート電極外領域におけるシリコン基板１の
表面（Ｎ-領域４）及びポリシリコンゲート電極３の側
面の酸化が抑制されるため、ポリシリコンゲート電極３
の中央部下の膜厚（図９のゲート電極下膜厚ｄ６に相
当）に比べ、ポリシリコンゲート電極３の側面に形成さ
れる酸化膜２ａの膜厚（図９のゲート側面膜厚ｄ５に相
当）及びゲート電極外領域における酸化膜２の膜厚（図
９の基板上膜厚ｄ２に相当）は共に薄く形成される。
【００９６】なお、ゲート酸化膜がゲートバーズビーク
形状となるのは、スマイル酸化処理時における酸化剤
が、図２に示すような経路で、酸化膜２に伝わって、ポ
リシリコンゲート電極３の下方まで入り込むからであ
る。
【００９７】その後、図１７に示すように、ポリシリコ
ンゲート電極３（シリコン窒化膜１３，酸化膜２ａ含
む）の側面にサイドウォール６を形成する。サイドウォ
ール６として、例えば、形成幅が３０ｎｍのＳｉＯ2が
考えられる。
【００９８】そして、図１８に示すように、ポリシリコ
ンゲート電極３及びサイドウォール６をマスクとして、
ヒ素イオン２７を注入することにより、Ｎソース・ドレ
イン領域５を完成する。なお、ヒ素イオンは例えば注入
エネルギー２０ｋｅＶ、ドーズ量１×１０15／ｃｍ2で
注入される。
【００９９】（変形例１）実施の形態４ではシリコン窒
化膜の形成をＮＯガス１０によって行った。この工程で
ＮＯガス１０に代えてＮＯとＯ2との混合ガスを流すよ
うにてもよい。例えば、ＮＯ：Ｏ2＝１：１等のガスの
混合比を代えることにより、ポリシリコンゲート電極３
あるいはシリコン基板１（Ｎ-領域４）に対する窒化の
度合を変更することができ、ポリシリコンゲート電極３
の側面及びゲート電極外領域のシリコン基板１の表面に
おけるスマイル酸化量を調整することができる。
【０１００】（変形例２）実施の形態４ではスマイル酸
化処理をＲＴＯ処理で行ったが、ＦＡ（FurnaceAnnea
l）処理で行ってもよい。例えば、ｄｒｙ Ｏ2で９００
℃、３０分等のＦＡ処理が考えられる。ドライ酸化に代
えてウェット酸化でも良い。
【０１０１】ＦＡ処理での酸化は十分な時間をかけてＲ
ＴＯ処理に比べ低温で行うため、反応速度より供給量が
律速要因となる。このため、供給する酸化剤に対して十
分な酸化が行われ、ポリシリコンゲート電極３内に深く
食い込ませたゲートバーズビーク形状を得ることができ
る。
【０１０２】＜実施の形態５＞図１９はこの発明の実施
の形態５であるＭＯＳトランジスタの製造方法における
シリコン窒化膜形成処理を示す断面図である。同図に示
すように、ＮＨ3ガス１２によってシリコン窒化膜１１
及び１３を形成している。
【０１０３】例えば、ＮＨ3ガス１２を供給しながら１
０００℃で３０秒間アニール処理を行う。なお、他の工
程は実施の形態４と同様である。
【０１０４】（変形例）実施の形態５ではシリコン窒化
膜の形成をＮＨ3ガス１２によって行った。この工程で
ＮＨ3ガス１２に代えてＮＨ3とＯ2との混合ガスを流す
ようにてもよい。例えば、ＮＨ3：Ｏ2＝１：１等のガス
の混合比を代えることにより、ポリシリコンゲート電極
３あるいはシリコン基板１（Ｎ-領域４）に対する窒化
の度合を変更することができ、ポリシリコンゲート電極
３の側面及びゲート電極外領域のシリコン基板１の表面
におけるスマイル酸化量を調整することができる。
【０１０５】＜実施の形態６＞図２０はこの発明の実施
の形態６であるＭＯＳトランジスタの製造方法における
シリコン窒化膜形成処理を示す断面図である。同図に示
すように、プラズマＮガス１４を供給することによって
シリコン窒化膜１１及び１３を形成している。
【０１０６】例えば、プラズマＮガス１４を供給しなが
ら、４００℃、１．３ＧＨｚで、３０秒間アニール処理
を行う。なお、他の工程は実施の形態４と同様である。
【０１０７】＜実施の形態７＞図２１〜図２６はこの発
明の実施の形態７であるＭＯＳトランジスタの製造方法
を示す断面図である。なお、実施の形態７の製造方法は
図８で示した実施の形態２の構造を得るための方法であ
る。
【０１０８】まず、実施の形態４と同様に、シリコン基
板１に素子分離領域、ウェル領域及びチャネルドープ層
（いずれも図示せず）を形成した後、酸化膜２２、ポリ
シリコン層２３及びエッチングマスク酸化膜を順次堆積
する。例えば、酸化膜２２、ポリシリコン層２３、及び
エッチングマスク酸化膜の膜厚はそれぞれ８．０ｎｍ、
２００．０ｎｍ及び１００．０ｎｍで形成される。
【０１０９】さらに、図２１に示すように、実施の形態
４と同様に、パターニングされたレジスト（図示せず）
をマスクとしてエッチングマスク酸化膜をエッチングし
てマスク酸化膜パターン１５を形成する。
【０１１０】そして、図２２に示すように、マスク酸化
膜パターン１５をマスクに、ポリシリコン層２３をエッ
チング（パターニング）する。この際、マスク酸化膜パ
ターン１５で覆われていないゲート電極外領域に対応す
るポリシリコン層２３の領域も２０．０ｎｍ程度の厚み
で残存させる。
【０１１１】次に、図２３に示すように、ＮＯガス１０
を供給しながらアニール処理を行ってシリコン窒化膜形
成処理を実行する。例えば、ＮＯガス１０を供給しなが
ら１０００℃で３０秒間アニール処理を行う。すなわ
ち、マスク酸化膜パターン１５を除き全面に渡ってポリ
シリコン層２３が露出した状態でＮＯガス１０によるシ
リコン窒化膜形成処理が実行される。
【０１１２】マスク酸化膜パターン１５で覆われていな
いポリシリコン層２３、及びマスク酸化膜パターン１５
下のポリシリコン層２３の側面が窒化されシリコン窒化
膜１６が形成され、窒化されなかったポリシリコン層２
３がポリシリコンゲート電極３となる。
【０１１３】なお、図２３の例では、マスク酸化膜パタ
ーン１５で覆われていないポリシリコン層２３が表面全
てが窒化された例を示したが、表面の一部が窒化されて
いても良い。
【０１１４】そして、図２４に示すように、マスク酸化
膜パターン１５をマスクに、シリコン窒化膜１６を異方
性エッチングによってエッチングする。この際、異方性
によるエッチングレートの差を利用して、ゲート電極外
領域のシリコン窒化膜１６を全て除去するとともに、ポ
リシリコンゲート電極３の側面に形成されたシリコン窒
化膜１６のみをシリコン窒化膜１３として残存させるこ
とができる。この際、図２３のシリコン窒化膜処理時に
ゲート電極外領域のポリシリコン層２３の一部が窒化さ
れずに残存している場合は、残存したポリシリコン層２
３の一部も勿論除去される。
【０１１５】このとき、エッチングは酸化膜２２でスト
ップするが、酸化膜２２のポリシリコンゲート電極３下
の領域に比べるとゲート電極外領域がエッチングされる
ことにより薄くなった酸化膜２が形成される。すなわ
ち、ゲート電極外領域の酸化膜２の膜厚が３．０ｎｍ程
度と薄くなる。
【０１１６】次に、図２５に示すように、マスク酸化膜
パターン１５及びポリシリコンゲート電極３をマスクと
して、リンイオン２６を注入してソース・ドレイン領域
の一部となるＮ-領域４を形成する。この際、リンイオ
ン２６は例えば注入エネルギー２０ｋｅＶ、ドーズ量１
×１０13／ｃｍ2で注入される。
【０１１７】その後、図１６〜図１８で示した実施の形
態４のスマイル酸化処理、サイドウォール形成処理、ソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、図２６に示すように、ゲートバーズビーク形状の
酸化膜２、サイドウォール６及びソース・ドレイン領域
５を形成する。
【０１１８】この際、シリコン窒化膜１３の存在によ
り、スマイル酸化処理時におけるポリシリコンゲート電
極３の側面の酸化が抑制されるため、ポリシリコンゲー
ト電極３中央部下の膜厚（図７のゲート電極下膜厚ｄ６
に相当）に比べ、ポリシリコンゲート電極３の側面に形
成される酸化膜２ａの膜厚（図７のゲート側面膜厚ｄ５
に相当）が薄く形成される。
【０１１９】＜実施の形態８＞図２７〜図３０はこの発
明の実施の形態８であるＭＯＳトランジスタの製造方法
を示す断面図である。なお、実施の形態８の製造方法は
図８で示した実施の形態２の構造を得るための方法であ
る。
【０１２０】まず、実施の形態４と同様に、シリコン基
板１、酸化膜２２、ポリシリコン層２３及びエッチング
マスク酸化膜を順次堆積する。例えば、酸化膜２２、ポ
リシリコン層２３、及びエッチングマスク酸化膜の膜厚
はそれぞれ８．０ｎｍ、２００．０ｎｍ及び１００．０
ｎｍで形成される。
【０１２１】さらに、実施の形態４と同様に、パターニ
ングされたレジスト（図示せず）をマスクとしてエッチ
ングマスク酸化膜をエッチングしてマスク酸化膜パター
ン１５を形成する。
【０１２２】そして、図２７に示すように、マスク酸化
膜パターン１５をマスクに、ポリシリコン層２３をエッ
チング（パターニング）する。この際、マスク酸化膜パ
ターン１５で覆われていないポリシリコン層２３の領域
も２０．０ｎｍ程度の厚みで残存させる。
【０１２３】次に、図２８に示すように、マスク酸化膜
パターン１５をマスクとしてリンイオン２６を注入して
Ｎ-領域４を形成する。この際、リンイオン２６は例え
ば注入エネルギー２０ｋｅＶ、ドーズ量１×１０13／ｃ
ｍ2で注入される。
【０１２４】次に、実施の形態７と同様に、図２９に示
すように、ＮＯガス１０を供給しながらアニール処理を
行ってスマイル酸化前処理を実行する。例えば、ＮＯガ
ス１０を供給しながら１０００℃で３０秒間アニール処
理を行う。
【０１２５】その結果、マスク酸化膜パターン１５で覆
われていないポリシリコン層２３、及びマスク酸化膜パ
ターン１５下のポリシリコン層２３の側面が窒化されシ
リコン窒化膜１６が形成され、窒化されなかったポリシ
リコン層２３がポリシリコンゲート電極３となる。
【０１２６】そして、図２４に示した実施の形態７の異
方性エッチング処理、図１６〜図１８で示した実施の形
態４のスマイル酸化処理、サイドウォール形成処理、ソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、図３０に示すように、ゲートバーズビーク形状の
酸化膜２、サイドウォール６及びソース・ドレイン領域
５を形成する。
【０１２７】この際、シリコン窒化膜１３の存在によ
り、スマイル酸化処理時におけるポリシリコンゲート電
極３の側面の酸化が抑制されるため、ポリシリコンゲー
ト電極３の中央部下の膜厚（図７のゲート電極下膜厚ｄ
６に相当）に比べ、ポリシリコンゲート電極３の側面に
形成される酸化膜２ａの膜厚（図７のゲート側面膜厚ｄ
５に相当）が薄く形成される。
【０１２８】実施の形態８の製造方法は、ＮＯガス１０
によるアニール処理に先がけてＮ-領域４形成用のイオ
ン注入処理を行うため、ＮＯガス１０によるアニール処
理時（熱処理）にＮ-領域４を形成するＮ型不純物が拡
散するため、不純物プロファイルがなだらかになり、Ｎ
-領域４にかかる電界が小さくなり、リーク電流を低減
することができる。
【０１２９】＜実施の形態９＞図３１〜図３３はこの発
明の実施の形態９であるＭＯＳトランジスタの製造方法
を示す断面図である。なお、実施の形態９の製造方法は
図８で示した実施の形態２の構造を得るための方法であ
る。
【０１３０】まず、図２１〜図２４で示した実施の形態
７と同様な工程を経た後、Ｎ-領域４を形成する前にス
マイル酸化処理を実行することにより、図３１で示すよ
うにゲートバーズビーク形状の酸化膜２を得る。
【０１３１】この際、シリコン窒化膜１３の存在によ
り、ポリシリコンゲート電極３の側面の酸化が抑制され
るため、ポリシリコンゲート電極３の中央部下の膜厚に
比べ、ポリシリコンゲート電極３の側面に形成される酸
化膜２ａの膜厚が薄く形成される。
【０１３２】次に、図３２に示すように、マスク酸化膜
パターン１５及びポリシリコンゲート電極３をマスクと
してリンイオン２６を注入してＮ-領域４を形成する。
【０１３３】次に、図３３に示すように、ポリシリコン
ゲート電極３（シリコン窒化膜１３，酸化膜２ａ含む）
の側面にサイドウォール６を形成する。
【０１３４】その後、図１８で示した実施の形態４のソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、ソース・ドレイン領域を形成してＭＯＳトランジ
スタ（図示せず）を完成する。
【０１３５】このように、実施の形態９の製造方法は、
スマイル酸化処理後にＮ-領域４を形成するため、スマ
イル酸化処理前よりも膜厚が厚い酸化膜２を介してリン
イオン２６を注入することができる。加えて、Ｎ-領域
４の形成をスマイル酸化処理より後に行うことにより、
スマイル酸化処理実行時の熱処理の影響は全く生じな
い。
【０１３６】したがって、形成深さが比較的浅いＮ-領
域４を形成することができ、シャロージャンクション構
造が実現でき、装置の微細化が可能となる。
【０１３７】＜実施の形態１０＞図３４はこの発明の実
施の形態１０であるＭＯＳトランジスタの製造方法にお
けるシリコン窒化膜形成工程を示す断面図である。な
お、実施の形態１０の製造方法は図６で示した実施の形
態１の構造を得るための方法である。
【０１３８】まず、図１２〜図１４で示した実施の形態
４と同様な工程を経た後、図３４に示すように、窒素注
入法を用いて上方から窒素イオン１８を注入し、酸化膜
２のゲート電極外領域とシリコン基板１との界面にシリ
コン窒化膜１１を形成する。したがって、ポリシリコン
ゲート電極３の側面にはシリコン窒化膜が形成されな
い。
【０１３９】なお、シリコン窒化膜１１のみを選択的に
形成すべく、窒素イオン１８の注入時のイオン侵入角度
はシリコン基板１に対して垂直であることが望ましく、
さらに、侵入角度のバラツキを抑えたパラレルビームで
の注入が望ましい。例えば、窒素イオン１８がシリコン
基板１の表面に到達する程度の注入エネルギーで、ドー
ズ量１×１０15／ｃｍ2で注入される。なお、窒素イオ
ン１８に代えて窒素Ｎ2を注入してもよい。
【０１４０】その後、図１６〜図１８で示した実施の形
態４のスマイル酸化処理、サイドウォール形成処理、ソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、ゲートバーズビーク形状の酸化膜２、サイドウォ
ール６及びソース・ドレイン領域５を形成する。
【０１４１】この際、シリコン窒化膜１１の存在によ
り、スマイル処理実行時におけるゲート電極外領域のシ
リコン基板１の表面（Ｎ-領域４）酸化が抑制されるた
め、ポリシリコンゲート電極３の中央部下の膜厚（図５
のゲート電極下膜厚ｄ６に相当）に比べ、ゲート電極外
領域における酸化膜２の膜厚（図５の基板上膜厚ｄ２に
相当）は薄く形成される。
【０１４２】＜その他＞本実施の形態では、ゲート電極
としてポリシリコンゲート電極を用いたが、シリコン窒
化膜１３を側面に形成すれば、ゲート電極を金属層で形
成した場合も同様にシリコン窒化膜１３によって酸化抑
制機能が働く。したがって、ポリシリコンゲート電極３
に代えて金属によるゲート電極を用いても、選択酸化技
術を用いることなく同様の効果を奏するため製造コスト
の低減化を図ることができる。
【０１４３】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置は、ゲート電極外領域の酸化
膜の膜厚を上記のように薄く形成することにより、ゲー
ト電極のエッジ近傍下においても酸化膜にほとんど曲が
り部分が生じない構造が実現するため、ＭＯＳトランジ
スタ動作時における電界集中の緩和及び酸化処理時にお
ける半導体基板へのストレスを低減させることができ、
その結果、リーク電流の低減化を図ることができる。
【０１４４】請求項２記載の半導体装置において、ゲー
ト電極外領域の酸化膜の膜厚を、ゲート電極の中央部下
方の酸化膜の膜厚より薄く形成することにより、上述し
たように、リーク電流の低減化を図ることができる。
【０１４５】請求項３記載の半導体装置は、酸化防止層
の存在により、酸化処理時にゲート電極外領域の半導体
基板の表面が酸化されるのを効果的に抑制するため、１
回の酸化処理の実行によって、ゲート電極外領域の酸化
膜の膜厚をゲート電極側面に形成される酸化膜の膜厚あ
るいはゲート電極の中央部下方の酸化膜の膜厚より薄く
形成することが可能となる。
【０１４６】この発明における請求項４記載の半導体装
置は、ゲート電極側面に形成される酸化膜の膜厚を、ゲ
ート電極の中央部下方に形成される酸化膜の膜厚より薄
く形成することにより、ＭＯＳトランジスタの供給電流
量の低減を効果的に抑制することができる。
【０１４７】請求項５記載の半導体装置は、酸化防止層
の存在により、酸化処理時にゲート電極側面が酸化され
るのを効果的に抑制するため、１回の酸化処理の実行に
よって、ゲート電極側面に形成される酸化膜の膜厚をゲ
ート電極の中央部下方の酸化膜の膜厚より薄く形成する
ことが可能となる。
【０１４８】請求項６記載の半導体装置において、ゲー
ト電極外領域の酸化膜の膜厚を、ゲート電極の中央部下
方の酸化膜の膜厚より薄く形成することにより、さらに
リーク電流の低減化を図ることができる。
【０１４９】請求項７記載の半導体装置は、第１及び第
２の酸化防止層の存在により、酸化処理時にゲート電極
側面及びゲート電極外領域の半導体基板がそれぞれ酸化
されるのを効果的に抑制するため、１回の酸化処理の実
行によって、ゲート電極側面に形成される酸化膜の膜厚
及びゲート電極外領域の酸化膜の膜厚をそれぞれゲート
電極の中央部下方の酸化膜の膜厚より薄く形成すること
が可能となる。
【０１５０】この発明における請求項８記載の半導体装
置の製造方法は、ステップ(c)で形成された酸化防止層
の存在により、ステップ(d)の酸化処理時にゲート電極
外領域における半導体基板表面の酸化を効果的に抑制す
るため、１回の酸化処理実行によって、確実にゲート電
極外領域の酸化膜の膜厚が、ゲート電極側面に形成され
る酸化膜の膜厚より薄くなるように形成できる。
【０１５１】したがって、ゲート電極のエッジ近傍下に
おいてもほとんど曲がり部分が生じない構造の酸化膜を
得ることができるため、ＭＯＳトランジスタの動作時に
おける電界集中の緩和及び酸化処理時の半導体基板への
ストレスを低減させることができ、その結果、リーク電
流の低減化を図ることができる。
【０１５２】請求項９記載の半導体装置の製造方法によ
って製造されるＭＯＳトランジスタは、ゲート電極外領
域の酸化膜の膜厚を、ゲート電極の中央部下方の酸化膜
の膜厚より薄く形成することにより、上述したように、
リーク電流の低減化を図ることができる。
【０１５３】請求項１０記載の半導体装置の製造方法
は、酸化防止機能を有し、酸化膜より半導体基板との反
応性が高い気体を上方から注入することにより、ゲート
電極外領域における酸化膜と半導体基板との間に酸化防
止層を確実に形成することができる。
【０１５４】この発明における請求項１１記載の半導体
装置の製造方法は、ステップ(c)で形成された第１の酸
化防止層の存在により、ステップ(d)の酸化処理時にゲ
ート電極側面の酸化を効果的に抑制するため、確実にゲ
ート電極側面に形成される酸化膜の膜厚が、ゲート電極
の中央部下方の酸化膜の膜厚より薄くなるように形成す
ることができ、その結果、ＭＯＳトランジスタの供給電
流量の低減を効果的に抑制することができる。
【０１５５】請求項１２記載の半導体装置の製造方法
は、ステップ(b)でゲート電極外領域に導電層の一部を
残存させることにより、ステップ(c)実行時に、ゲート
電極外領域の酸化膜と半導体基板との間に酸化防止層が
形成されるのを確実に回避することができる。
【０１５６】請求項１３記載の半導体装置の製造方法
は、ソース・ドレイン領域形成用の不純物注入処理の一
部であるステップ(e-1)を、ステップ(c)の酸化防止層形
成処理に先がけて行うことにより、ステップ(c)の熱処
理時の拡散現象を利用して、ソース・ドレイン領域の不
純物プロファイルをなだらかにしてリーク電流の低減化
を図ることができる。
【０１５７】請求項１４記載の半導体装置の製造方法
は、ソース・ドレイン領域形成用の不純物注入処理の一
部であるステップ(e-1)を、ステップ(d)の酸化処理後に
実行するため、ステップ(d)前より膜厚が厚くなった酸
化膜を介して不純物を導入することにより、比較的浅い
領域にソース・ドレイン領域の一部を形成することがで
きる。
【０１５８】請求項１５記載の半導体装置の製造方法
は、ステップ(c)で酸化防止機能を有し、ゲート電極を
含む導電層と反応する気体を供給することにより、ゲー
ト電極側面に確実に第１の酸化防止層を形成することが
できる。
【０１５９】請求項１６記載の半導体装置の製造方法
は、ステップ(c)で形成された第２の酸化防止層の存在
により、ステップ(d)の酸化処理時にゲート電極外領域
における半導体基板の酸化を効果的に抑制するため、確
実にゲート電極外領域の酸化膜の膜厚が、ゲート電極の
中央部下方の酸化膜の膜厚より薄くなるように形成する
ことができ、その結果、リーク電流の低減化を図ること
ができる。
【０１６０】請求項１７記載の半導体装置の製造方法
は、ステップ(c)で酸化防止機能を有し、ゲート電極と
反応し、酸化膜よりも半導体基板との反応性が高い気体
を供給することにより、ゲート電極側面に確実に第１の
酸化防止層を形成するとともに、ゲート電極外領域にお
ける酸化膜と半導体基板との間に確実に第２の酸化防止
層を形成することができる。
【図面の簡単な説明】
【図１】 シリコン窒化膜形成処理を示す断面図であ
る。
【図２】 図１で示す構造に対するスマイル酸化処理を
示す断面図である。
【図３】 スマイル酸化前のポリシリコンゲート電極の
ゲートエッジ周辺を示す断面図である。
【図４】 スマイル酸化後のゲートエッジ周辺を示す断
面図である。
【図５】 この発明の実施の形態１の原理となるＭＯＳ
トランジスタにおけるゲート電極エッジ近傍領域を示す
断面図である。
【図６】 実施の形態１の実際のＭＯＳトランジスタに
おけるゲート電極エッジ近傍領域を示す断面図である。
【図７】 実施の形態２の原理となるＭＯＳトランジス
タにおけるゲート電極エッジ近傍領域を示す断面図であ
る。
【図８】 実施の形態２の実際のＭＯＳトランジスタに
おけるゲート電極エッジ近傍領域を示す断面図である。
【図９】 実施の形態３の原理となるＭＯＳトランジス
タにおけるゲート電極エッジ近傍領域を示す断面図であ
る。
【図１０】 実施の形態３の実際のＭＯＳトランジスタ
におけるゲート電極エッジ近傍領域を示す断面図であ
る。
【図１１】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１２】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１３】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１４】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１５】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１６】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１７】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１８】 実施の形態４のＭＯＳトランジスタの製造
方法を示す断面図である。
【図１９】 実施の形態５のＭＯＳトランジスタの製造
方法におけるシリコン窒化膜形成工程を示す断面図であ
る。
【図２０】 実施の形態６のＭＯＳトランジスタの製造
方法におけるシリコン窒化膜形成工程を示す断面図であ
る。
【図２１】 実施の形態７のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２２】 実施の形態７のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２３】 実施の形態７のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２４】 実施の形態７のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２５】 実施の形態７のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２６】 実施の形態７のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２７】 実施の形態８のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２８】 実施の形態８のＭＯＳトランジスタの製造
方法を示す断面図である。
【図２９】 実施の形態８のＭＯＳトランジスタの製造
方法を示す断面図である。
【図３０】 実施の形態８のＭＯＳトランジスタの製造
方法を示す断面図である。
【図３１】 実施の形態９のＭＯＳトランジスタの製造
方法を示す断面図である。
【図３２】 実施の形態９のＭＯＳトランジスタの製造
方法を示す断面図である。
【図３３】 実施の形態９のＭＯＳトランジスタの製造
方法を示す断面図である。
【図３４】 実施の形態１０のＭＯＳトランジスタの製
造方法におけるシリコン窒化膜形成工程を示す断面図で
ある。
【図３５】 スマイル酸化処理実行前のゲート構造を示
す断面図である。
【図３６】 スマイル酸化処理実行後のゲート構造を示
す断面図である。
【符号の説明】
１ シリコン基板、２ 酸化膜、３ ポリシリコンゲー
ト電極、１０ ＮＯガス、１１，１３ シリコン窒化
膜、１２ ＮＨ3ガス、１４ プラズマＮガス、１７
酸化剤、１８ 窒素イオン。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F058 BA06 BC02 BE10 BF56 BF62 BJ01 BJ10 5F140 AA24 BA01 BD18 BE07 BF01 BF04 BF42 BG10 BG12 BG14 BG20 BG38 BG44 BG50 BG52 BG56 BH15 BH22 BH45 BK02 BK13 BK21

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成される酸化膜と、 前記酸化膜上に選択的に形成されるゲート電極とを有す
    るＭＯＳトランジスタを含む半導体装置であって、 前記酸化膜は前記ゲート電極の下方及び側面並びにそれ
    以外の領域であるゲート電極外領域における前記半導体
    基板上に形成され、 前記ゲート電極下の前記酸化膜は、前記ゲート電極のエ
    ッジ近傍下が中央部下より膜厚が厚くなるように形成さ
    れ、 かつ前記ゲート電極外領域の前記酸化膜の膜厚は、前記
    ゲート電極側面に形成される前記酸化膜の膜厚より薄く
    形成されることを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記ゲート電極外領域の前記酸化膜の膜厚は、前記ゲー
    ト電極の中央部下方の前記酸化膜の膜厚より薄く形成さ
    れることを特徴とする、半導体装置。
  3. 【請求項３】 請求項１あるいは請求項２記載の半導体
    装置であって、 前記ゲート電極外領域における前記半導体基板と前記酸
    化膜との間に酸化防止材料からなる酸化防止層をさらに
    備える、半導体装置。
  4. 【請求項４】 半導体基板と、 前記半導体基板上に形成される酸化膜と、 前記酸化膜上に選択的に形成されるゲート電極とを有す
    るＭＯＳトランジスタを含む半導体装置であって、 前記酸化膜は前記ゲート電極の下方及び側面に形成さ
    れ、 前記ゲート電極下の前記酸化膜は、前記ゲート電極のエ
    ッジ近傍下が中央部下より膜厚が厚くなるように形成さ
    れ、 かつ前記ゲート電極側面に形成される前記酸化膜の膜厚
    は、前記ゲート電極の中央部下方に形成される前記酸化
    膜の膜厚より薄く形成されることを特徴とする、半導体
    装置。
  5. 【請求項５】 請求項４記載の半導体装置であって、 前記ゲート電極の側面と前記酸化膜との間に酸化防止剤
    からなる酸化防止層をさらに備える、半導体装置。
  6. 【請求項６】 請求項４記載の半導体装置であって、 前記酸化膜は前記ゲート電極の下方及び側面以外の領域
    であるゲート電極外領域の前記半導体基板上にされに形
    成され、 前記ゲート電極外領域の前記酸化膜の膜厚は、前記ゲー
    ト電極の中央部下方に形成される前記酸化膜の膜厚より
    薄く形成されることを特徴とする、半導体装置。
  7. 【請求項７】 請求項６記載の半導体装置であって、 前記ゲート電極の側面と前記酸化膜との間に酸化防止剤
    からなる第１の酸化防止層と、 前記ゲート電極外領域における前記半導体基板と前記酸
    化膜との間に酸化防止剤からなる第２の酸化防止層とを
    さらに備える、半導体装置。
  8. 【請求項８】 (a)半導体基板上に酸化膜、導電層を順
    次堆積するステップと、 (b)前記導電層をパターニングしてゲート電極を形成す
    るステップとを備え、前記ステップ(b)の実行により前
    記酸化膜は前記ゲート電極が形成されていないゲート電
    極外領域において膜厚が薄くなり、 (c)前記ゲート電極外領域における前記酸化膜と前記半
    導体基板との間に、酸化防止材料からなる酸化防止層を
    形成するステップと、 (d)前記ステップ(c)後に実行され、前記半導体基板上の
    全体に渡って酸化処理を施すステップと、 (e)前記ゲート電極をマスクとして、所定の導電型の不
    純物を導入することにより前記半導体基板の表面内にソ
    ース・ドレイン領域を形成するステップとをさらに備
    え、 前記ゲート電極、前記ゲート電極下の前記酸化膜及び前
    記ソース・ドレイン領域によってＭＯＳトランジスタが
    構成され、 前記ステップ(d)の実行によって、前記ゲート電極下の
    前記酸化膜は、前記ゲート電極側面上に形成されるとと
    もに前記ゲート電極のエッジ近傍下が中央部下より膜厚
    が厚くなるように形成され、 かつ前記ゲート電極外領域の前記酸化膜の膜厚は、前記
    ゲート電極側面に形成される前記酸化膜の膜厚より薄く
    なることを特徴とする、半導体装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体装置の製造方法で
    あって、 前記ステップ(d)の実行によって、前記ゲート電極外領
    域の前記酸化膜の膜厚は、前記ゲート電極の中央部下方
    の前記酸化膜の膜厚より薄く形成される、半導体装置の
    製造方法。
  10. 【請求項１０】 請求項８あるいは請求項９記載の半導
    体装置の製造方法であって、 前記ステップ(c)は、ゲート電極をマスクとして、酸化
    防止機能を有し、前記酸化膜より前記半導体基板との反
    応性が高い気体を上方から注入して前記酸化防止層を形
    成するステップを含む、半導体装置の製造方法。
  11. 【請求項１１】 (a)半導体基板上に酸化膜、導電層を
    順次堆積するステップと、 (b)前記導電層をパターニングしてゲート電極を形成す
    るステップと、 (c)前記ゲート電極側面に、酸化防止材料からなる第１
    の酸化防止層を形成するステップと、 (d)前記ステップ(c)後に実行され、前記半導体基板上の
    全体に渡って酸化処理を施すステップと、 (e)前記ゲート電極をマスクとして、所定の導電型の不
    純物を導入することにより前記半導体基板の表面内にソ
    ース・ドレイン領域を形成するステップとを備え、 前記ゲート電極、前記ゲート電極下の前記酸化膜及び前
    記ソース・ドレイン領域によってＭＯＳトランジスタが
    構成され、 前記ステップ(d)の実行によって、前記ゲート電極下の
    前記酸化膜は、前記ゲート電極側面に形成されるととも
    に前記ゲート電極のエッジ近傍下が中央部下より膜厚が
    厚くなるように形成され、 かつ前記ゲート電極側面に形成される前記酸化膜の膜厚
    は、前記ゲート電極の中央部下方の前記酸化膜の膜厚よ
    り薄くなることを特徴とする、半導体装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法であって、 前記ステップ(b)は、前記ゲート電極形成領域以外のゲ
    ート電極外領域の前記導線層の一部を残存させるステッ
    プを含み、 前記ステップ(c)は、前記第１の酸化防止層形成後に、
    前記ゲート電極外領域の前記導電層及び前記第１の酸化
    防止層を除去するステップをさらに備える、半導体装置
    の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法であって、 前記ステップ(c)は熱処理を含み、 前記ステップ(e)は、 (e-1)第１の不純物濃度で前記所定の導電型の不純物を
    導入するステップと、 (e-2)前記第１の不純物濃度より高い第２の不純物濃度
    で前記所定の導電型の不純物を導入するステップとを含
    み、 前記ステップ(e-1)は前記ステップ(c)より前に実行され
    ることを特徴とする、半導体装置の製造方法。
  14. 【請求項１４】 請求項１２記載の半導体装置の製造方
    法であって、 前記ステップ(e)は、 (e-1)第１の不純物濃度で前記所定の導電型の不純物を
    導入するステップと、 (e-2)前記第１の不純物濃度より高い第２の不純物濃度
    で前記所定の導電型の不純物を導入するステップとを含
    み、 前記ステップ(e-1)は前記ステップ(d)の後に実行される
    ことを特徴とする、半導体装置の製造方法。
  15. 【請求項１５】 請求項１１ないし請求項１４のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記ステップ(c)は、酸化防止機能を有し、前記ゲート
    電極を含む前記導電層と反応する気体を供給するステッ
    プを含む、半導体装置の製造方法。
  16. 【請求項１６】 請求項１１記載の半導体装置の製造方
    法であって、 前記ステップ(b)の実行により、前記酸化膜は前記ゲー
    ト電極が形成されていないゲート電極外領域において膜
    厚が薄くなり、 前記ステップ(c)は、前記ゲート電極外領域の前記酸化
    膜と前記半導体基板との間に酸化防止材料からなる第２
    の酸化防止層をさらに形成するステップを含み、 前記ステップ(d)の実行によって、前記ゲート電極外領
    域の前記酸化膜の膜厚は、前記ゲート電極の中央部下方
    に形成される前記酸化膜の膜厚より薄く形成される、半
    導体装置の製造方法。
  17. 【請求項１７】 請求項１６記載の半導体装置の製造方
    法であって、 前記ステップ(c)は、酸化防止機能を有し、前記ゲート
    電極と反応し、前記酸化膜よりも前記半導体基板との反
    応性が高い気体を供給するステップを含む、半導体装置
    の製造方法。
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