JP2002270833A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002270833A JP2001072129A JP2001072129A JP2002270833A JP 2002270833 A JP2002270833 A JP 2002270833A JP 2001072129 A JP2001072129 A JP 2001072129A JP 2001072129 A JP2001072129 A JP 2001072129A JP 2002270833 A JP2002270833 A JP 2002270833A
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oxide film
thickness
semiconductor device
manufacturing
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Shuichi Ueno
修一 上野
Akinobu Teramoto
章伸 寺本
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 リーク電流低減を効果的に図ることが可能な
MOSトランジスタを有する半導体装置及びその製造方
法を得る。 【解決手段】 ポリシリコンゲート電極3の形成外領域
(ゲート電極外領域)におけるシリコン基板1と酸化膜
2との界面にシリコン窒化膜11が形成され、酸化膜2
とポリシリコンゲート電極3の側面との界面にシリコン
窒化膜13が形成される。シリコン窒化膜11及び13
は酸化の進行を抑制することができるため、最終的な酸
化膜2の形状を得るべく実行されるスマイル酸化処理時
にシリコン基板1及びポリシリコンゲート電極3の酸化
を効果的に抑制することができ、その結果、ポリシリコ
ンゲート電極3の側面における酸化膜2の膜厚及びゲー
ト電極外領域における酸化膜2の膜厚を、ポリシリコン
ゲート電極3の中央部下の膜厚より薄く形成した構造が
実現できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特にMOSトランジスタのトランジ
スタの構造に関する。
【0002】
【従来の技術】MOSトランジスタがスケーリングされ
るに従いゲート酸化膜等の酸化膜厚が薄くなり、MOS
トランジスタの動作時に(シリコン)基板に高い電界が
印加されるにようになってきた。
【0003】特にゲート電極のエッジでは理想的には9
0゜あるいは90゜にちかい角度を持つため、電界が集
中し高い電界を発生する。このため、ゲートエッジ部近
傍のシリコン基板内には高い電界を有する領域が存在す
る。シリコン基板内に高い電界が印加されると、バンド
間トンネリング現象により、電子・ホール対が生成さ
れ、リーク電流の原因となる。いわゆるGIDL(Gate
Induced Drain Leakagecurrent)が生じる。
【0004】ゲートエッジ近傍領域での高い電界を緩和
する方法として、ゲート酸化膜の膜厚を厚くして、ゲー
ト電極とシリコン基板との距離を長くすることにより、
ゲート電極エッジ近傍に集中した電界がシリコン基板に
到達する前に緩和する方法がある。
【0005】上記緩和方法は最も単純にはゲート酸化膜
の膜厚を厚くすることにより実現可能である。しかし、
元来比較的厚かったゲート酸化膜の膜厚が近年微細化さ
れる傾向にあり、微細化される理由は大電流の供給であ
ることを考えると、ゲート酸化膜の膜厚を厚くすること
による弊害は非常に大きく実用的でない。
【0006】そこで、ゲートエッジ部近傍下のゲート酸
化膜の膜厚のみを厚く形成し、ゲート中央部近傍下での
ゲート酸化膜の膜厚を薄く形成するゲート酸化膜構造を
実現すべくスマイル酸化技術が考えられた。
【0007】スマイル酸化技術によって、ゲート中央部
近傍下でのゲート酸化膜の膜厚がゲートエッジ部近傍下
のゲート酸化膜の膜厚より薄く形成されるゲートバーズ
ビーク構造のゲート酸化膜を形成することができる。ス
マイル酸化の技術はゲート電極エッジ近傍でのゲート酸
化膜の信頼性を高める方法として利用されている。
【0008】図35はスマイル酸化実行前のゲート構造
を示す断面図である。同図に示すように、シリコン基板
31上に、酸化膜32が形成され、酸化膜32上にポリ
シリコンゲート電極33が選択的に形成される。
【0009】ポリシリコンゲート電極33の形成時のエ
ッチング処理により、ポリシリコンゲート電極33形成
直後において、ポリシリコンゲート電極33の下方領域
の膜厚がそれ以外の領域(ゲート電極外領域)の膜厚よ
り厚く形成されている。
【0010】図36はスマイル酸化実行後のゲート構造
を示す断面図である。同図に示すように、スマイル酸化
によって、酸化膜32はシリコン基板31の上部及び内
部に成長するとともに、ポリシリコンゲート電極33の
側面上及び内部に成長することにより、ポリシリコンゲ
ート電極33の下方の領域の膜厚よりもそれ以外の領域
の膜厚の方が厚くなる。
【0011】この際、ポリシリコンゲート電極33の方
がシリコン基板31より酸化度合が高いため、酸化膜3
2によるポリシリコンゲート電極33への浸食(後退)
量の方がシリコン基板31への浸食量より大きい。
【0012】これは、シリコンの(1,1,1)面が他
の面より酸化されにくいことに起因する。すなわち、シ
リコン基板31は単結晶であり酸化雰囲気に曝される表
面は(1,1,1)面で形成されているのに対し、ポリ
シリコンはグレイン群であるため、様々な面が酸化雰囲
気に曝されることになるため、シリコン基板より酸化が
進むことになる。その他にもポリシリコンゲート電極3
3に含まれる不純物による増速酸化もポリシリコンゲー
ト電極33の浸食量を大きくする原因となっている。
【0013】
【発明が解決しようとする課題】従来、GIDLによる
リーク電流低減を目的として、ゲートエッジ部近傍での
電界を緩和すべく、ゲート電極形成後にスマイル酸化を
行うことにより、ゲートバーズビーク構造を得るべく、
ゲートエッジ部の酸化膜の膜厚を厚くしていた。
【0014】しかし、ゲートバーズビーク構造を得るべ
く、酸化しやすい雰囲気、高温、あるいは長時間でスマ
イル酸化処理を行うと、ゲート電極やシリコン基板まで
酸化されてしまう。
【0015】ゲート電極が酸化されると、電気的に導体
であるゲート電極の距離(形成長)が短くなる。このた
め、ゲート電極の酸化を想定していない、もしくはゲー
ト電極の酸化量を小さく見積もったドレイン構造が適用
されたMOSトランジスタを製造した場合、ゲート電界
がチャネルに伝わりにくいオフセットの領域が形成され
ててしまうことになる。オフセット領域では電子を引き
つけることができなため、抵抗値が急激に上昇しチャネ
ルを流れる電流量が減少するなどの問題点があった。
【0016】一般に大規模LSIでは大量のトランジス
タをチップ内に形成する。このため、すべてのトランジ
スタにおいてオフセット領域が形成されないようにドレ
イン構造を採用した場合でも、異常拡散等によりゲート
電極の一部に酸化が進みオフセット領域を有するMOS
トランジスタを製造する可能性は少なからず存在する。
したがって、ゲート電極を酸化した場合に不適となるド
レイン構造を採用したMOSトランジスタを製造する可
能性を考慮することは、十分に実用レベルに沿った仮定
である。
【0017】また、同じゲート長で、かつオフセットし
ないようにドレイン構造を最適化した構造において、ゲ
ート電極材料であるポリシリコンが酸化された素子とポ
リシリコンが酸化されていない素子とを比較すると、ゲ
ート電極が酸化された素子では酸化されていない素子に
比べて実効的な(導体として扱うことのできる)ゲート
長、すなわち、チャネル長が短くなる。
【0018】したがって、ゲート長を微細化していく
と、ポリシリコンが酸化された素子の方が早く限界を迎
えることになるため、ポリシリコンが酸化されていない
素子の方が、されている素子よりも微細化に向いている
と考えることができる。
【0019】スマイル酸化を行うと、ゲートエッジから
ドレイン領域方向のシリコン基板界面が酸化により膨れ
る。シリコンが酸化される過程とは、シリコンが酸素と
化合物を形成する過程である。シリコンのみで形成され
ていたスペースにシリコンと酸化膜の元素が混入する必
要が生じる。このため、シリコンが多く酸化する領域に
大きなストレスが発生する。もちろん、空間的に膨張す
ることにより上記ストレスの一部は緩和される。しかし
酸化前に比べるとスマイル酸化技術による酸化膜形成後
のストレスが増加していることは紛れもない。シリコン
基板にストレスが生じるとシリコンのバンドギャップが
変化するため、場合によってはリーク電流を増加させる
ことになる。さらに、ストレスが原子間の結合エネルギ
ーよりも大きくなると、原子は結合を切り原子をずらせ
ることにより、ストレスの緩和を図る。この場合も、欠
陥が生じることになりリーク電流は増加する。
【0020】このように、スマイル酸化処理によってゲ
ート電極及びシリコン基板が酸化されることはトランジ
スタの性能において大きな弊害となるため、スマイル酸
化処理によって形成できるゲートバーズビークの膜厚及
び形成長は、ポリシリコンの酸化量及び基板シリコンの
酸化量によって律速されてしまう問題点があった。
【0021】この発明は上記問題点を解決するためにな
されたもので、リーク電流低減を効果的に図ることが可
能なMOSトランジスタを有する半導体装置及びその製
造方法を得ることを目的とする。
【0022】
【課題を解決するための手段】この発明に係る請求項1
記載の半導体装置は、半導体基板と、前記半導体基板上
に形成される酸化膜と、前記酸化膜上に選択的に形成さ
れるゲート電極とを有するMOSトランジスタを含む半
導体装置であって、前記酸化膜は前記ゲート電極の下方
及び側面並びにそれ以外の領域であるゲート電極外領域
における前記半導体基板上に形成され、前記ゲート電極
下の前記酸化膜は、前記ゲート電極のエッジ近傍下が中
央部下より膜厚が厚くなるように形成され、かつ前記ゲ
ート電極外領域の前記酸化膜の膜厚は、前記ゲート電極
側面に形成される前記酸化膜の膜厚より薄く形成され
る。
【0023】また、請求項2の発明は、請求項1記載の
半導体装置であって、前記ゲート電極外領域の前記酸化
膜の膜厚は、前記ゲート電極の中央部下方の前記酸化膜
の膜厚より薄く形成される。
【0024】また、請求項3の発明は、請求項1あるい
は請求項2記載の半導体装置であって、前記ゲート電極
外領域における前記半導体基板と前記酸化膜との間に酸
化防止材料からなる酸化防止層をさらに備える。
【0025】この発明に係る請求項4記載の半導体装置
は、半導体基板と、前記半導体基板上に形成される酸化
膜と、前記酸化膜上に選択的に形成されるゲート電極と
を有するMOSトランジスタを含む半導体装置であっ
て、前記酸化膜は前記ゲート電極の下方及び側面に形成
され、前記ゲート電極下の前記酸化膜は、前記ゲート電
極のエッジ近傍下が中央部下より膜厚が厚くなるように
形成され、かつ前記ゲート電極側面に形成される前記酸
化膜の膜厚は、前記ゲート電極の中央部下方に形成され
る前記酸化膜の膜厚より薄く形成される。
【0026】また、請求項5の発明は、請求項4記載の
半導体装置であって、前記ゲート電極の側面と前記酸化
膜との間に酸化防止剤からなる酸化防止層をさらに備え
る。
【0027】また、請求項6の発明は、請求項4記載の
半導体装置であって、前記酸化膜は前記ゲート電極の下
方及び側面以外の領域であるゲート電極外領域の前記半
導体基板上にされに形成され、前記ゲート電極外領域の
前記酸化膜の膜厚は、前記ゲート電極の中央部下方に形
成される前記酸化膜の膜厚より薄く形成される。
【0028】また、請求項7の発明は、請求項6記載の
半導体装置であって、前記ゲート電極の側面と前記酸化
膜との間に酸化防止剤からなる第1の酸化防止層と、前
記ゲート電極外領域における前記半導体基板と前記酸化
膜との間に酸化防止剤からなる第2の酸化防止層とをさ
らに備える。
【0029】この発明に係る請求項8記載の半導体装置
の製造方法は、(a)半導体基板上に酸化膜、導電層を順
次堆積するステップと、(b)前記導電層をパターニング
してゲート電極を形成するステップとを備え、前記ステ
ップ(b)の実行により前記酸化膜は前記ゲート電極が形
成されていないゲート電極外領域において膜厚が薄くな
り、(c)前記ゲート電極外領域における前記酸化膜と前
記半導体基板との間に、酸化防止材料からなる酸化防止
層を形成するステップと、(d)前記ステップ(c)後に実行
され、前記半導体基板上の全体に渡って酸化処理を施す
ステップと、(e)前記ゲート電極をマスクとして、所定
の導電型の不純物を導入することにより前記半導体基板
の表面内にソース・ドレイン領域を形成するステップと
をさらに備え、前記ゲート電極、前記ゲート電極下の前
記酸化膜及び前記ソース・ドレイン領域によってMOS
トランジスタが構成され、前記ステップ(d)の実行によ
って、前記ゲート電極下の前記酸化膜は、前記ゲート電
極側面上に形成されるとともに前記ゲート電極のエッジ
近傍下が中央部下より膜厚が厚くなるように形成され、
かつ前記ゲート電極外領域の前記酸化膜の膜厚は、前記
ゲート電極側面に形成される前記酸化膜の膜厚より薄く
なる。
【0030】また、請求項9の発明は、請求項8記載の
半導体装置の製造方法であって、前記ステップ(d)の実
行によって、前記ゲート電極外領域の前記酸化膜の膜厚
は、前記ゲート電極の中央部下方の前記酸化膜の膜厚よ
り薄く形成される。
【0031】また、請求項10の発明は、請求項8ある
いは請求項9記載の半導体装置の製造方法であって、前
記ステップ(c)は、ゲート電極をマスクとして、酸化防
止機能を有し、前記酸化膜より前記半導体基板との反応
性が高い気体を上方から注入して前記酸化防止層を形成
するステップを含む。
【0032】この発明に係る請求項11記載の半導体装
置の製造方法は、(a)半導体基板上に酸化膜、導電層を
順次堆積するステップと、(b)前記導電層をパターニン
グしてゲート電極を形成するステップと、(c)前記ゲー
ト電極側面に、酸化防止材料からなる第1の酸化防止層
を形成するステップと、(d)前記ステップ(c)後に実行さ
れ、前記半導体基板上の全体に渡って酸化処理を施すス
テップと、(e)前記ゲート電極をマスクとして、所定の
導電型の不純物を導入することにより前記半導体基板の
表面内にソース・ドレイン領域を形成するステップとを
備え、前記ゲート電極、前記ゲート電極下の前記酸化膜
及び前記ソース・ドレイン領域によってMOSトランジ
スタが構成され、前記ステップ(d)の実行によって、前
記ゲート電極下の前記酸化膜は、前記ゲート電極側面に
形成されるとともに前記ゲート電極のエッジ近傍下が中
央部下より膜厚が厚くなるように形成され、かつ前記ゲ
ート電極側面に形成される前記酸化膜の膜厚は、前記ゲ
ート電極の中央部下方の前記酸化膜の膜厚より薄くな
る。
【0033】また、請求項12の発明は、請求項11記
載の半導体装置の製造方法であって、前記ステップ(b)
は、前記ゲート電極形成領域以外のゲート電極外領域の
前記導線層の一部を残存させるステップを含み、前記ス
テップ(c)は、前記第1の酸化防止層形成後に、前記ゲ
ート電極外領域の前記導電層及び前記第1の酸化防止層
を除去するステップをさらに備える。
【0034】また、請求項13の発明は、請求項12記
載の半導体装置の製造方法であって、前記ステップ(c)
は熱処理を含み、前記ステップ(e)は、(e-1)第1の不純
物濃度で前記所定の導電型の不純物を導入するステップ
と、(e-2)前記第1の不純物濃度より高い第2の不純物
濃度で前記所定の導電型の不純物を導入するステップと
を含み、前記ステップ(e-1)は前記ステップ(c)より前に
実行される。
【0035】また、請求項14の発明は、請求項12記
載の半導体装置の製造方法であって、前記ステップ(e)
は、(e-1)第1の不純物濃度で前記所定の導電型の不純
物を導入するステップと、(e-2)前記第1の不純物濃度
より高い第2の不純物濃度で前記所定の導電型の不純物
を導入するステップとを含み、前記ステップ(e-1)は前
記ステップ(d)の後に実行される。
【0036】また、請求項15の発明は、請求項11な
いし請求項14のうち、いずれか1項に記載の半導体装
置の製造方法であって、前記ステップ(c)は、酸化防止
機能を有し、前記ゲート電極を含む前記導電層と反応す
る気体を供給するステップを含む。
【0037】また、請求項16の発明は、請求項11記
載の半導体装置の製造方法であって、前記ステップ(b)
の実行により、前記酸化膜は前記ゲート電極が形成され
ていないゲート電極外領域において膜厚が薄くなり、前
記ステップ(c)は、前記ゲート電極外領域の前記酸化膜
と前記半導体基板との間に酸化防止材料からなる第2の
酸化防止層をさらに形成するステップを含み、前記ステ
ップ(d)の実行によって、前記ゲート電極外領域の前記
酸化膜の膜厚は、前記ゲート電極の中央部下方に形成さ
れる前記酸化膜の膜厚より薄く形成される。
【0038】さらに、請求項17の発明は、請求項16
記載の半導体装置の製造方法であって、前記ステップ
(c)は、酸化防止機能を有し、前記ゲート電極と反応
し、前記酸化膜よりも前記半導体基板との反応性が高い
気体を供給するステップを含む。
【0039】
【発明の実施の形態】<前提技術> (シリコン窒化膜)スマイル酸化処理時にポリシリコン
からなるゲート電極やシリコン基板を酸化しないように
するために、酸化防止剤として窒素化合物を用いること
が考えられる。窒素が酸素を通さないことは一般的に知
られており、酸化防止膜として利用されている事実もあ
る。
【0040】しかしながら、窒素化合物を素子形成領域
全面を覆って形成してスマイル酸化処理を行うと、素子
内に酸化剤が全く導入されなくなるため、ゲート電極、
シリコン基板が酸化されないものの、肝心のゲートバー
ズビーク構造も形成されないことになり、無意味な結果
となる。すなわち、理想的にはゲート電極エッジ近傍の
みに酸化剤を供給することが重要となる。
【0041】図1はシリコン窒化膜形成処理を示す断面
図である。図1は、シリコン基板1上に酸化膜2が形成
され、酸化膜2上にポリシリコンゲート電極3が選択的
に形成されている構造を前提としている。
【0042】そして、図1に示すように、NOガス10
をポリシリコンゲート電極3の側面から導入することに
より、ポリシリコンゲート電極3の側面で反応するた
め、ポリシリコンゲート電極3の側面にシリコン窒化膜
13を形成することができる。
【0043】一方、ポリシリコンゲート電極3が形成さ
れていない酸化膜2の上部からNOガス10を導入する
と、窒素/シリコンの反応物と窒素/シリコン酸化膜の
反応物とを比較した場合、窒素/シリコンの反応物の方
が安定するため、すなわち、窒素はシリコン酸化膜より
シリコン基板との反応性が高いため、NOガス10は酸
化膜2を通り抜け、シリコン基板1の表面にシリコン窒
化膜11を形成することができる。
【0044】図2は図1で示す構造に対するスマイル酸
化処理実行時の状態を示す断面図である。同図に示すよ
うに、シリコン窒化膜11及び13の酸化防止機能によ
って、酸化剤17はシリコン基板1の表面及びポリシリ
コンゲート電極3の側面には到達しない。
【0045】したがって、スマイル酸化処理を実行し酸
化膜2を成長させることによりゲートバーズビークを形
成しながら、シリコン基板1及びポリシリコンゲート電
極3の酸化を効果的抑制することができる。
【0046】(スマイル酸化)スマイル酸化処理を実行
することにより、以下に述べる第1及び第2の要因から
ゲートエッジ近傍のシリコン基板内の電界を小さくする
ことができる。
【0047】図3はスマイル酸化前のポリシリコンゲー
ト電極3のゲートエッジ周辺を示す断面図であり、図4
はスマイル酸化後の同断面図である。
【0048】スマイル酸化前は、図3に示すように、ポ
リシリコンゲート電極3の角部は90゜であるが、スマ
イル酸化後は、図4に示すように、ポリシリコンゲート
電極3の下方のエッジは丸められる。すなわち、電界発
生源(図3及び図4の丸印内)が丸められることによ
り、電界の集中を防止でき、電界の低減化を図ることが
できる。これが第1の要因である。
【0049】図3及び図4の比較から明らかなように、
スマイル酸化後の酸化膜2の膜厚がスマイル酸化前より
も厚くなるため、図3及び図4の矢印で示す電界伝搬経
路が長くなる。すなわち、ポリシリコンゲート電極3の
下方のエッジで発生する高い電界がシリコン基板1にま
で到達しにくくなるため、シリコン基板1で観測される
電界を小さくできる。これが第2の要因である。
【0050】しかしながら、スマイル酸化処理を行う
と、上述したようにゲート電極及びシリコン基板を酸化
させてしまう問題がある。
【0051】そこで、本発明の一部は、スマイル酸化処
理を実行しても、シリコン基板1上に酸化膜をほとんど
形成しないことにある。このことは、シリコン基板内に
ストレスを生じさせることなくなしにスマイル酸化を行
うことができることを意味する。前述したように、シリ
コン基板にストレスが生じるとリーク電流を増加させる
恐れがあるため、スマイル酸化時にシリコン基板を酸化
させないようにすればリーク電流増加の防止効果が期待
できる。
【0052】(選択酸化の省略)現在のLSIでは、ゲ
ート電極をそのまま配線として利用することが多い。配
線として考えた場合、ゲート電極には低抵抗あることが
強く要求される。しかし、広くゲート電極材料として用
いられている不純物を導入したポリシリコンは、アルミ
等の金属配線に比べると抵抗値が高い。このため、ゲー
ト電極をポリシリコンと金属製の膜との2層及び多層で
形成する技術が一般的に用いられている。
【0053】しかし、金属膜はポリシリコン膜に比べて
酸化されやすい傾向にある。したがって、スマイル酸化
を行うとポリシリコン膜に比べ、金属膜の方が多く酸化
されてしまう。その結果、多く酸化されてしまう金属膜
の形成幅が短くなり抵抗値が上昇する。このため、金属
膜形成に伴う低抵抗化という本来の機能が果たせなくな
る場合があるという問題点があった。
【0054】上記した問題点を解決するための技術とし
て選択酸化がある。選択酸化技術では、酸化ガスに例え
ば水素といった還元剤を同時に含ませる技術である。こ
れにより、酸化された金属表面を還元し元に戻すことが
可能となり、金属の酸化度合を低減させることができ
る。
【0055】ただし、選択酸化を行うには、例えば水素
と酸素との混合ガスといった爆発性のある気体を扱うた
め、選択酸化技術を行うには安全性の高い高価な装置が
必要となり、製造コストの増大を招くという問題点があ
った。
【0056】このように、製造コストを考慮した場合、
選択酸化技術を用いないで1回のスマイル酸化処理でゲ
ートバーズビーク構造を得る必要がある。
【0057】<実施の形態1> (第1の特徴)図5はこの発明の実施の形態1の原理と
なるMOSトランジスタにおけるゲート電極エッジ近傍
領域を示す断面図である。同図に示すように、シリコン
基板1上に酸化膜2が形成され、酸化膜2上にポリシリ
コンゲート電極3が選択的に形成されている。ポリシリ
コンゲート電極3下の酸化膜2がゲート酸化膜となる。
【0058】また、酸化膜2はポリシリコンゲート電極
3のパターニング後に実行されるスマイル酸化処理によ
って、ポリシリコンゲート電極3下の酸化膜2の膜厚が
エッジ近傍下において中央部下より厚くなるバーズビー
ク形状を呈している。
【0059】図5において、基板浸食量d1はスマイル
酸化前後におけるシリコン基板1が酸化された量を示し
ている。すなわち、スマイル酸化前の酸化膜2の下方界
面(破線で示す)からスマイル酸化後の酸化膜2の下方
界面までの距離を示している。
【0060】また、基板上膜厚d2はスマイル酸化後の
シリコン基板1上における酸化膜2の膜厚を意味し、ゲ
ート浸食量d3はスマイル酸化前のポリシリコンゲート
電極3の側面からスマイル酸化後のポリシリコンゲート
電極3の側面までの距離を示し、ゲートエッジ浸食量d
4はスマイル酸化前のポリシリコンゲート電極3の下方
エッジからスマイル酸化後のポリシリコンゲート電極3
の下方エッジまでの距離を示している。
【0061】さらに、ゲート側面膜厚d5はスマイル酸
化後のポリシリコンゲート電極3の側面上における酸化
膜2の膜厚を意味し、ゲート電極下膜厚d6はポリシリ
コンゲート電極3の下方エッジ近傍領域を除くポリシリ
コンゲート電極3の中央部下における酸化膜2の膜厚を
意味する。
【0062】実施の形態1の構造の第1の特徴は、酸化
膜2の基板上膜厚d2がゲート側面膜厚d5より薄い形
状を呈していることである。ゲート側面膜厚d5を薄く
酸化膜2を形成することにより、ゲートエッジ直下に当
たるシリコン基板1の表面領域A1の酸化膜2はほとん
ど曲がりが生じないため、MOSトランジスタ動作時に
おける電界の集中を緩和することができる。また、曲が
りがないため酸化処理時におけるシリコン基板1へのス
トレスを大幅に低減化させることもできる。
【0063】このように、実施の形態1の第1の特徴に
よって、上述した電界集中の緩和、ストレス低減化によ
ってリーク電流低減を図ることができ、通常のスマイル
酸化を行う場合に比べて、リテンション特性の向上が期
待できる。
【0064】(第2の特徴)実施の形態1の構造の第2
の特徴は、基板上膜厚d2がゲート電極下膜厚d6より
薄い形状を呈していることである。その効果は第1の特
徴と同様である。
【0065】(製造方法の概略)なお、実施の形態1で
示した構造は概ね以下のようにして製造することができ
る。
【0066】ポリシリコンゲート電極3をパターニング
すべくポリシリコン層をエッチングする際、酸化膜2を
エッチングストッパーとして利用せざるを得ない。この
ため、ポリシリコンゲート電極3の形成外の領域(以
下、「ゲート電極外領域」と略する場合あり)の酸化膜
2はエッチング雰囲気にさらされることになり、ポリシ
リコンゲート電極3のパターニング直後のゲート電極外
領域における酸化膜2の膜厚は、ポリシリコンゲート電
極3の中央部下方の酸化膜2の膜厚より薄くなってしま
う(図35参照)。
【0067】その後、スマイル酸化処理を行うと、ゲー
ト電極外酸化膜は酸化雰囲気にさらされ厚くなるが、こ
の酸化雰囲気においても酸化の進行度合を抑える酸化抑
制(防止)処理を施すことにより、実施の形態1の構造
が実現する。
【0068】(実構造)図6はこの発明の実施の形態1
である実際のMOSトランジスタにおけるゲート電極エ
ッジ近傍領域を示す断面図である。
【0069】同図に示すように、ゲート電極外領域にお
けるシリコン基板1と酸化膜2との界面にシリコン窒化
膜11が形成されている。シリコン窒化膜11は酸素の
進入を阻止し、酸化の進行を抑制することができる酸化
防止層として機能する。
【0070】このようにシリコン基板1と酸化膜2との
界面にシリコン窒化膜11を形成することにより、スマ
イル酸化処理時にゲート電極外領域におけるシリコン基
板1の表面酸化を効果的に抑制することができる。な
お、シリコン窒化膜11の代わりに酸化を防止する機能
を有する他の素材を用いて酸化防止層を形成しても良
い。
【0071】<実施の形態2> (原理)図7はこの発明の実施の形態2の原理となるM
OSトランジスタにおけるゲート電極エッジ近傍領域を
示す断面図である。同図に示すように、酸化膜2はポリ
シリコンゲート電極3のパターニング後に実行されるス
マイル酸化処理によって、ポリシリコンゲート電極3下
の酸化膜2の膜厚が中央部下の膜厚d6よりエッジ近傍
下の膜厚が厚くなるバーズビーク形状を呈している。
【0072】さらに、ゲート電極下膜厚d6よりゲート
側面膜厚d5を薄く形成している。ゲート側面膜厚d5
を薄く形成することにより必然的にゲート浸食量d3を
小さくすることができる。
【0073】したがって、同じドレイン構造のMOSト
ランジスタ同士を比較した場合、実施の形態2で示す構
造の方が、ゲート浸食量d3が小さい分、ポリシリコン
ゲート電極3がドレインエッジに対してオフセット領域
が形成されることに伴う、MOSトランジスタの供給電
流量の低減を効果的に抑制することができる。
【0074】なお、ゲート浸食量d3が大きい場合を想
定して、オフセット領域が形成されないように、ドレイ
ン領域をゲートエッジからチャネル領域の中央部にまで
食い込ませて形成する対応策も考えられる。
【0075】しかしながら、この対策を講じた場合、実
効的なチャネル長が短くなるため、微細化を目的とした
MOSトランジスタにおいては実用的でない。
【0076】このように実施の形態2の構造は、微細化
を図ったMOSトランジスタにおいて、良好な電気的特
性を発揮することができる。
【0077】(実構造)図8はこの発明の実施の形態2
である実際のMOSトランジスタにおけるゲート電極エ
ッジ近傍領域を示す断面図である。同図に示すように、
酸化膜2とポリシリコンゲート電極3の側面との界面に
シリコン窒化膜13が形成されている。
【0078】シリコン窒化膜13は酸素の侵入を低減
し、酸化の進行を抑制する酸化防止層として機能する。
このように、ポリシリコンゲート電極3の側面と酸化膜
2との界面にシリコン窒化膜13を形成することによ
り、スマイル酸化処理時にポリシリコンゲート電極3の
側面からの酸化を効果的に抑制することができる。な
お、シリコン窒化膜13の代わりに酸化を防止する機能
を有する他の素材を用いた酸化防止層を形成しても良
い。
【0079】<実施の形態3>図9はこの発明の実施の
形態3の原理となるMOSトランジスタにおけるゲート
電極エッジ近傍領域を示す断面図である。同図に示すよ
うに、酸化膜2はポリシリコンゲート電極3のパターニ
ング後に実行されるスマイル酸化処理によって、ポリシ
リコンゲート電極3下の酸化膜2の膜厚が中央部下より
エッジ近傍下の方が厚くなるバーズビーク形状を呈して
いる。
【0080】さらに、実施の形態1の第2の特徴と同様
にゲート電極下膜厚d6より基板上膜厚d2を薄く形成
し、かつ実施の形態2と同様にゲート電極下膜厚d6よ
りゲート側面膜厚d5を薄く形成している。
【0081】したがって、実施の形態1の第2の特徴と
同様にリーク電流低減効果が図れ、実施の形態2の効果
と同様に、MOSトランジスタの供給電流量の低減を効
果的に抑制することができる。
【0082】図10はこの発明の実施の形態3である実
際のMOSトランジスタにおけるゲート電極エッジ近傍
領域を示す断面図である。同図に示すように、ゲート電
極外領域におけるシリコン基板1と酸化膜2との界面に
シリコン窒化膜11が形成され、酸化膜2とポリシリコ
ンゲート電極3の側面との界面にシリコン窒化膜13が
形成されている。
【0083】シリコン窒化膜11及び13は酸化の進行
を抑制することができるため、スマイル酸化処理時にゲ
ート電極外領域におけるシリコン基板1の表面及びポリ
シリコンゲート電極3の側面からの酸化を効果的に抑制
することができる。なお、シリコン窒化膜11及び13
の代わりに酸化を防止する機能を有する他の素材を用い
た酸化防止層をそれぞれ形成しても良い。
【0084】<実施の形態4>図11〜図18はこの発
明の実施の形態4であるMOSトランジスタの製造方法
を示す断面図である。なお、実施の形態4の製造方法は
図10で示した実施の形態3の構造を得るための方法で
ある。
【0085】まず、図11に示すように、シリコン基板
1に素子分離領域、ウェル領域及びチャネルドープ層
(いずれも図示せず)を形成した後、酸化膜22、ポリ
シリコン層23及びエッチングマスク酸化膜24を順次
堆積する。例えば、酸化膜22、ポリシリコン層23、
及びエッチングマスク酸化膜24の膜厚はそれぞれ8.
0nm、200.0nm及び100.0nmで形成され
る。
【0086】さらに、レジスト25を塗布した後、写真
製版工程を経て、ポリシリコンゲート電極に対応する領
域を残すようにレジスト25をパターニングする。
【0087】次に、図12に示すように、レジスト25
をマスクとしてエッチングマスク酸化膜24をエッチン
グして、ポリシリコンゲート電極形成用のマスク酸化膜
パターン15を形成する。
【0088】そして、図13に示すように、マスク酸化
膜パターン15をマスクに、ポリシリコン層23をエッ
チング(パターニング)して、ポリシリコンゲート電極
3及び酸化膜2を形成する。
【0089】このとき、エッチングは酸化膜22でスト
ップするが、ゲート電極外領域の酸化膜22の一部がエ
ッチング除去されるため、ゲート電極外領域の膜厚が薄
くなった酸化膜2が形成される。例えば、ゲート電極外
領域の酸化膜2の膜厚は5.0nm程度に薄くなる。
【0090】次に、図14に示すように、マスク酸化膜
パターン15及びポリシリコンゲート電極3をマスクと
してリンイオン26を注入して、ソース・ドレイン領域
との一部となるN-領域4を形成する。この際、リンイ
オン26は例えば注入エネルギー20keV、ドーズ量
1×1013/cm2で注入される。
【0091】その後、図15に示すように、NOガス1
0を供給しながらアニール処理を行ってシリコン窒化膜
形成処理(スマイル酸化前処理)を実行する。例えば、
NOガス10を供給しながら1000℃で30秒間アニ
ール処理を行う。
【0092】この工程によって、ポリシリコンゲート電
極3の側面にシリコン窒化膜13が形成されるととも
に、酸化膜2のゲート電極外領域とN-領域4との界面
にシリコン窒化膜11が形成される。これらシリコン窒
化膜11及び13が酸化防止層として機能する。
【0093】窒素は酸化膜2(SiO2)とは反応しな
いため、NOガス10は酸化膜2を通過してN-領域4
中のシリコンと反応する。したがって、酸化膜2のゲー
ト電極外領域とN-領域4との界面にシリコン窒化膜1
1が形成される。
【0094】次に、図16に示すように、酸素雰囲気下
で例えば1100℃、30秒のRTO処理(Rapid Ther
mal oxidation:)によってスマイル酸化処理を行うこと
により、ポリシリコンゲート電極3下の膜厚がエッジ近
傍において厚くなるゲートバーズビーク形状の酸化膜2
を形成する。ポリシリコンゲート電極3直下の酸化膜2
がゲート酸化膜となる。
【0095】この際、シリコン窒化膜11及び13の存
在により、ゲート電極外領域におけるシリコン基板1の
表面(N-領域4)及びポリシリコンゲート電極3の側
面の酸化が抑制されるため、ポリシリコンゲート電極3
の中央部下の膜厚(図9のゲート電極下膜厚d6に相
当)に比べ、ポリシリコンゲート電極3の側面に形成さ
れる酸化膜2aの膜厚(図9のゲート側面膜厚d5に相
当)及びゲート電極外領域における酸化膜2の膜厚(図
9の基板上膜厚d2に相当)は共に薄く形成される。
【0096】なお、ゲート酸化膜がゲートバーズビーク
形状となるのは、スマイル酸化処理時における酸化剤
が、図2に示すような経路で、酸化膜2に伝わって、ポ
リシリコンゲート電極3の下方まで入り込むからであ
る。
【0097】その後、図17に示すように、ポリシリコ
ンゲート電極3(シリコン窒化膜13,酸化膜2a含
む)の側面にサイドウォール6を形成する。サイドウォ
ール6として、例えば、形成幅が30nmのSiO2
考えられる。
【0098】そして、図18に示すように、ポリシリコ
ンゲート電極3及びサイドウォール6をマスクとして、
ヒ素イオン27を注入することにより、Nソース・ドレ
イン領域5を完成する。なお、ヒ素イオンは例えば注入
エネルギー20keV、ドーズ量1×1015/cm2
注入される。
【0099】(変形例1)実施の形態4ではシリコン窒
化膜の形成をNOガス10によって行った。この工程で
NOガス10に代えてNOとO2との混合ガスを流すよ
うにてもよい。例えば、NO:O2=1:1等のガスの
混合比を代えることにより、ポリシリコンゲート電極3
あるいはシリコン基板1(N-領域4)に対する窒化の
度合を変更することができ、ポリシリコンゲート電極3
の側面及びゲート電極外領域のシリコン基板1の表面に
おけるスマイル酸化量を調整することができる。
【0100】(変形例2)実施の形態4ではスマイル酸
化処理をRTO処理で行ったが、FA(FurnaceAnnea
l)処理で行ってもよい。例えば、dry O2で900
℃、30分等のFA処理が考えられる。ドライ酸化に代
えてウェット酸化でも良い。
【0101】FA処理での酸化は十分な時間をかけてR
TO処理に比べ低温で行うため、反応速度より供給量が
律速要因となる。このため、供給する酸化剤に対して十
分な酸化が行われ、ポリシリコンゲート電極3内に深く
食い込ませたゲートバーズビーク形状を得ることができ
る。
【0102】<実施の形態5>図19はこの発明の実施
の形態5であるMOSトランジスタの製造方法における
シリコン窒化膜形成処理を示す断面図である。同図に示
すように、NH3ガス12によってシリコン窒化膜11
及び13を形成している。
【0103】例えば、NH3ガス12を供給しながら1
000℃で30秒間アニール処理を行う。なお、他の工
程は実施の形態4と同様である。
【0104】(変形例)実施の形態5ではシリコン窒化
膜の形成をNH3ガス12によって行った。この工程で
NH3ガス12に代えてNH3とO2との混合ガスを流す
ようにてもよい。例えば、NH3:O2=1:1等のガス
の混合比を代えることにより、ポリシリコンゲート電極
3あるいはシリコン基板1(N-領域4)に対する窒化
の度合を変更することができ、ポリシリコンゲート電極
3の側面及びゲート電極外領域のシリコン基板1の表面
におけるスマイル酸化量を調整することができる。
【0105】<実施の形態6>図20はこの発明の実施
の形態6であるMOSトランジスタの製造方法における
シリコン窒化膜形成処理を示す断面図である。同図に示
すように、プラズマNガス14を供給することによって
シリコン窒化膜11及び13を形成している。
【0106】例えば、プラズマNガス14を供給しなが
ら、400℃、1.3GHzで、30秒間アニール処理
を行う。なお、他の工程は実施の形態4と同様である。
【0107】<実施の形態7>図21〜図26はこの発
明の実施の形態7であるMOSトランジスタの製造方法
を示す断面図である。なお、実施の形態7の製造方法は
図8で示した実施の形態2の構造を得るための方法であ
る。
【0108】まず、実施の形態4と同様に、シリコン基
板1に素子分離領域、ウェル領域及びチャネルドープ層
(いずれも図示せず)を形成した後、酸化膜22、ポリ
シリコン層23及びエッチングマスク酸化膜を順次堆積
する。例えば、酸化膜22、ポリシリコン層23、及び
エッチングマスク酸化膜の膜厚はそれぞれ8.0nm、
200.0nm及び100.0nmで形成される。
【0109】さらに、図21に示すように、実施の形態
4と同様に、パターニングされたレジスト(図示せず)
をマスクとしてエッチングマスク酸化膜をエッチングし
てマスク酸化膜パターン15を形成する。
【0110】そして、図22に示すように、マスク酸化
膜パターン15をマスクに、ポリシリコン層23をエッ
チング(パターニング)する。この際、マスク酸化膜パ
ターン15で覆われていないゲート電極外領域に対応す
るポリシリコン層23の領域も20.0nm程度の厚み
で残存させる。
【0111】次に、図23に示すように、NOガス10
を供給しながらアニール処理を行ってシリコン窒化膜形
成処理を実行する。例えば、NOガス10を供給しなが
ら1000℃で30秒間アニール処理を行う。すなわ
ち、マスク酸化膜パターン15を除き全面に渡ってポリ
シリコン層23が露出した状態でNOガス10によるシ
リコン窒化膜形成処理が実行される。
【0112】マスク酸化膜パターン15で覆われていな
いポリシリコン層23、及びマスク酸化膜パターン15
下のポリシリコン層23の側面が窒化されシリコン窒化
膜16が形成され、窒化されなかったポリシリコン層2
3がポリシリコンゲート電極3となる。
【0113】なお、図23の例では、マスク酸化膜パタ
ーン15で覆われていないポリシリコン層23が表面全
てが窒化された例を示したが、表面の一部が窒化されて
いても良い。
【0114】そして、図24に示すように、マスク酸化
膜パターン15をマスクに、シリコン窒化膜16を異方
性エッチングによってエッチングする。この際、異方性
によるエッチングレートの差を利用して、ゲート電極外
領域のシリコン窒化膜16を全て除去するとともに、ポ
リシリコンゲート電極3の側面に形成されたシリコン窒
化膜16のみをシリコン窒化膜13として残存させるこ
とができる。この際、図23のシリコン窒化膜処理時に
ゲート電極外領域のポリシリコン層23の一部が窒化さ
れずに残存している場合は、残存したポリシリコン層2
3の一部も勿論除去される。
【0115】このとき、エッチングは酸化膜22でスト
ップするが、酸化膜22のポリシリコンゲート電極3下
の領域に比べるとゲート電極外領域がエッチングされる
ことにより薄くなった酸化膜2が形成される。すなわ
ち、ゲート電極外領域の酸化膜2の膜厚が3.0nm程
度と薄くなる。
【0116】次に、図25に示すように、マスク酸化膜
パターン15及びポリシリコンゲート電極3をマスクと
して、リンイオン26を注入してソース・ドレイン領域
の一部となるN-領域4を形成する。この際、リンイオ
ン26は例えば注入エネルギー20keV、ドーズ量1
×1013/cm2で注入される。
【0117】その後、図16〜図18で示した実施の形
態4のスマイル酸化処理、サイドウォール形成処理、ソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、図26に示すように、ゲートバーズビーク形状の
酸化膜2、サイドウォール6及びソース・ドレイン領域
5を形成する。
【0118】この際、シリコン窒化膜13の存在によ
り、スマイル酸化処理時におけるポリシリコンゲート電
極3の側面の酸化が抑制されるため、ポリシリコンゲー
ト電極3中央部下の膜厚(図7のゲート電極下膜厚d6
に相当)に比べ、ポリシリコンゲート電極3の側面に形
成される酸化膜2aの膜厚(図7のゲート側面膜厚d5
に相当)が薄く形成される。
【0119】<実施の形態8>図27〜図30はこの発
明の実施の形態8であるMOSトランジスタの製造方法
を示す断面図である。なお、実施の形態8の製造方法は
図8で示した実施の形態2の構造を得るための方法であ
る。
【0120】まず、実施の形態4と同様に、シリコン基
板1、酸化膜22、ポリシリコン層23及びエッチング
マスク酸化膜を順次堆積する。例えば、酸化膜22、ポ
リシリコン層23、及びエッチングマスク酸化膜の膜厚
はそれぞれ8.0nm、200.0nm及び100.0
nmで形成される。
【0121】さらに、実施の形態4と同様に、パターニ
ングされたレジスト(図示せず)をマスクとしてエッチ
ングマスク酸化膜をエッチングしてマスク酸化膜パター
ン15を形成する。
【0122】そして、図27に示すように、マスク酸化
膜パターン15をマスクに、ポリシリコン層23をエッ
チング(パターニング)する。この際、マスク酸化膜パ
ターン15で覆われていないポリシリコン層23の領域
も20.0nm程度の厚みで残存させる。
【0123】次に、図28に示すように、マスク酸化膜
パターン15をマスクとしてリンイオン26を注入して
-領域4を形成する。この際、リンイオン26は例え
ば注入エネルギー20keV、ドーズ量1×1013/c
2で注入される。
【0124】次に、実施の形態7と同様に、図29に示
すように、NOガス10を供給しながらアニール処理を
行ってスマイル酸化前処理を実行する。例えば、NOガ
ス10を供給しながら1000℃で30秒間アニール処
理を行う。
【0125】その結果、マスク酸化膜パターン15で覆
われていないポリシリコン層23、及びマスク酸化膜パ
ターン15下のポリシリコン層23の側面が窒化されシ
リコン窒化膜16が形成され、窒化されなかったポリシ
リコン層23がポリシリコンゲート電極3となる。
【0126】そして、図24に示した実施の形態7の異
方性エッチング処理、図16〜図18で示した実施の形
態4のスマイル酸化処理、サイドウォール形成処理、ソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、図30に示すように、ゲートバーズビーク形状の
酸化膜2、サイドウォール6及びソース・ドレイン領域
5を形成する。
【0127】この際、シリコン窒化膜13の存在によ
り、スマイル酸化処理時におけるポリシリコンゲート電
極3の側面の酸化が抑制されるため、ポリシリコンゲー
ト電極3の中央部下の膜厚(図7のゲート電極下膜厚d
6に相当)に比べ、ポリシリコンゲート電極3の側面に
形成される酸化膜2aの膜厚(図7のゲート側面膜厚d
5に相当)が薄く形成される。
【0128】実施の形態8の製造方法は、NOガス10
によるアニール処理に先がけてN-領域4形成用のイオ
ン注入処理を行うため、NOガス10によるアニール処
理時(熱処理)にN-領域4を形成するN型不純物が拡
散するため、不純物プロファイルがなだらかになり、N
-領域4にかかる電界が小さくなり、リーク電流を低減
することができる。
【0129】<実施の形態9>図31〜図33はこの発
明の実施の形態9であるMOSトランジスタの製造方法
を示す断面図である。なお、実施の形態9の製造方法は
図8で示した実施の形態2の構造を得るための方法であ
る。
【0130】まず、図21〜図24で示した実施の形態
7と同様な工程を経た後、N-領域4を形成する前にス
マイル酸化処理を実行することにより、図31で示すよ
うにゲートバーズビーク形状の酸化膜2を得る。
【0131】この際、シリコン窒化膜13の存在によ
り、ポリシリコンゲート電極3の側面の酸化が抑制され
るため、ポリシリコンゲート電極3の中央部下の膜厚に
比べ、ポリシリコンゲート電極3の側面に形成される酸
化膜2aの膜厚が薄く形成される。
【0132】次に、図32に示すように、マスク酸化膜
パターン15及びポリシリコンゲート電極3をマスクと
してリンイオン26を注入してN-領域4を形成する。
【0133】次に、図33に示すように、ポリシリコン
ゲート電極3(シリコン窒化膜13,酸化膜2a含む)
の側面にサイドウォール6を形成する。
【0134】その後、図18で示した実施の形態4のソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、ソース・ドレイン領域を形成してMOSトランジ
スタ(図示せず)を完成する。
【0135】このように、実施の形態9の製造方法は、
スマイル酸化処理後にN-領域4を形成するため、スマ
イル酸化処理前よりも膜厚が厚い酸化膜2を介してリン
イオン26を注入することができる。加えて、N-領域
4の形成をスマイル酸化処理より後に行うことにより、
スマイル酸化処理実行時の熱処理の影響は全く生じな
い。
【0136】したがって、形成深さが比較的浅いN-
域4を形成することができ、シャロージャンクション構
造が実現でき、装置の微細化が可能となる。
【0137】<実施の形態10>図34はこの発明の実
施の形態10であるMOSトランジスタの製造方法にお
けるシリコン窒化膜形成工程を示す断面図である。な
お、実施の形態10の製造方法は図6で示した実施の形
態1の構造を得るための方法である。
【0138】まず、図12〜図14で示した実施の形態
4と同様な工程を経た後、図34に示すように、窒素注
入法を用いて上方から窒素イオン18を注入し、酸化膜
2のゲート電極外領域とシリコン基板1との界面にシリ
コン窒化膜11を形成する。したがって、ポリシリコン
ゲート電極3の側面にはシリコン窒化膜が形成されな
い。
【0139】なお、シリコン窒化膜11のみを選択的に
形成すべく、窒素イオン18の注入時のイオン侵入角度
はシリコン基板1に対して垂直であることが望ましく、
さらに、侵入角度のバラツキを抑えたパラレルビームで
の注入が望ましい。例えば、窒素イオン18がシリコン
基板1の表面に到達する程度の注入エネルギーで、ドー
ズ量1×1015/cm2で注入される。なお、窒素イオ
ン18に代えて窒素N2を注入してもよい。
【0140】その後、図16〜図18で示した実施の形
態4のスマイル酸化処理、サイドウォール形成処理、ソ
ース・ドレイン領域形成処理と同様な処理を施すことに
より、ゲートバーズビーク形状の酸化膜2、サイドウォ
ール6及びソース・ドレイン領域5を形成する。
【0141】この際、シリコン窒化膜11の存在によ
り、スマイル処理実行時におけるゲート電極外領域のシ
リコン基板1の表面(N-領域4)酸化が抑制されるた
め、ポリシリコンゲート電極3の中央部下の膜厚(図5
のゲート電極下膜厚d6に相当)に比べ、ゲート電極外
領域における酸化膜2の膜厚(図5の基板上膜厚d2に
相当)は薄く形成される。
【0142】<その他>本実施の形態では、ゲート電極
としてポリシリコンゲート電極を用いたが、シリコン窒
化膜13を側面に形成すれば、ゲート電極を金属層で形
成した場合も同様にシリコン窒化膜13によって酸化抑
制機能が働く。したがって、ポリシリコンゲート電極3
に代えて金属によるゲート電極を用いても、選択酸化技
術を用いることなく同様の効果を奏するため製造コスト
の低減化を図ることができる。
【0143】
【発明の効果】以上説明したように、この発明における
請求項1記載の半導体装置は、ゲート電極外領域の酸化
膜の膜厚を上記のように薄く形成することにより、ゲー
ト電極のエッジ近傍下においても酸化膜にほとんど曲が
り部分が生じない構造が実現するため、MOSトランジ
スタ動作時における電界集中の緩和及び酸化処理時にお
ける半導体基板へのストレスを低減させることができ、
その結果、リーク電流の低減化を図ることができる。
【0144】請求項2記載の半導体装置において、ゲー
ト電極外領域の酸化膜の膜厚を、ゲート電極の中央部下
方の酸化膜の膜厚より薄く形成することにより、上述し
たように、リーク電流の低減化を図ることができる。
【0145】請求項3記載の半導体装置は、酸化防止層
の存在により、酸化処理時にゲート電極外領域の半導体
基板の表面が酸化されるのを効果的に抑制するため、1
回の酸化処理の実行によって、ゲート電極外領域の酸化
膜の膜厚をゲート電極側面に形成される酸化膜の膜厚あ
るいはゲート電極の中央部下方の酸化膜の膜厚より薄く
形成することが可能となる。
【0146】この発明における請求項4記載の半導体装
置は、ゲート電極側面に形成される酸化膜の膜厚を、ゲ
ート電極の中央部下方に形成される酸化膜の膜厚より薄
く形成することにより、MOSトランジスタの供給電流
量の低減を効果的に抑制することができる。
【0147】請求項5記載の半導体装置は、酸化防止層
の存在により、酸化処理時にゲート電極側面が酸化され
るのを効果的に抑制するため、1回の酸化処理の実行に
よって、ゲート電極側面に形成される酸化膜の膜厚をゲ
ート電極の中央部下方の酸化膜の膜厚より薄く形成する
ことが可能となる。
【0148】請求項6記載の半導体装置において、ゲー
ト電極外領域の酸化膜の膜厚を、ゲート電極の中央部下
方の酸化膜の膜厚より薄く形成することにより、さらに
リーク電流の低減化を図ることができる。
【0149】請求項7記載の半導体装置は、第1及び第
2の酸化防止層の存在により、酸化処理時にゲート電極
側面及びゲート電極外領域の半導体基板がそれぞれ酸化
されるのを効果的に抑制するため、1回の酸化処理の実
行によって、ゲート電極側面に形成される酸化膜の膜厚
及びゲート電極外領域の酸化膜の膜厚をそれぞれゲート
電極の中央部下方の酸化膜の膜厚より薄く形成すること
が可能となる。
【0150】この発明における請求項8記載の半導体装
置の製造方法は、ステップ(c)で形成された酸化防止層
の存在により、ステップ(d)の酸化処理時にゲート電極
外領域における半導体基板表面の酸化を効果的に抑制す
るため、1回の酸化処理実行によって、確実にゲート電
極外領域の酸化膜の膜厚が、ゲート電極側面に形成され
る酸化膜の膜厚より薄くなるように形成できる。
【0151】したがって、ゲート電極のエッジ近傍下に
おいてもほとんど曲がり部分が生じない構造の酸化膜を
得ることができるため、MOSトランジスタの動作時に
おける電界集中の緩和及び酸化処理時の半導体基板への
ストレスを低減させることができ、その結果、リーク電
流の低減化を図ることができる。
【0152】請求項9記載の半導体装置の製造方法によ
って製造されるMOSトランジスタは、ゲート電極外領
域の酸化膜の膜厚を、ゲート電極の中央部下方の酸化膜
の膜厚より薄く形成することにより、上述したように、
リーク電流の低減化を図ることができる。
【0153】請求項10記載の半導体装置の製造方法
は、酸化防止機能を有し、酸化膜より半導体基板との反
応性が高い気体を上方から注入することにより、ゲート
電極外領域における酸化膜と半導体基板との間に酸化防
止層を確実に形成することができる。
【0154】この発明における請求項11記載の半導体
装置の製造方法は、ステップ(c)で形成された第1の酸
化防止層の存在により、ステップ(d)の酸化処理時にゲ
ート電極側面の酸化を効果的に抑制するため、確実にゲ
ート電極側面に形成される酸化膜の膜厚が、ゲート電極
の中央部下方の酸化膜の膜厚より薄くなるように形成す
ることができ、その結果、MOSトランジスタの供給電
流量の低減を効果的に抑制することができる。
【0155】請求項12記載の半導体装置の製造方法
は、ステップ(b)でゲート電極外領域に導電層の一部を
残存させることにより、ステップ(c)実行時に、ゲート
電極外領域の酸化膜と半導体基板との間に酸化防止層が
形成されるのを確実に回避することができる。
【0156】請求項13記載の半導体装置の製造方法
は、ソース・ドレイン領域形成用の不純物注入処理の一
部であるステップ(e-1)を、ステップ(c)の酸化防止層形
成処理に先がけて行うことにより、ステップ(c)の熱処
理時の拡散現象を利用して、ソース・ドレイン領域の不
純物プロファイルをなだらかにしてリーク電流の低減化
を図ることができる。
【0157】請求項14記載の半導体装置の製造方法
は、ソース・ドレイン領域形成用の不純物注入処理の一
部であるステップ(e-1)を、ステップ(d)の酸化処理後に
実行するため、ステップ(d)前より膜厚が厚くなった酸
化膜を介して不純物を導入することにより、比較的浅い
領域にソース・ドレイン領域の一部を形成することがで
きる。
【0158】請求項15記載の半導体装置の製造方法
は、ステップ(c)で酸化防止機能を有し、ゲート電極を
含む導電層と反応する気体を供給することにより、ゲー
ト電極側面に確実に第1の酸化防止層を形成することが
できる。
【0159】請求項16記載の半導体装置の製造方法
は、ステップ(c)で形成された第2の酸化防止層の存在
により、ステップ(d)の酸化処理時にゲート電極外領域
における半導体基板の酸化を効果的に抑制するため、確
実にゲート電極外領域の酸化膜の膜厚が、ゲート電極の
中央部下方の酸化膜の膜厚より薄くなるように形成する
ことができ、その結果、リーク電流の低減化を図ること
ができる。
【0160】請求項17記載の半導体装置の製造方法
は、ステップ(c)で酸化防止機能を有し、ゲート電極と
反応し、酸化膜よりも半導体基板との反応性が高い気体
を供給することにより、ゲート電極側面に確実に第1の
酸化防止層を形成するとともに、ゲート電極外領域にお
ける酸化膜と半導体基板との間に確実に第2の酸化防止
層を形成することができる。
【図面の簡単な説明】
【図1】 シリコン窒化膜形成処理を示す断面図であ
る。
【図2】 図1で示す構造に対するスマイル酸化処理を
示す断面図である。
【図3】 スマイル酸化前のポリシリコンゲート電極の
ゲートエッジ周辺を示す断面図である。
【図4】 スマイル酸化後のゲートエッジ周辺を示す断
面図である。
【図5】 この発明の実施の形態1の原理となるMOS
トランジスタにおけるゲート電極エッジ近傍領域を示す
断面図である。
【図6】 実施の形態1の実際のMOSトランジスタに
おけるゲート電極エッジ近傍領域を示す断面図である。
【図7】 実施の形態2の原理となるMOSトランジス
タにおけるゲート電極エッジ近傍領域を示す断面図であ
る。
【図8】 実施の形態2の実際のMOSトランジスタに
おけるゲート電極エッジ近傍領域を示す断面図である。
【図9】 実施の形態3の原理となるMOSトランジス
タにおけるゲート電極エッジ近傍領域を示す断面図であ
る。
【図10】 実施の形態3の実際のMOSトランジスタ
におけるゲート電極エッジ近傍領域を示す断面図であ
る。
【図11】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図12】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図13】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図14】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図15】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図16】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図17】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図18】 実施の形態4のMOSトランジスタの製造
方法を示す断面図である。
【図19】 実施の形態5のMOSトランジスタの製造
方法におけるシリコン窒化膜形成工程を示す断面図であ
る。
【図20】 実施の形態6のMOSトランジスタの製造
方法におけるシリコン窒化膜形成工程を示す断面図であ
る。
【図21】 実施の形態7のMOSトランジスタの製造
方法を示す断面図である。
【図22】 実施の形態7のMOSトランジスタの製造
方法を示す断面図である。
【図23】 実施の形態7のMOSトランジスタの製造
方法を示す断面図である。
【図24】 実施の形態7のMOSトランジスタの製造
方法を示す断面図である。
【図25】 実施の形態7のMOSトランジスタの製造
方法を示す断面図である。
【図26】 実施の形態7のMOSトランジスタの製造
方法を示す断面図である。
【図27】 実施の形態8のMOSトランジスタの製造
方法を示す断面図である。
【図28】 実施の形態8のMOSトランジスタの製造
方法を示す断面図である。
【図29】 実施の形態8のMOSトランジスタの製造
方法を示す断面図である。
【図30】 実施の形態8のMOSトランジスタの製造
方法を示す断面図である。
【図31】 実施の形態9のMOSトランジスタの製造
方法を示す断面図である。
【図32】 実施の形態9のMOSトランジスタの製造
方法を示す断面図である。
【図33】 実施の形態9のMOSトランジスタの製造
方法を示す断面図である。
【図34】 実施の形態10のMOSトランジスタの製
造方法におけるシリコン窒化膜形成工程を示す断面図で
ある。
【図35】 スマイル酸化処理実行前のゲート構造を示
す断面図である。
【図36】 スマイル酸化処理実行後のゲート構造を示
す断面図である。
【符号の説明】
1 シリコン基板、2 酸化膜、3 ポリシリコンゲー
ト電極、10 NOガス、11,13 シリコン窒化
膜、12 NH3ガス、14 プラズマNガス、17
酸化剤、18 窒素イオン。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F058 BA06 BC02 BE10 BF56 BF62 BJ01 BJ10 5F140 AA24 BA01 BD18 BE07 BF01 BF04 BF42 BG10 BG12 BG14 BG20 BG38 BG44 BG50 BG52 BG56 BH15 BH22 BH45 BK02 BK13 BK21

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板と、 前記半導体基板上に形成される酸化膜と、 前記酸化膜上に選択的に形成されるゲート電極とを有す
    るMOSトランジスタを含む半導体装置であって、 前記酸化膜は前記ゲート電極の下方及び側面並びにそれ
    以外の領域であるゲート電極外領域における前記半導体
    基板上に形成され、 前記ゲート電極下の前記酸化膜は、前記ゲート電極のエ
    ッジ近傍下が中央部下より膜厚が厚くなるように形成さ
    れ、 かつ前記ゲート電極外領域の前記酸化膜の膜厚は、前記
    ゲート電極側面に形成される前記酸化膜の膜厚より薄く
    形成されることを特徴とする、半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置であって、 前記ゲート電極外領域の前記酸化膜の膜厚は、前記ゲー
    ト電極の中央部下方の前記酸化膜の膜厚より薄く形成さ
    れることを特徴とする、半導体装置。
  3. 【請求項3】 請求項1あるいは請求項2記載の半導体
    装置であって、 前記ゲート電極外領域における前記半導体基板と前記酸
    化膜との間に酸化防止材料からなる酸化防止層をさらに
    備える、半導体装置。
  4. 【請求項4】 半導体基板と、 前記半導体基板上に形成される酸化膜と、 前記酸化膜上に選択的に形成されるゲート電極とを有す
    るMOSトランジスタを含む半導体装置であって、 前記酸化膜は前記ゲート電極の下方及び側面に形成さ
    れ、 前記ゲート電極下の前記酸化膜は、前記ゲート電極のエ
    ッジ近傍下が中央部下より膜厚が厚くなるように形成さ
    れ、 かつ前記ゲート電極側面に形成される前記酸化膜の膜厚
    は、前記ゲート電極の中央部下方に形成される前記酸化
    膜の膜厚より薄く形成されることを特徴とする、半導体
    装置。
  5. 【請求項5】 請求項4記載の半導体装置であって、 前記ゲート電極の側面と前記酸化膜との間に酸化防止剤
    からなる酸化防止層をさらに備える、半導体装置。
  6. 【請求項6】 請求項4記載の半導体装置であって、 前記酸化膜は前記ゲート電極の下方及び側面以外の領域
    であるゲート電極外領域の前記半導体基板上にされに形
    成され、 前記ゲート電極外領域の前記酸化膜の膜厚は、前記ゲー
    ト電極の中央部下方に形成される前記酸化膜の膜厚より
    薄く形成されることを特徴とする、半導体装置。
  7. 【請求項7】 請求項6記載の半導体装置であって、 前記ゲート電極の側面と前記酸化膜との間に酸化防止剤
    からなる第1の酸化防止層と、 前記ゲート電極外領域における前記半導体基板と前記酸
    化膜との間に酸化防止剤からなる第2の酸化防止層とを
    さらに備える、半導体装置。
  8. 【請求項8】 (a)半導体基板上に酸化膜、導電層を順
    次堆積するステップと、 (b)前記導電層をパターニングしてゲート電極を形成す
    るステップとを備え、前記ステップ(b)の実行により前
    記酸化膜は前記ゲート電極が形成されていないゲート電
    極外領域において膜厚が薄くなり、 (c)前記ゲート電極外領域における前記酸化膜と前記半
    導体基板との間に、酸化防止材料からなる酸化防止層を
    形成するステップと、 (d)前記ステップ(c)後に実行され、前記半導体基板上の
    全体に渡って酸化処理を施すステップと、 (e)前記ゲート電極をマスクとして、所定の導電型の不
    純物を導入することにより前記半導体基板の表面内にソ
    ース・ドレイン領域を形成するステップとをさらに備
    え、 前記ゲート電極、前記ゲート電極下の前記酸化膜及び前
    記ソース・ドレイン領域によってMOSトランジスタが
    構成され、 前記ステップ(d)の実行によって、前記ゲート電極下の
    前記酸化膜は、前記ゲート電極側面上に形成されるとと
    もに前記ゲート電極のエッジ近傍下が中央部下より膜厚
    が厚くなるように形成され、 かつ前記ゲート電極外領域の前記酸化膜の膜厚は、前記
    ゲート電極側面に形成される前記酸化膜の膜厚より薄く
    なることを特徴とする、半導体装置の製造方法。
  9. 【請求項9】 請求項8記載の半導体装置の製造方法で
    あって、 前記ステップ(d)の実行によって、前記ゲート電極外領
    域の前記酸化膜の膜厚は、前記ゲート電極の中央部下方
    の前記酸化膜の膜厚より薄く形成される、半導体装置の
    製造方法。
  10. 【請求項10】 請求項8あるいは請求項9記載の半導
    体装置の製造方法であって、 前記ステップ(c)は、ゲート電極をマスクとして、酸化
    防止機能を有し、前記酸化膜より前記半導体基板との反
    応性が高い気体を上方から注入して前記酸化防止層を形
    成するステップを含む、半導体装置の製造方法。
  11. 【請求項11】 (a)半導体基板上に酸化膜、導電層を
    順次堆積するステップと、 (b)前記導電層をパターニングしてゲート電極を形成す
    るステップと、 (c)前記ゲート電極側面に、酸化防止材料からなる第1
    の酸化防止層を形成するステップと、 (d)前記ステップ(c)後に実行され、前記半導体基板上の
    全体に渡って酸化処理を施すステップと、 (e)前記ゲート電極をマスクとして、所定の導電型の不
    純物を導入することにより前記半導体基板の表面内にソ
    ース・ドレイン領域を形成するステップとを備え、 前記ゲート電極、前記ゲート電極下の前記酸化膜及び前
    記ソース・ドレイン領域によってMOSトランジスタが
    構成され、 前記ステップ(d)の実行によって、前記ゲート電極下の
    前記酸化膜は、前記ゲート電極側面に形成されるととも
    に前記ゲート電極のエッジ近傍下が中央部下より膜厚が
    厚くなるように形成され、 かつ前記ゲート電極側面に形成される前記酸化膜の膜厚
    は、前記ゲート電極の中央部下方の前記酸化膜の膜厚よ
    り薄くなることを特徴とする、半導体装置の製造方法。
  12. 【請求項12】 請求項11記載の半導体装置の製造方
    法であって、 前記ステップ(b)は、前記ゲート電極形成領域以外のゲ
    ート電極外領域の前記導線層の一部を残存させるステッ
    プを含み、 前記ステップ(c)は、前記第1の酸化防止層形成後に、
    前記ゲート電極外領域の前記導電層及び前記第1の酸化
    防止層を除去するステップをさらに備える、半導体装置
    の製造方法。
  13. 【請求項13】 請求項12記載の半導体装置の製造方
    法であって、 前記ステップ(c)は熱処理を含み、 前記ステップ(e)は、 (e-1)第1の不純物濃度で前記所定の導電型の不純物を
    導入するステップと、 (e-2)前記第1の不純物濃度より高い第2の不純物濃度
    で前記所定の導電型の不純物を導入するステップとを含
    み、 前記ステップ(e-1)は前記ステップ(c)より前に実行され
    ることを特徴とする、半導体装置の製造方法。
  14. 【請求項14】 請求項12記載の半導体装置の製造方
    法であって、 前記ステップ(e)は、 (e-1)第1の不純物濃度で前記所定の導電型の不純物を
    導入するステップと、 (e-2)前記第1の不純物濃度より高い第2の不純物濃度
    で前記所定の導電型の不純物を導入するステップとを含
    み、 前記ステップ(e-1)は前記ステップ(d)の後に実行される
    ことを特徴とする、半導体装置の製造方法。
  15. 【請求項15】 請求項11ないし請求項14のうち、
    いずれか1項に記載の半導体装置の製造方法であって、 前記ステップ(c)は、酸化防止機能を有し、前記ゲート
    電極を含む前記導電層と反応する気体を供給するステッ
    プを含む、半導体装置の製造方法。
  16. 【請求項16】 請求項11記載の半導体装置の製造方
    法であって、 前記ステップ(b)の実行により、前記酸化膜は前記ゲー
    ト電極が形成されていないゲート電極外領域において膜
    厚が薄くなり、 前記ステップ(c)は、前記ゲート電極外領域の前記酸化
    膜と前記半導体基板との間に酸化防止材料からなる第2
    の酸化防止層をさらに形成するステップを含み、 前記ステップ(d)の実行によって、前記ゲート電極外領
    域の前記酸化膜の膜厚は、前記ゲート電極の中央部下方
    に形成される前記酸化膜の膜厚より薄く形成される、半
    導体装置の製造方法。
  17. 【請求項17】 請求項16記載の半導体装置の製造方
    法であって、 前記ステップ(c)は、酸化防止機能を有し、前記ゲート
    電極と反応し、前記酸化膜よりも前記半導体基板との反
    応性が高い気体を供給するステップを含む、半導体装置
    の製造方法。
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