JP4145802B2 - 基板表面上に厚みの異なる酸化物層を形成する方法 - Google Patents

基板表面上に厚みの異なる酸化物層を形成する方法 Download PDF

Info

Publication number
JP4145802B2
JP4145802B2 JP2003572081A JP2003572081A JP4145802B2 JP 4145802 B2 JP4145802 B2 JP 4145802B2 JP 2003572081 A JP2003572081 A JP 2003572081A JP 2003572081 A JP2003572081 A JP 2003572081A JP 4145802 B2 JP4145802 B2 JP 4145802B2
Authority
JP
Japan
Prior art keywords
oxide
substrate
thickness
layer
predetermined
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003572081A
Other languages
English (en)
Other versions
JP2005518675A5 (ja
JP2005518675A (ja
Inventor
ビークツォレク カルシュテン
グレーチュ フォーク
クリューゲル シュテファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10207122A external-priority patent/DE10207122B4/de
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2005518675A publication Critical patent/JP2005518675A/ja
Publication of JP2005518675A5 publication Critical patent/JP2005518675A5/ja
Application granted granted Critical
Publication of JP4145802B2 publication Critical patent/JP4145802B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体回路の製造分野に関連し、さらに詳細には半導体装置の製造の際に、基板表面上に酸化物層を形成する方法に関する。
集積回路の製造プロセス中の様々な製造段階で、様々な異なった目的のために基板（例えば、シリコン基板）の表面上に、異なった厚みを持つ酸化物の層を幾層か形成する。例えば、比較的厚い酸化物層（酸化膜）がほとんどの電気的な絶縁目的の場合には必要である。しかしながら、金属酸化物シリコン（ＭＯＳ）デバイスにおいては、ソース、ドレインおよびチャネルからゲートを絶縁するゲート酸化膜は、ゲートに印加される電位が基板中の電荷キャリアに効果的に影響を及ぼして、それによりチャネルを形成することができるように、できるだけ薄くすることが求められている。
近年における、基板上に形成することができるデバイスの微細化の絶え間ない進展によって、ほんの数ナノメータのレンジのゲート酸化膜を有するＭＯＳデバイス（ＣＭＯＳデバイス、ＰＭＯＳデバイス、ＮＭＯＳデバイスなどを含む）の実現が求められてきた。これは本質的には、ＭＯＳデバイスの寸法が減少するにつれて、チャネル長がソースおよびドレイン接合の空乏領域幅の寸法に近づいているという事実に起因するものである。その結果、チャネル領域のある部分は、ゲート電圧による影響なしに、部分的に空乏化する。この効果を補償するために、より薄くしたゲート酸化膜が必要なのである。
このような状況において、低い欠陥率を持つ、つまりゲート酸化膜中のドーパントが最小化され、結晶欠陥が極小化された非常に薄いゲート酸化膜を実現するために過去様々な努力が行われてきた。
しかしながら、より薄くしたゲート酸化膜を緊急に実現させなければならない一方で、異なった供給電圧で動作する単一のチップ上に回路またはデバイスを集積化したいという要求も高まっている。実際、非常に高い集積レベルを実現するためには同じチップ上に異なった機能を実現するデバイスを集積しなければならない。従って、ＭＯＳデバイスのデバイスが動作する所定の供給電圧において、ドレイン電流はゲート酸化膜の厚みに逆比例するから、異なる厚みのゲート酸化膜を持つＭＯＳデバイスは、複雑な回路に対して非常に異なった要件を満たすように形成される。さらに、非常に複雑な動作をする最も新しい集積回路ではいわゆるデュアルゲート酸化膜、つまりＰチャネル上のゲート酸化膜とＮチャネル上のゲート酸化膜とが異なった厚みを持つＣＭＯＳデバイスを実現する必要がある。
一般的に、そのようなデュアルゲート酸化膜デバイスにおける厚みの差は通常１０分の２〜３の幅に収まっていなければならない。その結果、デュアルゲート酸化膜の形成は集積回路装置の製造における難題となっている。従って、厚みの差が非常に小さいデュアルゲート酸化膜を高い信頼度で形成する方法を提供することがとても望ましい。
デュアルゲート酸化膜を形成するのに一般的に用いられている２つの従来技術の方法を、図１ａ−１ｄおよび図２ａ−２ｅを参照して以下で説明する。図１ａ−１ｄにおいて、参照符号１は基板（例えばシリコンウェハ）を示し、当該基板の上面の部分２，３に、それぞれ異なった厚みの２つの酸化膜を形成しなければならない。図１ａ−１ｄに示された従来技術の方法によると、厚い酸化膜の形成対象となる基板の表面部分（この例では、部分３）が最初にレジスト層６でマスクされ、薄い酸化膜の形成対象となる基板の表面部分（この例では部分３）に多薬量（高ドーズ）および高エネルギーのイオン注入を行ってその部分に深刻な損傷を与えるようにする（図１ｂを参照）。
その後、図１ｃに図示されている次のステップで、レジスト層６が除去される。最後に、基板１に対して、従来のゲート酸化プロセスが実行される。部分３に注入されたイオンによって生じた損傷のために、部分３における酸素の拡散が促進され、その結果、図１ｄに図示されるように、基板１の表面の部分３に厚い酸化膜が成長する。
上述の従来技術の方法は、マスキング工程が一回で済むという点で有利である。しかしながら、この方法は高温の酸化プロセスを必要とし、従って、超薄ゲート酸化膜プロセスのための他のアプローチにおいては使用できない。事実、高温酸化プロセスは基板に注入されたイオンの濃度プロファイルを変化させ、それによって最終デバイスの電気的な振る舞いに影響を与えることを理解しておく必要がある。最後に、上述の図１ａ−１ｄで説明した従来技術の方法は、最終デバイスの信頼性を低下させる、厚い酸化膜が早熟破損（premature failure）を引きおこしがちであるという欠点がある。
デュアルゲート酸化膜を形成するための別の従来技術の方法を、図２ａ−２ｅを参照して以下説明する。先に説明した従来技術の方法の場合と同様に、図２ａ−２ｅでは基板１の上面に部分２および３があるものとして図示している。最初のステップでは、図２ｂに図示されるように、厚い酸化膜５が部分２および３の両方の上に形成される。このためには一般的なプロセス、例えば熱酸化プロセスを実行することができる。
その後、図２ｃに示すように、より厚い酸化膜の形成対象となる基板の表面部分２が、例えばマスキングレジスト６を用いてマスクされる。図２ｄに示すように、次のステップで、薄い酸化膜の形成対象となる基板１の表面部分３から酸化膜５を取り除く。このために、基板１に対してウェットエッチングまたはドライエッチングのプロセスを実行する。次に、レジスト層６を取り除いて、従来の熱酸化のプロセスによって表面部分２および３の両方に第２のゲート酸化膜を成長させる。結果として、部分３上には最終酸化膜３’が得られ、部分２上には最終酸化膜５’が得られる。最終層５’の厚みは最初の層５の厚みと大きくは違わず、最終層３’および５’は所定の、所望の厚みの差を持つ。
上述の従来技術の方法には、２つの酸化膜５’および３’の厚みの差が３０オングストロームより大きいという欠点がある。この大きな厚みの差によって、最終デバイスに所望の電気的動作特性を発揮させることが困難になる。
上述の問題点に鑑みて、従来技術の欠点を一つ以上解決する、または少なくともその影響を低減する、デュアルゲート酸化膜の改良された形成方法を提供することが望ましい。
発明の概要
一般的に、本発明は異なった厚みを持つ酸化膜を形成する様々な方法に関連し、マスキング工程数を減らすことができ、および／または高温プロセスを実質的になくしている。この目的において、第１実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの窒化酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの窒化酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するステップを含む。さらに、本方法は、基板の表面の少なくとも一つの第１部分上の窒化酸化物の初期層を対応する第１の所定の厚みにまで薄くするステップを含む。さらに、本方法は、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する第２の所定の異なった厚みにまで薄くするステップを含む。
本発明の他の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの窒化酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの窒化酸化物の第２層を形成する方法である。特に、本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップを含む。さらに、この酸化物の初期層を窒素を含む雰囲気中でアニールして、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するようにする。さらに、本方法は、基板の表面の少なくとも一つの第１部分上の窒化酸化物の初期層を対応する第１の所定の厚みにまで薄くするステップと、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する第２の所定の異なった厚みにまで薄くするステップとを含む。
本発明のさらに他の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの窒化酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの窒化酸化物の第２層を形成する方法である。本方法は、窒素を含む雰囲気中で少なくとも一つの酸化物層を熱成長させて、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するステップを含む。さらに、本方法は、基板の表面の少なくとも一つの第１部分上の窒化酸化物の初期層を対応する第１の所定の厚みにまで薄くするステップと、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する第２の所定の異なった厚みにまで薄くするステップとを含む。
本発明のさらに他の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するステップと、基板の表面の少なくとも一つの第１部分上の窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１の中間の厚みにまで薄くするステップとを含む。さらに、本方法は、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を、前記第１の中間の厚みとは異なる、対応する第２の所定の厚みよりも薄い第２の中間の厚みにまで薄くするステップを含む。さらに、一つの酸化物層を窒化酸化物の少なくとも２つの層に付加して、所定の異なった厚みを持つ、酸化物の少なくとも２つの層を得るようにする。
本発明のさらに他の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、この酸化物の初期層を窒素を含む雰囲気中でアニールして、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するステップとを含む。さらに、本方法は、基板の表面の少なくとも一つの第１部分上の窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１の中間の厚みにまで薄くするステップと、基板表面の少なくとも一つの第２部分上の窒化酸化物の初期層を、第１の中間の厚みとは異なる、対応する第２の所定の厚みより薄い、第２の中間の厚みにまで薄くするステップとを含む。
本発明の例示としての別の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するように、少なくとも一つの酸化物層を窒素を含む雰囲気中で熱成長させるステップと、基板表面の少なくとも一つの第１部分上の窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１の中間の厚みにまで薄くするステップとを含む。さらに、本方法は、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を、前記第１の中間の厚みとは異なる、対応する第２の所定の厚みよりも薄い第２の中間の厚みにまで薄くするステップと、所定の異なる厚みを持つ少なくとも２つの酸化物層を得るように、少なくとも２つの窒化酸化物層上に酸化物層を熱成長させるステップとを含む。
本発明の別の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期の厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、この酸化物の初期層を窒素を含む雰囲気中でアニールして、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するステップとを含む。さらに、本方法は、基板の表面の少なくとも一つの第１部分上の窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１の中間の厚みにまで薄くするステップと、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を、前記第１の中間の厚みとは異なる、対応する第２の所定の厚みよりも薄い第２の中間の厚みにまで薄くするステップとを含む。最後に、化学気相成長（ＣＶＤ）により少なくとも２つの窒化酸化物層の上に酸化物層をデポジションして、所定の異なった厚みを持つ少なくとも２つの酸化物層を得る。
本発明のさらに他の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するように、少なくとも一つの酸化物層を窒素を含む雰囲気中で熱成長させるステップと、基板表面の少なくとも一つの第１部分上の窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１の中間の厚みにまで薄くするステップとを含む。さらに、本方法は、基板の表面の少なくとも一つの第２部分上の窒化酸化物の初期層を、前記第１の中間の厚みとは異なる、対応する第２の所定の厚みよりも薄い第２の中間の厚みにまで薄くするステップを含む。さらに、化学気相成長（ＣＶＤ）プロセスにより、少なくとも２つの窒化酸化物層の上に酸化物層をデポジションして、所定の異なった厚みを持つ少なくとも２つの酸化物層を得る。
本発明の別の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期の厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、この酸化物の初期層を窒素を含む雰囲気中でアニールして、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するステップとを含む。さらに、この窒化酸化物の初期層を、薄い酸化物層の形成対象となる基板表面の少なくとも一つの第１部分から除去して、厚い酸化物層の形成対象となる基板表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する所定の厚みよりも薄い厚みにまで薄くする。さらに、本方法は、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分上に酸化物層を熱成長させて、所定の異なった厚みを持つ少なくとも２つの酸化物層を得る。
本発明のさらに別の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するように、少なくとも一つの酸化物層を窒素を含む雰囲気中で熱成長させるステップを含む。さらに、この窒化酸化物層を、薄い酸化物層の形成対象となる基板表面の少なくとも一つの第１部分から除去して、厚い酸化物層の形成対象となる基板表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する所定の厚みよりも薄い厚みにまで薄くする。さらに、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分上に、酸化物層を熱成長させて、所定の異なった厚みを持つ少なくとも２つの酸化物層を得る。
本発明の別の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期の厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、この酸化物の初期層を窒素を含む雰囲気中でアニールして、基板表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するステップとを含む。さらに、この窒化酸化物層を、薄い酸化物層の形成対象となる基板表面の少なくとも一つの第１部分から除去して、厚い酸化物層の形成対象となる基板表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する所定の厚みよりも薄い厚みにまで薄くする。さらに、基板表面上の少なくとも一つの第１および第２部分上に酸化物層をデポジションして、所定の異なった厚みを持つ少なくとも２つの酸化物層を得る。
本発明のさらに他の実施形態に従った本発明の方法は、基板表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの酸化物の第１層、および基板表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの酸化物の第２層を形成する方法である。本方法は、基板の表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するように、少なくとも一つの酸化物層を窒素を含む雰囲気中で熱成長させるステップを含む。さらに、この窒化酸化物層を、薄い酸化物層の形成対象となる基板表面の少なくとも一つの第１部分から除去して、厚い酸化物層の形成対象となる基板表面の少なくとも一つの第２部分上の窒化酸化物の初期層を対応する所定の厚みよりも薄い厚みにまで薄くする。さらに、基板表面上の少なくとも一つの第１および第２部分上に酸化物層をデポジションして、所定の異なった厚みを持つ少なくとも２つの酸化物層を得る。
本発明は、添付の図面とともに、以下の説明を参照することによって理解できる。図面 中、類似の参照符号は類似の要素を示す。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図している、ことを理解してもらいたい。
本発明の例示としての実施形態を以下説明する。明確化のために、本明細書では実施物の構造すべてを説明しているわけではない。そのような現実の実施形態の開発においては、例えばシステム関連の順守事項およびビジネス上の制約など、実用化の事例毎に異なる、開発者の特定の目標を達成するために、数々の実施に則した判断を行わなければならないことは当然理解してもらえるだろう。さらに、そのような開発努力は複雑で時間のかかるものであるかもしれないが、それにもかかわらず本明細書の開示による利益を得た当業者にとっては日常作業に過ぎないことも理解できるであろう。
本発明を添付の図面を参照して説明する。図面において半導体装置の様々な領域および構造が非常に精密な、はっきりとした構造およびプロファイルを持つように描かれているが、当業者であれば、実際にはこれらの領域および構造は図面に描かれているようには精密ではないことを理解している。さらに、図面に描かれた様々な構造およびドーピングされた領域の相対的な大きさは、製造されたデバイス上のそれらの構造および領域のサイズに対して誇張され、または縮小されていることがある。それにもかかわらず、添付の図面は本発明の例示的な実施形態を説明する目的で含まれているものである。本明細書において使用される用語および言い回しは、関連技術分野の当業者によるそれらの用語および言い回しの理解と一致する意味を持つものとして理解され、解釈されるべきである。用語または言い回しの特別な定義、つまり当業者によって通常および一般的に理解される意味とは異なった定義を、本明細書における用語または言い回しの一貫した用法によってほのめかそうとするものではない。ある用語や言い回しに対して特別な意味、つまり当業者によって理解されるのとは違う意味を持たせようとする場合には、そのような特別な定義は、直接的かつ明確にその用語または言い回しの特別な定義を与える定義付けとして、明細書に明白に記載される。
ここで開示される、基板上に酸化物層を形成する方法は、ＣＭＯＳトランジスタのデュアルゲート酸化膜を形成するために使用する際に特に有利であることがわかっている。このため、以下の例では、本発明の方法の対応する実施形態としてＣＭＯＳトランジスタのデュアルゲート酸化膜を形成するために用いる。しかしながら、本発明はＣＭＯＳトランジスタのデュアルゲート酸化膜形成に限定されるものではなく、基板上に異なった厚みを持つ複数の酸化物層を形成することが要求されるどのような場合においても用いることができることに注意すべきである。さらに本発明に従って、単一のＣＭＯＳトランジスタのための単一のデュアルゲート層を形成できるだけでなく、対応する複数のトランジスタのためのいくつかのデュアルゲート酸化膜を形成可能であることを理解すべきである。
図３ａ−３ｇ、図４ａ−４ｇおよび図５ａ−５ｆにおいて、参照符号１はＣＭＯＳトランジスタがその上に形成される基板、例えばシリコンウェハの任意の部位を示している。この任意部位の上面は、当業者に周知のプロセスに従って前もって形成された分離（アイソレーション）構造４によって、部分２と部分３とに分割される。図３−５に描かれた特別なケースでは、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造が形成されていると仮定する。しかしながら、他の分離構造、例えばＬＯＣＯＳ（シリコンの局所酸化法）構造をＳＴＩ構造の代わりに形成することも可能である。使用される方法にかかわらず、分離構造４は本質的に酸化シリコンなどの絶縁材料を含む。
さらにこれらの図面においては、参照符号６および８は、対応するマスキング・レジストの層を示し、参照符号５は部分２および３の両方の上に形成される初期層を示す。図３ｄ−３ｆ、図４ｄ−４ｇ、および図５ｆにおいて、参照符号７および９はそれぞれ基板の部分３および２の上に形成される最終層を示す。図４ｄ−４ｆおよび図５ｅにおいて、参照符号７’および９’はそれぞれ部分３および２の上に形成される中間層を示す。
次に、図面に描かれているデバイスを形成するためのプロセスの流れ（フロー）の例示的な実施形態について説明する。図３ａ−３ｇにおいては、本発明の一実施形態に従って、例えば窒化酸素の初期層５を表面部分２および３の両方の上に形成する（図３ｂ）。この初期層５は、始めに酸化物の初期層を熱成長させて、この酸化物の初期層を窒素を含む雰囲気、例えばアンモニア（ＮＨ３）、一酸化二窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）またはそれらの混合物を含む雰囲気中でアニールすることにより形成できる。または、初期層５は、窒素を含む雰囲気（nitrous atmosphere）、例えば一酸化二窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）またはそれらの混合物を含む雰囲気中で直接熱成長させることもできる。
窒化酸化物の初期層５は、部分２および３のそれぞれに形成される酸化物層の最終的な所定の厚みのどちらよりも厚く形成される。例えば、窒化酸化物層５は、最終層の所望の所定の厚みを約１０％から５０％ほど超える厚みに形成されうる。
初期層５が形成された後、最終的に厚い層の形成対象となる基板表面の部分（この例では部分２であるが、部分３も同様に選択可能）をマスクする。マスキングは、例えばフォトレジストのマスキング層６をデポジションすることで行う。部分２のマスキングは、適切なフォトリソグラフィー工程を含む、当該技術分野で周知の方法に従って実行することができる。
マスキング層６で基板の部分２を覆いながら、初期層５の覆われていない部分３を、層７の最終的な厚みに対応する厚みにまで薄くする。部分３上の層５の薄膜化は、例えば層５をウェットエッチングすることによって実行可能である。この目的のために、一実施形態として、基板をアンモニウムと過酸化物の混合液に所定の時間浸しておくことができる。アンモニウムと過酸化物の混合液は所定のエッチング速度を有する。これとの関係で、窒化酸化物層をウェットエッチングすることによって、最終層の厚みは本質的に所定の厚みに対応しうることに注意すべきである。実際のところ、エッチング混合液のエッチング速度を前もって決定することができ、そして窒化酸化物は本質的に一定の速度でウェットエッチングされるので、層７の最終的な厚みは、エッチング工程のエッチング時間を選択することで、高い信頼性および再現性において予め定めることができる。
図３ｄを参照して、表面の部分３上の初期層５は所望の所定の厚みにまで薄くして、部分３上の窒化酸化物の最終層７を得る。その後、部分２上のマスキング層６を取り除いて、部分３をマスキング層８でマスクする。マスキング層８は、部分２上のマスキング層６（図３ｃを参照）の場合と同様に、例えばフォトレジストを含んで構成される。次に、表面の部分２上の被覆されていない、初期の窒化酸化物層５を、部分３上に形成された層７の厚みとは異なる第２の所定の厚みにまで薄くする。先に部分３上の層５に関して説明したのと同様に、部分２上の層５の薄膜化には、層５をウェットエッチングする処理を含む。所定のエッチング速度を有するエッチング混合液を選択し、所定の時間この混合液に基板を浸しておくことで、最終層７の厚みとは異なる厚みを持つ第２の最終層９が部分２の上に得られる。
これまでに説明した実施形態では、従来技術の処理に比べて、より効率的な方法で基板の対応する部分上に異なった厚みの酸化物層を得ることができる。実際には、例えば、エッチング工程において単純に異なる処理時間を選択するだけで異なった厚みを持つ層を得ることができる。さらに、窒化酸化物のエッチングは非常に信頼性の高い処理であることが分かっているので、ほんの１０分の数ナノメーター（ｎｍ）の厚みの違いを持つ窒化酸化物層を得ることができる。最後に、２つのエッチング工程について、異なったエッチング速度を持つエッチング混合液を用いることによっても異なった厚みが得られる、ことに注意すべきである。
次に、図４ａ−４ｇを参照して別の実施形態を説明する。図４ｂ−４ｆは処理工程を説明し、図３ｂ−３ｇを参照して説明した処理工程において用いたのと同じ参照符号を用いる。従って、これらの工程についての詳しい説明は省略する。
最初のステップにおいて、基板表面の部分２および３の両方の上に窒化酸化物の初期層５を形成する（図４ｂを参照）。層５は、酸化物の第１層を熱成長させて、その酸化物層を窒素を含む雰囲気中でアニールするか、前に説明した実施形態のように、窒素を含む雰囲気中で酸化物層を直接熱成長させる。
図４ｃに示すように、次のステップで、例えばフォトレジストのマスキング層６を部分２上にデポジションし、部分３上の被覆されない初期層５を例えばウェットエッチングによって薄膜化する。これによって、部分３上の所定の最終的な厚み（図４ｄ参照）よりも薄い第１の所定の中間の厚みを持つ窒化酸化物の中間層７’が形成される。
図４ｅに示すように、次に部分２の上のマスキング層６が取り除かれ、例えばフォトレジストのマスキング層８が部分３の上にデポジションされる。次に、部分２の上の被覆されていない初期層５を薄くして（例えば、ウェットエッチングによって）、所定の最終的な厚みよりも薄く、中間層７’の厚みとは異なる、中間の厚みを持つ、窒化酸化物の第２の中間層９’を得る（図４ｆを参照）。
図４ｇに示すように、最後のステップで、酸化物層を窒化酸化物の中間層７’および９’の両方に加えて、表面の部分２および３の上に２つの最終的な層７および９を得る。層７および９の厚みは最終的な所定の厚みに対応し、互いに異なる。
部分２および３の上の窒化酸化物の中間層に酸化物層を付加するために、いくつかの方法を選択できる。一実施形態では、例えば、中間層７’および９’の上に酸化物層を熱成長させることができる。または、中間層７’および９’の上に酸化物層を、例えば化学気相成長（ＣＶＤ）プロセスによってデポジションすることができる。
図３ａ−３ｇを参照して説明した実施形態の場合には、２つのマスキング工程しか必要としない。さらに、ほんの１０分の数ナノメーター（ｎｍ）しか厚みが変わらない酸化物層を得ることができる。図４ａ−４ｇを参照して説明した上記の実施形態は、窒化酸化物のかわりに酸化物層が望ましいような用途において好適に使用することができる。
図５ａ−５ｆを参照して、他の例示的な実施形態に従った、プロセスの流れを説明する。図５ｂに示すように、第１のステップで、基板表面の部分２および部分３両方の上に窒化酸化物の初期層５を形成する。続いて、図５ｃに示すように、厚い酸化物層の形成対象となる表面部分（この例の場合は部分２）をマスキング層６でマスクする。マスキング層６はマスク用レジスト材料をデポジションすることで形成可能である。図５ｄに示すように、次のステップで、部分３の上の窒化酸化物の被覆されていない初期層をウェットエッチングまたはドライエッチングで取り除く。この実施形態では、部分３の上の窒化酸化物の初期層５を単純に取り除いているので、所定の厚みを持つ中間層を儲ける必要がなく、この関係で特別な測定は必要とされない。このプロセスフローを用いることで、決定しれなければいけない唯一のことは、部分３の上の初期層５を実質的に完全に取り除くために必要な十分に長い時間エッチングを行うということである。マスキング層６が取り除かれた後、部分２の上の初期層５を薄くして、部分２の上の最終層と部分３の上の最終層との間に所望の最終的な厚みの差をもたらす中間の厚みを持つ中間層９’を得る。いくつかの応用用とでは、可能であれば厳密な公差内の、１０分の数ナノメーター（ｎｍ）の厚みの違いが必要なので、層９’の中間厚さも正確に決めなくてはならない。この目的のため、一実施形態においては、ウェットエッチング処理が使用され、所定の時間、所定のエッチング速度を持つエッチング混合液の中に基板が浸される。
いったん部分２の上の初期層５を所定の中間の厚みにまで薄くすると、酸化物層を部分２および３の上に形成する。様々な実施形態において、従来の熱成長処理または化学気相成長技術またはそれらの組み合わせを酸化物層の形成のために選択することができる。次に、部分２の上の中間の窒化酸化物層９を再び酸化するか、または酸化物層をデポジションによって付加する。それによって、所定の厚みの差を有する２つの酸化物層９が得られる。
図５ａ−５ｆを参照して説明する実施形態は、マスキング工程が一回で済むという利点を持つ。さらに、酸化物層を形成するのに高温の酸化プロセスを必要としないので、プロセス手順は実質的に熱量（thermal budget）に寄与することがなく、両方の酸化物層の高い信頼性が得られる。さらに、これらの実施形態は酸化物層の形成を熱酸化に限定しないので、このプロセスは、ゲート絶縁膜のデポジションに使用され始めた化学気相成長技術に使用可能である。
図６に、本発明の実施形態の方法によってゲート酸化膜を形成した、ＣＭＯＳトランジスタの例を示す。上述のとおり、このゲート酸化膜はおおよそ０．２から１．０ナノメーターだけ厚みが異なっている。図６に示されているＣＭＯＳトランジスタの他の部分は、現在の技術水準のプロセスによって完成することができる。参照符号１０はポリシリコン層を示し、参照符号１１は自己整合（セルフアライン）金属シリサイドを示し、参照符号１２は酸化物（オキサイド）スペーサを示す。
結論として、基板表面に異なった厚みの酸化物層を形成する方法が開示された。本方法は従来技術の方法に対して次のような特徴を持つ。
（１）マスキング工程数を少なくできる
（２）１０分の数ナノメーター（ｎｍ）の範囲内の非常に薄い酸化物層が形成できる
（３）厚みの差を１０分の数ナノメーター（ｎｍ）の範囲内に保つことができる
（４）高温の熱酸化処理が不要である
（５）プロセスフローが、ゲート絶縁体のデポジションのための洗練された多くの化学気相成長技術と整合性を持つ
上述の特定の実施形態は例示の目的のためだけのものであり、本発明は修正することができ、そして違うやり方ではあるが、本明細書の教示を受けた当業者に明白な均等な方法において実施することができる。例えば、上述のプロセスステップは異なった順番で実行することができる。さらに、添付の特許請求の範囲に説明されている以外は、明細書中の構成または設計の詳細な部分に本発明は限定する意図はない。従って、上述の特定の実施形態は変形または変更が可能であり、そのようなすべての変形例は本発明の範囲および精神の範囲内のものと考えられる。従って、ここで求められる保護は添付の特許請求の範囲に記載されるとおりである。
デュアルゲート酸化膜を形成する第１の従来技術の方法の典型的なプロセスシーケンスである。 デュアルゲート酸化膜を形成する第１の従来技術の方法の典型的なプロセスシーケンスである。 デュアルゲート酸化膜を形成する第１の従来技術の方法の典型的なプロセスシーケンスである。 デュアルゲート酸化膜を形成する第１の従来技術の方法の典型的なプロセスシーケンスである。 デュアルゲート酸化膜を形成する第２の従来技術の方法の別のプロセスシーケンスである。 デュアルゲート酸化膜を形成する第２の従来技術の方法の別のプロセスシーケンスである。 デュアルゲート酸化膜を形成する第２の従来技術の方法の別のプロセスシーケンスである。 デュアルゲート酸化膜を形成する第２の従来技術の方法の別のプロセスシーケンスである。 デュアルゲート酸化膜を形成する第２の従来技術の方法の別のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の一実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明の別の実施形態に従った、基板表面上に酸化物層を形成する方法の別のプロセスシーケンスである。 本発明のさらに別の実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明のさらに別の実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明のさらに別の実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明のさらに別の実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明のさらに別の実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 本発明のさらに別の実施形態に従った、基板表面上に酸化物層を形成する方法のプロセスシーケンスである。 実施形態の一つに従ったゲート酸化物層が実現される、最終的なＣＭＯＳデバイスを概略的に示す。

Claims (20)

  1. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの窒化酸化物の第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの窒化酸化物の第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を対応する第１の所定の厚みにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を対応する第２の所定の異なった厚みにまで薄くするステップとを含む方法。
  2. 前記基板の前記表面の前記少なくとも一つの第１部分および前記少なくとも一つの第２部分上の窒化酸化物の前記初期層を薄くするステップは、
    前記基板の前記表面の前記少なくとも一つの第１部分をマスクして、前記基板の前記表面の前記少なくとも一つの第２部分上の窒化酸化物の被覆されない前記初期層をウェットエッチングするステップと、
    前記基板の前記表面の前記少なくとも一つの第２部分をマスクして、前記基板の前記表面の前記少なくとも一つの第１部分上の窒化酸化物の被覆されない前記初期層をウェットエッチングするステップとを含む、請求項１記載の方法。
  3. 前記窒化酸化物の初期層は所定のエッチング速度を持つアンモニア過酸化物混合液を用いてウェットエッチングされる、請求項２記載の方法。
  4. 前記少なくとも一つの第１部分上の初期層は第１の所定の時間ウェットエッチングされ、前記少なくとも一つの第２部分上の前記初期層は第２の所定の異なる時間ウェットエッチングされる、請求項３記載の方法。
  5. 前記窒化酸化物の初期層の初期厚さが、前記第１および第２の所定の厚みよりも１０％から５０％厚い、請求項４記載の方法。
  6. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い、第１の中間の厚みまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、前記第１の中間の厚みとは異なり、対応する第２の所定の厚みよりは薄い、第２の中間の厚みにまで薄くするステップと、
    前記少なくとも２つの窒化酸化物層に酸化物層を付加するステップとを含む方法。
  7. 前記窒化酸化物の初期層の初期厚さが、前記第１および第２の所定の厚みよりも１０％から５０％厚い、請求項６記載の方法。
  8. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    窒素を含む雰囲気中で少なくとも一つの酸化物層を熱成長させて、前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するステップと、
    前記窒化酸化物の初期層を、薄い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第１部分から除去するステップと、
    厚い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を対応する所定の厚みよりも薄い厚みにまで薄くするステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分および少なくとも一つの第２部分上に酸化物層を熱成長させるステップとを含む方法。
  9. 前記窒化酸化物の初期層を、薄い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第１部分から除去するステップは、
    前記厚い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第２部分をマスクするステップと、前記薄い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層をドライエッチングまたはウェットエッチングするステップとを含む、請求項８記載の方法。
  10. 前記厚い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第２部分上の前記窒化酸化物の前記初期層を薄くするステップは、前記薄い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第１部分をマスクするステップと、前記厚い酸化物層の形成対象となる前記基板の前記表面の前記少なくとも一つの第２部分上の窒化酸化物の被覆されていない初期層をウェットエッチングするステップとを含む、請求項８記載の方法。
  11. 前記窒化酸化物の初期層の初期厚さが、前記第１および第２の所定の厚みよりも１０％から５０％厚い、請求項８記載の方法。
  12. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの窒化酸化物の第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの窒化酸化物の第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するために、窒素含有雰囲気中で前記酸化物の初期層をアニールするステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を対応する第１の所定の厚みにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を対応する第２の所定の異なった厚みにまで薄くするステップとを含む方法。
  13. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの窒化酸化物の第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの窒化酸化物の第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するために、窒素含有雰囲気中で少なくとも一つの酸化物層を熱成長させるステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を対応する第１の所定の厚みにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を対応する第２の所定の異なった厚みにまで薄くするステップとを含む方法。
  14. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するために、窒素含有雰囲気中で前記酸化物の初期層をアニールするステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１中間厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する第２の所定の異なった厚みよりも薄い、前記第１中間厚さとは異なる第２中間厚さにまで薄くするステップと、
    前記窒化酸化物の少なくとも２つの層の上に酸化物層を熱成長させるステップとを含む方法。
  15. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するために、窒素含有雰囲気中で少なくとも一つの酸化物層を熱成長させるステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１中間厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する第２の所定の異なった厚みよりも薄い、前記第１中間厚さとは異なる第２中間厚さにまで薄くするステップと、
    前記窒化酸化物の少なくとも２つの層の上に酸化物層を熱成長させるステップとを含む方法。
  16. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するために、窒素含有雰囲気中で前記酸化物の初期層をアニールするステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１中間厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する第２の所定の異なった厚みよりも薄い、前記第１中間厚さとは異なる第２中間厚さにまで薄くするステップと、
    前記窒化酸化物の少なくとも２つの層の上に、化学気相成長プロセスで酸化物層を堆積させるステップとを含む方法。
  17. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するために、窒素含有雰囲気中で少なくとも一つの酸化物層を熱成長させるステップと、
    前記基板の前記表面の前記少なくとも一つの第１部分上の前記窒化酸化物の初期層を、対応する第１の所定の厚みよりも薄い第１中間厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する第２の所定の異なった厚みよりも薄い、前記第１中間厚さとは異なる第２中間厚さにまで薄くするステップと、
    前記窒化酸化物の少なくとも２つの層の上に、化学気相成長プロセスで酸化物層を堆積させるステップとを含む方法。
  18. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するために、窒素含有雰囲気中で前記酸化物の初期層をアニールするステップと、
    前記薄い酸化物層の対象となる前記基板の表面の前記少なくとも一つの第１部分から前記窒化酸化物層を取り除くステップと、
    前記厚い酸化物層の対象となる前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する所定の厚みよりも薄い厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第１部分および少なくとも一つの第２部分の上に酸化物層を熱成長させるステップとを含む方法。
  19. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの酸化物の初期層を熱成長させるステップと、
    前記基板の前記表面の少なくとも一つの第１部分および少なくとも一つの第２部分の上に、窒化酸化物の初期層を形成するために、窒素含有雰囲気中で前記酸化物の初期層をアニールするステップと、
    前記薄い酸化物層の対象となる前記基板の表面の前記少なくとも一つの第１部分から前記窒化酸化物層を取り除くステップと、
    前記厚い酸化物層の対象となる前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する所定の厚みよりも薄い厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第１部分および少なくとも一つの第２部分の上に酸化物層を堆積するステップとを含む方法。
  20. 基板の表面の少なくとも一つの第１部分上に第１の所定の厚みを持つ、少なくとも一つの第１ゲート酸化膜、および基板の表面の少なくとも一つの第２部分上に第２の所定の異なった厚みを持つ、少なくとも一つの第２ゲート酸化膜を形成する方法であって、
    前記基板の表面の前記少なくとも一つの第１部分および少なくとも一つの第２部分の上に、前記第１および第２の所定の厚みのどちらをも超える初期厚さを持つ、少なくとも一つの窒化酸化物の初期層を形成するために、窒素含有雰囲気中で少なくとも一つの酸化物層を熱成長させるステップと、
    前記薄い酸化物層の対象となる前記基板の表面の前記少なくとも一つの第１部分から前記窒化酸化物層を取り除くステップと、
    前記厚い酸化物層の対象となる前記基板の表面の前記少なくとも一つの第２部分上の前記窒化酸化物の初期層を、対応する所定の厚みよりも薄い厚さにまで薄くするステップと、
    前記基板の表面の前記少なくとも一つの第１部分および少なくとも一つの第２部分の上に酸化物層を堆積するステップとを含む方法。
JP2003572081A 2002-02-20 2002-12-20 基板表面上に厚みの異なる酸化物層を形成する方法 Expired - Fee Related JP4145802B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10207122A DE10207122B4 (de) 2002-02-20 2002-02-20 Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats
US10/208,308 US6703278B2 (en) 2002-02-20 2002-07-30 Method of forming layers of oxide on a surface of a substrate
PCT/US2002/040807 WO2003073491A1 (en) 2002-02-20 2002-12-20 Method of forming layers of oxide of different thicknesses on a surface of a substrate

Publications (3)

Publication Number Publication Date
JP2005518675A JP2005518675A (ja) 2005-06-23
JP2005518675A5 JP2005518675A5 (ja) 2006-09-07
JP4145802B2 true JP4145802B2 (ja) 2008-09-03

Family

ID=27766671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003572081A Expired - Fee Related JP4145802B2 (ja) 2002-02-20 2002-12-20 基板表面上に厚みの異なる酸化物層を形成する方法

Country Status (6)

Country Link
EP (1) EP1476899B1 (ja)
JP (1) JP4145802B2 (ja)
CN (1) CN1315162C (ja)
AU (1) AU2002351408A1 (ja)
TW (1) TWI278038B (ja)
WO (1) WO2003073491A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678321B1 (ko) 2005-12-14 2007-02-02 동부일렉트로닉스 주식회사 서로 다른 두께의 게이트 유전층들을 형성하는 방법
DE102017104906A1 (de) * 2017-03-08 2018-09-13 Olav Birlem Anordnung und Verfahren zum Bereitstellen einer Vielzahl von Nanodrähten
CN108257860A (zh) * 2018-01-19 2018-07-06 武汉新芯集成电路制造有限公司 一种栅极氧化层的制作方法
CN114765107A (zh) * 2021-01-14 2022-07-19 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
US6235590B1 (en) * 1998-12-18 2001-05-22 Lsi Logic Corporation Fabrication of differential gate oxide thicknesses on a single integrated circuit chip
KR20010004417A (ko) * 1999-06-28 2001-01-15 김영환 반도체장치의 듀얼 게이트산화막 형성 방법

Also Published As

Publication number Publication date
CN1315162C (zh) 2007-05-09
EP1476899A1 (en) 2004-11-17
JP2005518675A (ja) 2005-06-23
CN1620718A (zh) 2005-05-25
TW200304187A (en) 2003-09-16
EP1476899B1 (en) 2007-03-07
WO2003073491A1 (en) 2003-09-04
AU2002351408A1 (en) 2003-09-09
TWI278038B (en) 2007-04-01

Similar Documents

Publication Publication Date Title
US6080682A (en) Methodology for achieving dual gate oxide thicknesses
US6444592B1 (en) Interfacial oxidation process for high-k gate dielectric process integration
KR100400323B1 (ko) 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
US20060138550A1 (en) Semiconductor device with multiple gate dielectric layers and method for fabricating the same
US6140187A (en) Process for forming metal oxide semiconductors including an in situ furnace gate stack with varying silicon nitride deposition rate
US6165849A (en) Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip
JP2006278488A (ja) 半導体装置及びその製造方法
JP2004014830A (ja) 半導体装置及びその製造方法
JPH09307106A (ja) 半導体装置の製造方法
US20060249795A1 (en) Semiconductor device and fabricating method thereof
KR20010015665A (ko) 반도체 소자내 게이트-유도된 드레인 누설을 감소시키는방법
KR100941480B1 (ko) 기판 표면상에서 상이한 두께의 산화물 층들을 형성하는방법
US6821904B2 (en) Method of blocking nitrogen from thick gate oxide during dual gate CMP
US7435651B2 (en) Method to obtain uniform nitrogen profile in gate dielectrics
JP4145802B2 (ja) 基板表面上に厚みの異なる酸化物層を形成する方法
JP2002270833A (ja) 半導体装置及びその製造方法
JP2005294771A (ja) 半導体装置の製造方法
JP5177980B2 (ja) 半導体装置およびその製造方法
US6949471B2 (en) Method for fabricating poly patterns
JP2001015754A (ja) 半導体素子の電導性ライン形成方法
JPH1145996A (ja) 半導体装置及びその製造方法
JP2005252052A (ja) 半導体装置及びその製造方法
JPS63217655A (ja) 半導体装置の製造方法
JP2003282871A (ja) 半導体装置および半導体装置の製造方法
JPH10173171A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060719

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080520

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080618

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110627

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120627

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees