CN1620718A - 在衬底表面上形成不同厚度氧化层的方法 - Google Patents

在衬底表面上形成不同厚度氧化层的方法 Download PDF

Info

Publication number
CN1620718A
CN1620718A CNA028281977A CN02828197A CN1620718A CN 1620718 A CN1620718 A CN 1620718A CN A028281977 A CNA028281977 A CN A028281977A CN 02828197 A CN02828197 A CN 02828197A CN 1620718 A CN1620718 A CN 1620718A
Authority
CN
China
Prior art keywords
substrate
layer
predetermined thickness
thickness
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028281977A
Other languages
English (en)
Other versions
CN1315162C (zh
Inventor
K·威克茨瑞克
F·格雷奇
S·吕克格尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE10207122A external-priority patent/DE10207122B4/de
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1620718A publication Critical patent/CN1620718A/zh
Application granted granted Critical
Publication of CN1315162C publication Critical patent/CN1315162C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明揭露一种在衬底上形成具有不同厚度的氧化层的方法,其中该氧化层较佳地是作为场效应晶体管的栅极绝缘层之用。相较于传统的方法,本方法允许以较少的掩膜步骤来形成非常薄且具有高品质的氧化层,而其厚度差可维持在数十个纳米的范围之内。本方法在相当程度上剔除了任何高温的氧化过程,并且与大多数用于沉积精密半导体器件中的栅极介电层的化学气相沉积技术兼容。

Description

在衬底表面上形成不同厚度氧化层的方法
发明领域
本发明涉及集成电路的制造领域,尤其是涉及在制造半导体器件期间,在衬底表面上形成氧化层的方法。
背景技术
在集成电路的制造期间,在各个制造阶段为了达成各种不同的目的,而在衬底(例如硅衬底)的表面上形成许多具有不同厚度的氧化层。例如,为了达到大多数的电性绝缘目的,则要求相对较厚的氧化层。然而,对于金属氧化物硅(MOS)器件而言,与源极、漏极和沟道相绝缘的栅极氧化物则要求尽可能的薄,以允许施加在该栅极的电位得以有效影响衬底中的电荷载流子,进而形成沟道。
近几年来,由于不断地缩小衬底上可制造的器件尺寸,因此要求具有栅极氧化层的特征所实现的MOS器件(包括互补金属氧化物半导体(CMOS)器件、P沟道全属氧化物半导体(PMOS)器件、N沟道全属氧化物半导体(NMOS)器件以及诸如此类的器件)的厚度仅为几纳米。这主要是起因于当MOS器件的尺寸减小时,该沟道长度则接近于源极与漏极接合处的耗尽区的宽度。如此,在不影响栅极电压的情形下,该沟道区域之特定部分将导致部分耗尽的情形。为了补偿这个效应,需要一个厚度较薄的栅极氧化物。
在这样的情况下,人们过去已尝试去实现具有较低缺陷率,即,在栅极氧化层中具有最少数量的掺杂物以及最少的结晶缺陷特点的非常薄的栅极氧化层。
然而,随着对实现较低厚度的栅极氧化物的迫切性,增加了对在单一芯片上被操作不同供应电压的集成电路或器件的需求。事实上,为了获得非常高的集成度,必须将执行不同功能的器件整合至同一芯片上。据此,因为对于给定了MOS器件的操作供应电压后,该漏极电流反比于该栅极氧化物的厚度,故可形成具有不同栅极氧化物厚度的特点的MOS器件以满足一个复杂电路中各种不同的要求。此外,可执行非常复杂操作的最现代集成电路需要在CMOS器件上实现具有所谓的双栅极氧化物的特点,也就是说,在CMOS器件中,在P-沟道及N-沟道上的栅极氧化物具有不同的厚度。
大致说来,在这样的双栅极氧化物器件上的厚度差异一般必须维持在数十个纳米的范围之内。其结果是,双栅极氧化物的形成已成为集成器件制造中的主要挑战。据此,人们极度地期望能够提供一种得以可靠地形成具有极小厚度差异特点的双栅极氧化物的方法。
在后文中,将参考图1a至图1d与图2a至图2e,其中说明两种一般在现有技术中所使用的形成双栅极氧化物的方法。在图1a至图1d中,参考符号1是一个衬底,例如一个硅晶片,在其上表面的部分2及部分3上必须分别形成两个具有不同厚度的氧化层。根据图1a至图1d中所描述的现有技术方法,首先以光刻胶层6掩蔽该衬底上欲形成较薄氧化层的表面部分(在目前的情况是指部分2),然后以高剂量和能量在该衬底上欲形成较厚氧化层的表面部分(在目前的情况是指部分3)注入离子,进而对该部分(请看图1b)造成严重的损害。
然后,在如图1c中所说明的下一步骤中,移除该光刻胶层6。最后,将该衬底1导入传统的栅极氧化工艺。由于在该部分3中注入离子所产生的损害,提升了该部分3的氧扩散率,其结果是如图1d所示,将于该衬底1的表面部分3上生长一个较厚的氧化层。
上述现有技术方法的优点在于仅需单一的掩膜步骤即已足够。然而,此方法需要以高温氧化过程来进行,所以无法配合对于极薄栅极介电工艺的替代方案。事实上,应注意的是高温氧化过程会变更该衬底中所注入离子的密度特征,所以会影响最后所产出的器件的电性行为。最后,以上在图1a至图1d中所描述的现有技术方法,其中该厚氧化层倾向有过早故障的缺点,因而降低了最后所产出的器件的可靠度。
在后文中,将参考图2a至图2e以进一步说明形成双栅极氧化物的现有技术方法。如上文中所揭露的先前技术方法,在图2a至图2e中说明了一个衬底1的上表面上的部分2与部分3。在第一步骤中,如图2b所示,在部分2及部分3上形成一个厚氧化层5;关于这个方面,可使用例如热氧化工艺的一般工艺来进行。
接着,如图2c所示,用例如一个掩蔽的光刻胶层6覆盖在该衬底上的欲形成较厚氧化层的表面部分2。在下一个步骤中,如图2d所示,从欲形成较薄氧化层的该衬底1的表面部分3移除该氧化层5。在此,将该衬底1导入一个湿法刻蚀或一个干法刻蚀工艺。然后移除该光刻胶层6并凭借传统的热工艺在表面部分2与3上生长一个第二栅极氧化物。其结果是在部分3上获得一个最终氧化层3′,并在部分2上获得一个最终氧化层5′。该最终氧化层5′的厚度与初始氧化层5的厚度并无显著的不同,而最终氧化层3′与最终氧化层5′则具有一预定的期望厚度差。
上述的现有技术方法具有氧化层5′与3′的厚度差大于30埃的缺点。如此大的厚度差使得最后所产出的器件无法轻易地展现出预期的电性效能特征。
根据上述问题的观点,有需要开发一种形成双栅极氧化物的更进步的方法,以此消除或至少局部限制一个或多个现有技术中的缺点。
发明内容
一般说来,本发明是关注于形成具有不同厚度的氧化层的各种方法,其中可减少掩膜步骤的数量及/或在相当程度上消除高温工艺。为了达成这个目的,依照第一实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氮氧化物层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氮氧化物层的方法。该方法包括在该衬底表面的至少一个第一及第二部分上形成至少一个具有初始厚度的初始氮氧化物层,其厚度超过该第一及第二预定厚度。此外,该方法包括将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至其对应的第一预定厚度。另外,该方法包括将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至其对应的不同的第二预定厚度。
根据另一实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氮氧化物层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度之的至少一个第二氮氧化物层的方法。尤其,该方法包括以热生长的方式在该衬底表面的至少一个第一及第二部分上形成至少一个具有一初始厚度的初始氧化层,其厚度超过该第一及第二预定厚度。此外,该初始氧化层是在一个含氮环境中进行退火,以此在该衬底表面的至少一个第一及第二部分上形成一初始氮氧化层。此外,该方法包括将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至其对应的第一预定厚度,并将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至其对应的不同的第二预定厚度。
根据进一步的实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氮氧化物层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氮氧化物层的方法。该方法包括将至少一个氧化层在含氮环境中,以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氮氧化物层,其厚度超过该第一及第二预定厚度。此外,该方法包括将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至其对应的第一预定厚度,并将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至其对应的不同的第二预定厚度。
根据另一个说明实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氮氧化物层,其厚度超过该第一及第二预定厚度,并将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至小于其对应的第一预定厚度的第一中间厚度。再者,该方法包括将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的第二预定厚度且不同于第一中间厚度的第二中间厚度。此外,在该至少两个氮氧化物层上加入一氧化层,以此获得至少两个具有不同预定厚度的氧化层。
根据进一步的实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氧化层,其厚度超过该第一及第二预定厚度,并在一个含氮环境中对该初始氧化层进行退火,以此在该衬底表面的至少一个第一及第二部分上形成一初始氮氧化物层。另外,该方法包括将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至小于其对应的第一预定厚度的第一中间厚度,以及将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的第二预定厚度且不同于第一中间厚度的第二中间厚度。
根据一个进一步的说明实施例,本发明提供一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括将至少一个氧化层在含氮环境中,以热生长的方式在该衬底表面的至少一个第一及第二部分上形成一具有初始厚度的至少一个初始氮氧化物层,其厚度超过该第一及第二预定厚度,并将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至小于其对应的第一预定厚度的第一中间厚度。此外,该方法包括将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的第二预定厚度且不同于第一中间厚度的第二中间厚度,并以热生长的方式在至少两个氮氧化物层之上形成一氧化层,以此得到具有不同的预定厚度的两个氧化层。
在本发明之另一实施例中提供一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的初始氧化层,其厚度超过该第一及第二预定厚度,以及在含氮的环境中对该初始氧化层进行退火以此在该衬底表面的至少一个第一及第二部分上形成初始的氮氧化物层。此外,该方法包括将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至小于其对应的第一预定厚度的第一中间厚度,以及将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的第二预定厚度且不同于第一中间厚度的第二中间厚度。最后,通过化学气相沉积法(chemical vapor deposition)在至少两个氮氧化物层上沉积一个氧化层,以此得到具有不同预定厚度的至少两个氧化层。
根据另一个实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括将至少一个氧化层在含氮环境中,以热生长的方式在该衬底的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氮氧化物层,其厚度超过该第一及第二预定厚度,以及将该衬底表面的至少一个第一部分上的初始氮氧化物层打薄至小于其对应的第一预定厚度的第一中间厚度。此外,本方法包括将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的第二预定厚度且不同于第一中间厚度的第二中间厚度。另外,通过化学气相沉积工艺在至少两个氮氧化层上沉积一氧化层,以此得到具有不同预定厚度的至少两个氧化层。
根据进一步的实施例,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氧化层,其厚度超过该第一及第二预定厚度,以及在含氮的环境中对该初始氧化层进行退火,以此在该衬底表面的至少一个第一及第二部分上形成一个初始氮氧化物层。此外,自欲形成薄氧化层的该衬底表面的至少一个第一部分上移除该氮氧化物层,以及将预期形成厚氧化层的该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的预定厚度的厚度。另外,本方法包括以热生长的方式在该衬底表面的至少一个第一及第二部分上形成一氧化层,以此得到具有一个不同的预定厚度的至少两个氧化层。
在本发明的另一实施例中,本发明提供一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括将至少一个氧化层在含氮环境中以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氮氧化物层,其厚度超过该第一及第二预定厚度。再者,自欲形成薄氧化层的该衬底表面的至少一个第一部分上移除该氮氧化物层,以及将欲形成厚氧化层的该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的预定厚度的厚度。另外,在该衬底表面的至少一个第一及第二部分上以热生长的方式形成一氧化层,以此得到具有不同的预定厚度的至少两个氧化层。
根据另一方面,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氧化层,其厚度超过该第一及第二预定厚度,以及在含氮的环境中对该初始氧化层进行退火,以此在该衬底表面的至少一个第一及第二部分上形成一初始氮氧化物层。此外,自欲形成薄氧化层的该衬底表面的至少一个第一部分移除该氮氧化物层,以及将欲形成厚氧化层的该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的预定厚度的厚度。另外,在该衬底表面的至少一个第一及第二部分上沉积一氧化层,以此得到具有不同的预定厚度的至少两个氧化层。
在更进一步的实施例中,本发明涉及一种在衬底表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,其中该方法包括将至少一个氧化层在含氮环境中,以热生长的方式在该衬底表面的至少一个第一及第二部分上形成具有一个初始厚度的至少一个初始氮氧化物层,其厚度超过该第一及第二预定厚度。此外,自欲形成薄氧化层的该衬底表面的至少一个第一部分上移除该氮氧化物层,以及将欲形成厚氧化层的该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至小于其对应的预定厚度的厚度。另外,在该衬底表面的至少一个第一及第二部分上沉积一氧化层,以此得到具有不同的预定厚度的至少两个氧化层。
附图说明
本发明可通过参考下述说明并结合附图而加以理解,其中相同的参考数字表示相同的器件,且其中:
图第1a至图第1d代表形成双栅极氧化物的第一现有技术方法的典型工艺顺序;
图2a至图2e代表形成双栅极氧化物的第二现有技术方法的另一工艺顺序;
图3a至图3g代表依照本发明的一个实施例在一个衬底表面上形成氧化层的方法的工艺顺序;
图4a至图4g代表依照本发明的另一实施例在一个衬底表面上形成氧化层的方法的工艺顺序;
图5a至图5f代表依照本发明的进一步实施例在一个衬底表面上形成氧化层的方法的工艺顺序;以及
图6以图解的方式说明一个最后产出的CMOS器件,其中该栅极氧化层是依照本发明的其中一个说明实施例而实现的。
虽然本发明是易于变为不同的变更及替代形式,然而其特定实施例已通过列举图标范例的方式而在此加以详细描述。然而,应当理解的是,此处对特定实施例的描述并非意图局限本发明所揭露的确切形式,反之,本发明意图涵盖界定为本发明的精神及范畴内的所有修饰、等同的变更及替代变更,如所附的权利要求中所定义的那样。
具体实施方式
本发明的说明实施例描述如下。为了清楚说明,并未在此说明书中描述所有实际施行的特点。当然,应该了解的是,在开发任何这样的实际实施例时,为了达到开发者的特定目标,例如随着施行的不同而改变的系统相关或产业相关的限制,则必须做出许多依特定施行而定的决定。此外,将被了解的是,这样的开发过程可能十分复杂且费时,然而,对于获益于此处所揭露内容的本领于普通技术人员而言,其将仅是例行的任务。
将参考所附图式说明本发明。虽然如图式中所描述的半导体器件的不同区域及结构具有非常精密及确切的组态及轮廓,然而事实上对于本领于技术人员而言,这些区域及结构并非如图中所指出者那么的刻板。另外,相较于在所制作的器件上的那些特点或区域而言,图式中所描述的不同特点及掺杂区域的相对尺寸可能已被夸大或缩小。然而,在本说明书中加入所附图式是用以描述及解释本发明的说明范例。在此处所使用的字和词应当被理解及被诠释为,其所具有的意义是与相关领域内的技术人员所能了解的字和词的意义一致。通过在此处一致地使用的字或词并不意图蕴含任何字或词的特殊意义,即,不同于本领域技术人员所能了解的通常且习惯的定义。在一个字或词意图具有特殊意义的情形下,即,不同于本领域技术人员所了解者,这样的特殊定义将在本说明书中说明性地以一种定义的方式给出,而以直接及不含糊的方式提供该字或词的特殊定义的说明。
此处所揭露的在衬底上形成氧化层的方法,当用于形成互补金属氧化物半导体(CMOS)晶体管的双栅极氧化物时,显示出其具有特别的优点。因此,以下将给出数个范例,其中对于CMOS晶体管的双栅极氧化物的形成是使用本发明方法的对应实施例。然而,必须注意的是,本发明并非局限于CMOS晶体管的双栅极氧化物的形成,而是可以用于任何其它要求在一衬底上形成不同厚度的氧化层的情形。也必须了解到,根据本发明,除了可以形成单一CMOS晶体管的单一双氧化层之外,也可以对于所对应的CMOS晶体管形成数个双栅极氧化物。
在图3a至图3g、图4a至图4g和图5a至图5f之中,参考数字1涉及一个衬底的任意区段,例如一个于其上将形成一个CMOS晶体管的硅晶片。这个任意区段的上表面被隔离结构4区分为部分2及部分3,该隔离结构4是依照本领于技术人员所熟知的方法而先行形成的。在说明图3至图5的特别情况下,预设了已形成浅沟隔离(STI)结构。然而,也可能已形成其它的隔离结构,例如LOCOS(局部硅氧化)结构以替代STI结构。不论所使用的方法为何,该隔离结构4本质上包含一个诸如氧化硅的绝缘材料。
此外,在图式中,参考数字6和8是关于对应的掩蔽光刻胶层,而参考数字5则是关于形成于部分2及部分3上的初始层。在图3d至图3f、图4d至图4g和图5f中,参考数字7和9分别是关于形成于衬底的部分2及部分3上的最终层。在图4d至图4f和图5e中,参考数字7′和9′分别是关于形成于部分2及部分3上的中间层。
以下将说明描绘于图式中的形成器件的流程说明实施例。在图3a至图3g中,根据本发明的一个实施例,举例来说,该初始的氮氧化物层5是形成于部分2和部分3之上(图3b)。该初始层5的形成是先以热生长的方式形成一个初始氧化层,然后将该初始氧化层在一个例如包含氨(NH3)或一氧化二氮(N2O)或氧化氮(NO)或其混合的含氮环境中进行退火。另外,该初始层5可直接在一个例如包含一氧化二氮(N2O)或氧化氮(NO)或其混合的含氮环境中以热生长的方式形成。
该氮氧化物的初始层5的形成具有一个厚度,该厚度分别超过将在部分2与部分3上形成的氧化层的最终预定厚度。举例来说,该氮氧化物层5可形成为具有一个超过该最终层所预期的预定厚度约10至50%。
在初始层5形成之后,将该衬底表面上欲形成最终厚层的部分(目前的情形是指部分2,但也可选择部分3)覆以掩膜,例如沉积一个光刻胶的掩膜层6。对部分2的覆盖可依靠本领域中已知方法而达成,包括适当的光刻步骤。
由于衬底部分2是被掩膜层6所覆盖,故可将部分3上未被覆盖的初始层5打薄至一个对应于该最终层7厚度的厚度。对部分3上的初始层5所进行的打薄可通过对该初始层5进行例如湿法刻蚀而达成。这一方面,在某一实施例中,可将该衬底浸入过氧化氨混合物中一段预定的时间,该过氧化氨混合物具有一预定的刻蚀率。从这个角度来看,应注意的是,若以湿法刻蚀的方式处理该氮氧化物层,该最终层的厚度本质上可对应于该预定的厚度。事实上,因为可预先建立该刻蚀混合物的刻蚀率,也因为该氮氧化物是以一个本质上相同的速率进行湿法刻蚀,故该最终层7的厚度可以通过选择该刻蚀步骤的刻蚀时间而可靠地且可重制地预先加以定义。
请参考图3d,在表面的部分3上的初始层5已打薄至预期的预定厚度,且已得到部分3上的氮氧化物的最终层7。所以,将部分2上的掩膜层6移除,然后在部分3上覆盖掩膜层8。该掩膜层8可由例如光刻胶所构成,如同部分2上的掩膜层6的情形(请见图3c)。然后将表面的部分2上的初始未被覆盖的氮氧化物层5打薄至不同于形成在部分3上的最终层7厚度的第二预定厚度。同样地,对部分2上的氮氧化物层5所进行的打薄过程是由对该氮氧化物层5进行湿法刻蚀所构成,如同先前所描述的对部分3上的氮氧化物层5所进行的打薄过程。通过选择具有预定刻蚀率的刻蚀混合物以及通过将该衬底浸入此混合物一段预定时间,可得到部分2上的第二最终层9,该第二最终层9的厚度不同于该最终层7的厚度。
相较于先前的工艺技术,直至目前所描述的实施例可用一个较为有效率的方法而允许在衬底表面的对应部分上得到具有不同厚度的氧化层。事实上,举例来说,简单地通过选取刻蚀步骤的不同时间周期,即可得到具不同厚度的层。此外,因为刻蚀氮氧化物已经被视为是一个非常可靠的程序,所以可得到仅仅具有数十个纳米(nm)厚度差异的氮氧化物层。最后,应当注意的是,不同的厚度也可通过使用对于两个刻蚀步骤有不同刻蚀率的刻蚀混合物而获得。
以下,将通过参考图4a至图4g所示的进一步的说明实施例而加以描述,其中图4b至图4f涉及工艺步骤,该步骤中所使用的参考数字与参考图3b至图3g时用以描述工艺步骤所用的参考数字相同。因此,将这些步骤的详细说明加以省略。
在第一步骤中,在该衬底表面的部分2及部分3上形成该初始氮氧化物层5(请见图4b)。该初始层5可通过热生长的方式先形成第一氧化层,然后在含氮环境中对该氧化层进行退火,或者直接在含氮环境中以热生长的方式形成一氧化层,如同先前所描述的实施例的情形。
在接下来的步骤中,如图4c所示,该掩膜层6,例如光刻胶,是沉积于该部分2之上,然后通过例如湿法刻蚀的方式,对部分3上未被覆盖的初始层5进行打薄。其导致形成具有第一预定中间厚度的中间氮氧化物层7′,该厚度小于部分3上的预定最终厚度(请见图4d)。
如图4e所示,移除部分2上的掩膜层6,然后将例如光刻胶的屏蔽层8沉积在部分3上。接着对该部分2上的未覆盖的初始层5进行打薄(例如用湿法刻蚀的方式)以得到具有中间厚度的第二中间氮氧化物层9′,其厚度是小于预定的最终厚度并且不同于中间层7′的厚度(请见图4f)。
在最后一个步骤中,如图4g所示,在中间氮氧化物层7′及9′之上增加一氧化层,以在该表面的部分2及3上得到两个最终层7及9,该最终层7及9的厚度是对应于最终预定厚度且互不相同。
为了达到在部分2和3上的中间氮氧化物层上方加上一个氧化层的目的,可选择数种不同的步骤。在一个实施例中,举例来说,以热生长的方式可在该中间层7′及9′上形成一个氧化层。另外,在例如化学气相沉积工艺期间,可在该中间层7′及9′上沉积一个氧化层。
如参考图3a至图3g而描述的实施例的情形,仅需要两个掩膜步骤。此外,可得到厚度差仅为数十纳米(nm)的不同氧化层。以上通过参考图4a至图4g所描述的实施例可较佳地使用于预期产生氧化层而取代氮氧化物层的应用中。
通过参考图5a至图5f,将在以下依据进一步之说明实施例来描述一个制造流程。在第一步骤中,如图5b所示,在衬底表面的部分2及部分3上形成初始氮氧化层5。接着,如图5c所示,在欲形成厚氧化层的表面的部分上(目前是指部分2),覆盖一个掩膜层6,该掩膜层6可由沉积一个屏蔽阻层材料而形成。在下一个步骤中,如图5d所示,通过湿法刻蚀或干法刻蚀将部分3上未覆盖的初始氮氧化物层5移除。因为在本实施例中,在部分3上的初始氮氧化物层5是单纯地被移除,而且并不需获得具有预定厚度的中间层,故在这一方面无须进行任何特定的测量。使用本制造流程,所有需要决定的是刻蚀所进行的一段时间必须足够长以允许部分3上的初始层5得以相当完整的被移除。在移除掩膜层6之后,即对部分2上的初始层5进行打薄,以得到具有中间厚度的中间层9′,该中间厚度则是相符于部分2上的最终层与部分3上的最终层之间所预期的最终厚度差。因为在某些应用中,需要有数十纳米(nm)的厚度差,在一个严格的容错范围内,该中间层9′的厚度必须精确地加以定义。为了达到这个目的,在一个实施例中,可使用一个湿法刻蚀工艺,其中该衬底浸入具有预定刻蚀率的一个刻蚀混合物中一段预定的时间。
一旦部分2上的初始层5已打薄至预定的中间厚度,则在部分2和部分3上形成一个氧化层。在许多实施例中,可选择已知的热生长程序或化学气相沉积技术或其组合以形成该氧化层。然后,部分2上的中间氮氧化层9′将被重新氧化,或加在沉积的氧化层上。据此,得到了具有预定厚度差的特点的两个氧化层9。
通过参考图5a至图5f所描述的实施例的优点为仅用单一的掩膜步骤就已足够。此外,因为形成氧化层并不要求高温氧化工艺,故工艺顺序并不会对热预算有显著的影响,且对于两个氧化层而言可达到较高的可靠度。此外,因为这些实施例并未将氧化层的形成限制于使用热氧化,故该工艺可顺应于出现在用于沉积栅极介电层的化学气相沉积技术。
在图6中,说明了一个CMOS晶体管的范例,其中依照该说明实施例形成一个栅极氧化物。如以上所期望的一样,此栅极氧化物将具有厚度差约为0.2至1.0nm的特点。描述于第6图中的CMOS晶体管的其它部分可使用相关技术工艺而加以完成,其中参考数字10是涉及多硅晶层,参考数字11涉及自对准金属硅化物,而参考数字12则涉及间隔氧化物。
综上结论,本发明揭露了一种在衬底表面上形成具有不同厚度的氧化层的方法,相较于先前技术,该方法展现了以下的优点:(1)要求一个有限数量的掩膜步骤;(2)可形成介于数十个纳米(nm)的范围之内的非常薄的氧化层;(3)该厚度差可保持在数十个纳米(nm)的范围内;(4)不要求高温热氧化工艺;以及(5)该工艺流程可顺应于用于沉积栅极介电层的各种复杂的化学气相沉积技术。
以上所揭露的特殊实施例仅作为说明的目的,因为本发明可用不同但却等同的方式而被受益于本说明书中所载的内容的技术人员所修改与实现。例如,上述的工艺步骤可由不同的次序而进行。此外,并不意图将以下的申请专利范围中所描述的内容局限于此处所展现的细微结构或设计。因此,可变更或修改以上所揭露的特殊实施例,而所有这样的改变均可视为包含于本发明的精神与范畴之内。据此,在此将所寻求专利保护提出于以下的权利要求中。

Claims (11)

1.一种在衬底(1)表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氮氧化物层(7),以及在衬底(1)表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氮氧化物层(9)的方法,该方法包括:
在该衬底(1)表面的至少一个第一及第二部分上形成至少一个具有初始厚度的初始氮氧化物层(5),其厚度超过该第一及第二预定厚度;
将该衬底(1)表面的至少一个第一部分上的初始氮氧化物层(5)打薄至其对应的第一预定厚度;以及
将该衬底(1)表面的至少一个第二部分上的初始氮氧化物层(5)打薄至其对应的不同的第二预定厚度。
2.如权利要求1所述的方法,其中,对该衬底(1)表面的至少一个第一及第二部分上的初始氮氧化物层(5)所进行的打薄过程包括:
在该衬底(1)表面的至少一个第一部分上覆盖掩膜,然后以湿法刻蚀的方式处理该衬底(1)表面的至少一个第二部分上未被覆盖的初始氮氧化物层(5);以及
在该衬底(1)表面的至少一个第二部分上覆盖掩膜,然后以湿法刻蚀的方式处理该衬底表面的至少一个第一部分上未被覆盖的初始氮氧化物层(5)。
3.如权利要求2所述的方法,其中,对该初始氮氧化物层(5)的湿法刻蚀是使用一种具有一预定刻蚀率的过氧化氨混合物。
4.如权利要求3所述的方法,其中,该至少一个第一部分上的初始层(5)是以一段第一预定时间而进行湿法刻蚀,且在该至少一个第二部分上的初始层是以一段不同的第二预定时间而进行湿法刻蚀。
5.如权利要求4所述的方法,其中,该初始氮氧化层(5)的初始厚度超过该第一及第二预定厚度约10%至50%。
6.一种在衬底(1)表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底(1)表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,该方法包括:
在该衬底(1)表面的至少一个第一及第二部分上形成至少一个具有一初始厚度的初始氮氧化物层(5),其厚度超过该第一及第二预定厚度;
将该衬底(1)表面的至少一个第一部分上的初始氮氧化物层5打薄至小于其所对应的第一预定厚度的第一中间厚度;
将该衬底表面的至少一个第二部分上的初始氮氧化物层打薄至不同于该第一中间厚度的第二中间厚度,且小于其所对应的第二预定厚度;以及
将一氧化层加至该至少两氮氧化物层上,以得到至少两个具有不同预定厚度的氧化层。
7.如权利要求6所述的方法,其中,该初始氮氧化物层(5)的初始厚度超过该第一及第二预定厚度约10%至50%。
8.一种在衬底(1)表面的至少一个第一部分上,形成具有第一预定厚度的至少一个第一氧化层,以及在衬底(1)表面的至少一个第二部分上,形成具有不同的第二预定厚度的至少一个第二氧化层的方法,该方法包括:
将至少一个氧化层在含氮环境中,以热生长的方式在该衬底(1)表面的至少一个第一及第二部分上形成具有一初始厚度的至少一个初始氮氧化物层(5),其厚度超过该第一及第二预定厚度;
自该衬底(1)表面欲形成薄氧化层的至少一个第一部分上移除该氮氧化物层(5);
将该衬底(1)表面欲形成厚氧化层的至少一个第二部分上的初始氮氧化物层(5)打薄至小于其所对应的预定厚度的厚度;以及
以热生长的方式,在该衬底(1)表面的至少一个第一及第二部分上形成一氧化层,以得到具有不同的预定厚度的至少两个氧化层。
9.如权利要求8所述的方法,其中,自该衬底表面欲形成薄氧化层的至少一个第一部分上移除氮氧化物层的过程,包括在该衬底表面欲形成厚氧化层的至少一个第二部分上覆盖掩膜,并以干法刻蚀与湿法刻蚀的任一方式对该衬底表面欲形成薄氧化层的至少一个第一部分上的氮氧化物层进行处理。
10.如权利要求8所述的方法,其中,对该衬底(1)表面欲形成厚氧化层的至少一个第二部分上的初始氮氧化物层(5)所进行的打薄过程,包括在该衬底(1)表面欲形成薄氧化层的至少一个第一部分上覆盖掩膜,并以湿法刻蚀的方式对该衬底(1)表面欲形成厚氧化层的至少一个第二部分上未被覆盖的初始氮氧化物层进行处理。
11.如权利要求8所述的方法,其中,该初始氮氧化物层(5)的初始厚度超过该第一及第二预定厚度约10%至50%。
CNB028281977A 2002-02-20 2002-12-20 在衬底表面上形成氮氧化层和氧化层的方法 Expired - Fee Related CN1315162C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE10207122A DE10207122B4 (de) 2002-02-20 2002-02-20 Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats
DE10207122.5 2002-02-20
US10/208,308 US6703278B2 (en) 2002-02-20 2002-07-30 Method of forming layers of oxide on a surface of a substrate
US10/208,308 2002-07-30
PCT/US2002/040807 WO2003073491A1 (en) 2002-02-20 2002-12-20 Method of forming layers of oxide of different thicknesses on a surface of a substrate

Publications (2)

Publication Number Publication Date
CN1620718A true CN1620718A (zh) 2005-05-25
CN1315162C CN1315162C (zh) 2007-05-09

Family

ID=27766671

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028281977A Expired - Fee Related CN1315162C (zh) 2002-02-20 2002-12-20 在衬底表面上形成氮氧化层和氧化层的方法

Country Status (6)

Country Link
EP (1) EP1476899B1 (zh)
JP (1) JP4145802B2 (zh)
CN (1) CN1315162C (zh)
AU (1) AU2002351408A1 (zh)
TW (1) TWI278038B (zh)
WO (1) WO2003073491A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550349B2 (en) 2005-12-14 2009-06-23 Dongbu Electronics Co., Ltd. Method for forming gate dielectric layers
CN108257860A (zh) * 2018-01-19 2018-07-06 武汉新芯集成电路制造有限公司 一种栅极氧化层的制作方法
CN110730760A (zh) * 2017-03-08 2020-01-24 耐诺维尔德有限公司 提供多个纳米线的装置和方法
WO2022151650A1 (zh) * 2021-01-14 2022-07-21 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US12119222B2 (en) 2021-01-14 2024-10-15 Changxin Memory Technologies, Inc. Method for preparing semiconductor structure and semiconductor structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
US6235590B1 (en) * 1998-12-18 2001-05-22 Lsi Logic Corporation Fabrication of differential gate oxide thicknesses on a single integrated circuit chip
KR20010004417A (ko) * 1999-06-28 2001-01-15 김영환 반도체장치의 듀얼 게이트산화막 형성 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7550349B2 (en) 2005-12-14 2009-06-23 Dongbu Electronics Co., Ltd. Method for forming gate dielectric layers
CN110730760A (zh) * 2017-03-08 2020-01-24 耐诺维尔德有限公司 提供多个纳米线的装置和方法
CN110730760B (zh) * 2017-03-08 2023-11-21 耐诺维尔德有限公司 提供多个纳米线的装置和方法
CN108257860A (zh) * 2018-01-19 2018-07-06 武汉新芯集成电路制造有限公司 一种栅极氧化层的制作方法
WO2022151650A1 (zh) * 2021-01-14 2022-07-21 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US12119222B2 (en) 2021-01-14 2024-10-15 Changxin Memory Technologies, Inc. Method for preparing semiconductor structure and semiconductor structure

Also Published As

Publication number Publication date
EP1476899B1 (en) 2007-03-07
JP2005518675A (ja) 2005-06-23
TWI278038B (en) 2007-04-01
JP4145802B2 (ja) 2008-09-03
EP1476899A1 (en) 2004-11-17
AU2002351408A1 (en) 2003-09-09
WO2003073491A1 (en) 2003-09-04
TW200304187A (en) 2003-09-16
CN1315162C (zh) 2007-05-09

Similar Documents

Publication Publication Date Title
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN101675513B (zh) 高k栅极介电质互补金属氧化物半导体结构的阈值调整
CN1555579A (zh) 具有高介电常数栅极绝缘层和与衬底形成肖特基接触的源极和漏极的晶体管
CN1320657C (zh) 带有不同硅厚度的绝缘膜上硅装置
CN101040374A (zh) 具有前侧接触和垂直沟槽隔离的半导体器件及其制作方法
CN1870243A (zh) 具有氘化掩埋层的半导体衬底和器件
CN1315162C (zh) 在衬底表面上形成氮氧化层和氧化层的方法
CN1320653C (zh) 半导体集成电路器件
CN1183586C (zh) Cmos技术中抑制窄宽度效应的方法
CN1534744A (zh) 具有应变硅锗层磊晶的场效应晶体管结构及其制造方法
CN1490882A (zh) 半导体器件和半导体器件的制造方法
CN1836318A (zh) 在基于锗的材料上制造氮氧化锗层
CN1278428C (zh) 半导体器件及其制造方法
CN1217419C (zh) 半导体器件及其制造方法
JPH10289957A (ja) 半導体装置およびその製造方法
US20090079013A1 (en) Mos transistor and method for manufacturing the transistor
CN1231064A (zh) 半导体器件及其制造方法
JPH0969576A (ja) C−mosの製造方法
JP2008539592A (ja) ブロッキング特性の異なるゲート絶縁膜を備えた半導体デバイス
JPS61172339A (ja) 半導体装置の製造方法
JPS6380561A (ja) 相補型半導体装置の製造方法
US6130164A (en) Semiconductor device having gate oxide formed by selective oxide removal and method of manufacture thereof
JPH1131812A (ja) 電荷転送装置およびその製造方法
CN1622309A (zh) 隔离半导体元件的方法
KR100532769B1 (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ADVANCED MICRO DEVICES INC

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.

Effective date: 20100708

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA, USA TO: GRAND CAYMAN ISLAND RITISH CAYMAN ISLANDS

TR01 Transfer of patent right

Effective date of registration: 20100708

Address after: Grand Cayman, Cayman Islands

Patentee after: Globalfoundries Semiconductor Inc.

Address before: American California

Patentee before: Advanced Micro Devices Inc.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070509

Termination date: 20161220

CF01 Termination of patent right due to non-payment of annual fee