CN1217419C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括至少二晶体管、一导体层、一栅氧化层及一栅极结构。每一晶体管包括有源极区、漏极区以及浅沟渠隔离结构，其中浅沟渠隔离结构形成于源极区及漏极区之间，且与源极区及漏极区相邻接，并且将源极区及漏极区电性隔离，以使晶体管的短沟道效应最小化。导体层配置于源极区、浅沟渠隔离结构及漏极区之上，且导体层将源极区及漏极区电性连接，以作为沟道区。栅氧化层配置于导体层之上。栅极结构形成于栅氧化层之上。栅极结构、源极区及漏极区形成一个晶体管。

Description

半导体器件及其制造方法
技术领域
本发明有关于一种半导体器件，且特别是有关于一种半导体结构，其可使短沟道效应(short-channel effects)降至最低甚至消除且可减少位线阻抗(bit line resistance)。
背景技术
传统的金属-氧化物-半导体场效应晶体管(Metal-oxide-siliconfield-effect transistors，以下简称MOSFETs)的器件特征例如是启始电压(threshold voltage)及次启始电流(subthreshold current)一般可通过数学式进行预测。然而，现今的集成电路(integrated circuit)的制造趋势为生产具有缩减特征尺寸的MOSFETs，其中此特征尺寸例如是沟道长度的尺寸。当沟道长度缩减至与MOSFETs的源极及漏极耗尽区的宽度相同时，沟道区域内的一些电荷将与源极及/或漏极耗尽区的电荷结合，导致一部份的沟道区变成耗尽，而使得MOSFETs的启始电压及其它器件特性发生偏移。此即公知的短沟道效应。
热载流子的非预期性的射入是一种已知与短沟道效应有关的现象。此种非预期性的载流子射入栅极结构之中，而改变MOSFET的启始电压。当沟道长度缩减至低于2μm时，此器件特性会受到短沟道效应的影响而无法凭借数学式准确地预测。
已有文献提出一些公知具器件具有短沟道效应，并且已有一些文献提出缩减源极及漏极耗尽区的尺寸，以减少短沟道效应。然而，此方法却会导致位线阻抗增加。
发明内容
本发明提出一种半导体器件，此器件包括含有源极区、漏极区及浅沟渠隔离结构的基底、导体层、栅氧化层、与栅极结构。其中浅沟渠隔离结构位于源极区及漏极区之间，且与源极区及漏极区相邻接，浅沟渠隔离结构将源极区及漏极区电性隔离。导体层配置于基底之上，且导体层与源极区、浅沟渠隔离结构及漏极区局部重叠。栅氧化层配置于导体层之上。栅极结构系位于栅氧化层之上，其中栅极结构、源极区及漏极区构成一个晶体管。
另一方面，导体层与源极区及漏极区电性连接，以作为晶体管的沟道区。
本发明又提出一种半导体器件，此器件包括至少二晶体管、导体层、栅氧化层、与栅极结构。每一晶体管包括有源极区、漏极区以及浅沟渠隔离结构。其中浅沟渠隔离结构位于源极区及漏极区之间，且与源极区及漏极区相邻接。浅沟渠隔离结构将源极区及漏极区电性隔离。导体层配置于源极区、浅沟渠隔离结构及漏极区之上，且导体层将源极区及漏极区电性连接，以作为沟道区。栅氧化层配置于导体层之上。栅极结构位于栅氧化层之上，其中栅极结构、源极区及漏极区构成一个晶体管。
本发明另提出一种半导体器件，此器件包括一第一晶体管及一第二晶体管。第一晶体管，包括第一扩散区、第二扩散区、第一浅沟渠隔离结构、第一导体层、第一栅氧化层及第一栅极结构。第二扩散区与第一扩散区隔开、第一浅沟渠隔离结构配置于第一扩散区及第二扩散区之间，且与第一扩散区及第二扩散区相邻接，第一浅沟渠隔离结构将第一扩散区及第二扩散区电性隔离。第一导体层位于第一扩散区、第一浅沟渠隔离结构及第二扩散区之上。第一栅氧化层配置于第一导体层之上，且第一栅极结构位于第一栅氧化层之上。第二晶体管，与第一晶体管相互邻接，包括有第三扩散区、第四扩散区、第二浅沟渠隔离结构、第二导体层、第二栅氧化层及第二栅极结构。第三扩散区与第一扩散区隔开；第四扩散区与第三扩散区隔开。第二浅沟渠隔离结构配置于第三扩散区及第四扩散区之间，且与第三扩散区及第四扩散区相邻接，再者第二浅沟渠隔离结构也与第一浅沟渠隔离结构隔开，此第二浅沟渠隔离结构将第三扩散区及第四扩散区电性隔离。第二导体层系与第一导体层隔开，且配置于第三扩散区、第二浅沟渠隔离结构及第四扩散区之上。第二栅氧化层配置于第二导体层之上，且第二栅极结构位于第二栅氧化层之上。
另一方面，第一扩散区及第二扩散区构成第一晶体管的源极区及漏极区。
再者，第二扩散区与第三扩散区为相同的扩散区。
本发明的半导体器件，还包括第三导体层，此第三导体层与第一导体层相互邻接，且第三导体层配置于第一扩散区与第二扩散区其中之一的上方，此第三导体层掺杂着与第一扩散区及第二扩散区其中之一具有相同导电类型的杂质。
另外，本发明另提出一种半导体器件的制造方法，包括提供一基底，再于基底中形成源极区及漏极区。之后，于基底中形成浅沟渠隔离结构，此浅沟渠隔离结构形成于源极区及漏极区之间，且与源极区及漏极区相邻接，浅沟渠隔离结构将源极区及漏极区电性隔离。再于基底之上提供导体层，其中导体层与源极区、浅沟渠隔离结构及漏极区局部重叠。接着，于导体层之上，提供栅氧化层。再于栅氧化层之上提供栅极结构，其中栅极结构、源极区及漏极区构成一个晶体管。
本发明的其它目的及优点，其一部份将于下文中提出，一部分可由叙述中明显得知或由实施本发明而明了。本发明的目的及优点可通过权利要求书的器件及其组合而了解与达成。
以上的概述与下文的详细说明皆仅是用以举例说明，而并非如权利要求用来限制本发明。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明。
附图说明
图1所示为本发明的一较佳实施例的晶体管的剖面图。
图2所示为本发明的另一较佳实施例的半导体器件的剖面图。标记说明：
10：晶体管
12：基底
14：源极区
16：漏极区
18、38-1、38-2、38-3：浅沟渠隔离结构
20：导体层
22：栅氧化层
24：栅极结构
30：半导体器件
32：基底
34-1：第一扩散区
34-2：第二扩散区
36-1：第三扩散区
36-2：第四扩散区
40-1、40-2、40-3、40-4、40-5、40-6、40-7：区段
42-1：第一栅氧化层
42-2：第二栅氧化层
42-3：第三栅氧化层
44-1：第一栅极结构
44-2：第二栅极结构
44-3：第三栅极结构
46：第一晶体管
48：第二晶体管
50：第三晶体管
具体实施方式
本发明的较佳实施例将配合图式详细说明本发明，图式中的标号会详细标注在实施例中。在以下的叙述中，相同的标号表示相同或相似的部件。
本发明提供一晶体管，此晶体管是具有最小短沟道效应的MOSFET且在晶体数组具有位线阻抗不会增加的优点。此种晶体管可通过在源极/漏极区域之间提供浅沟渠隔离结构(shallow trench isolations，STIs)而达成。本发明也允许漏极区域及源极区域的尺寸的结深，从而降低位线阻抗。另外，本发明也可以传统的CMOS制作工艺来加以制造。
图1为本发明一较佳实施例的晶体管10的剖面示意图。请参考图1所示，晶体管10包括一基底12，此基底12包括一源极区14及一漏极区16。基底12也包括浅沟渠隔离结构18，浅沟渠隔离结构18形成于源极区14及漏极区16之间，并与源极区14及漏极区16相邻接。浅沟渠隔离结构18用以电性隔绝源极14与漏极16，以在晶体管10的关键尺寸缩小时，降低或消除短沟道效应。另外，由于浅沟渠隔离结构18位于源极14与漏极16之间，因此，源极区14及漏极区16可不需要缩减其接面深度，而控制短沟道效应。浅沟渠隔离结构18可以任何传统的制作工艺步骤来形成。例如，先于基底12中形成浅沟渠，之后再填入介电材料层，比如是氮化硅(silicon nitride)、二氧化硅(silicon dioxide)。然后，再进行一平坦化步骤，例如是进行化学机械研磨(chemical-mechanical polishing)制作工艺，以得到大致平坦的基底表面。
接着，于基底12上形成一层导体层20，此导体层20的材质包括任何导体材料，此导体层20例如是硅层、外延硅层(epitaxial silicon layer)、多晶硅层(polysilicon layer)。此导体层20与源极区14、浅沟渠隔离结构18及漏极区16局部重叠。在一较佳实施例中，此导体层20为掺杂外延层。浅沟渠隔离结构18与源极区14及漏极区16电性绝缘，导体层20可电性连接源极区14及漏极区16，以作为晶体管10的沟道区域。之后，于导体层20上沉积一层栅氧化层22，并于栅氧化层22上形成一栅极结构24，以形成一晶体管10。在一较佳实施例中，此晶体管10为一MOS晶体管。。
图2为本发明另一较佳实施例的具有晶体管数组的半导体器件30的剖面示意图。请参照图2所示，此晶体管数组包括至少一个第一晶体管46、一个第二晶体管48及一个第三晶体管50。在晶体管数组中的每一个晶体管可以依照图1所绘图示与其所说明中的晶体管10的形成方法来形成。请参照图2所示，半导体器件30包括一基底32，其包括一第一扩散区34-1与一第二扩散区34-2。此基底32也包括一第三扩散区36-1，其与第一扩散区34-1及第二扩散区34-2相隔开，以及一第四扩散区36-2，其与第二扩散区34-2相隔开。第一扩散区34-1与第三扩散区36-1分别形成第一晶体管46的源极区及漏极区其中之一。半导体工业中「漏极」及「源极」可交替的。第三扩散区36-1与第二扩散区34-2分别形成第二晶体管48的源极区及漏极区其中之一。因此，第一晶体管46及第二晶体管48共享一个源极区/漏极区。另外，第二扩散区34-2与第四扩散区36-2分别形成第三晶体管50的源极区及漏极区其中之一。同样的，第二晶体管48及第三晶体管50共享一个源极区/漏极区。
基底32也包括一第一浅沟渠隔离结构38-1、一第二浅沟渠隔离结构38-2以及一第三浅沟渠隔离结构38-3。第一浅沟渠隔离结构38-1位于第一扩散区34-1及第三扩散区36-1之间，并与该二区相邻，其可电性隔绝第一晶体管46的源极区及漏极区。第二浅沟渠隔离结构38-2位于第三扩散区36-1及第二扩散区34-2之间，，并与该二区相邻其电性隔绝第二晶体管48的源极区及漏极区。第三浅沟渠隔离结构38-3位于第二扩散区34-2及第四扩散区36-2之间，并与该二区相邻，其可电性隔绝第三晶体管50的源极区及漏极区。因此，晶体管46、48、50的，可在不需降低其各自源极区及漏极区接面深度的情形下，而使其短沟道效应最小化或消除。如上所述浅沟渠隔离结构38-1、38-2、38-3可以任何传统的制作工艺步骤来形成，例如，先于基底32中形成浅沟渠，之后于浅沟渠中填入介电材料层，例如是氮化硅、二氧化硅。
之后，于基底32上形成导体层40。此导体层40包括多个区段40-1～40-7。此导体层40的材质包括任何导体材料，例如是硅层、外延硅层、多晶硅层。第二导体区段40-2与第一扩散区34-1及第三扩散区36-1局部重叠，以电性连接源极区及漏极区，作为晶体管46的沟道区域。第四导体区段40-4与第三扩散区36-1及第二扩散区34-2局部重叠，以电性连接源极区及漏极区，作为晶体管48的沟道区域。第六导体区段40-6与第二扩散区34-2及第四扩散区36-2局部重叠，以电性连接源极区及漏极区，作为晶体管50的沟道区域。在一较佳实施例中，第二、四、六导体区段40-2、40-4、40-6为掺杂的导体材料。
第一导体区段40-1配置于第一扩散区34-1之上；第三导体区段40-3配置于第三扩散区36-1之上；第五导体区段40-5配置于第二扩散区34-2之上；第七导体区段40-7配置于第四扩散区36-2之上。在一较佳实施例中，第一、三、五、七导体区段40-1、40-3、40-5、40-7掺杂着杂质，其杂质与所对应的扩散区34-1、36-1、34-2、36-2的导电类型相同，以增加晶体管46、48、50的源极区及漏极区的尺寸，减少位线的阻抗。
第一栅氧化层42-1配置于第二导体区段40-2上。第二栅氧化层42-2配置于第四导体区段40-4上。第三栅氧化层42-3配置于第六导体区段40-6上。此第一、二、三栅氧化层42-1、42-2、42-3也可以是一层配置在导体层40上连续的氧化层(未图标)。接着，在第一栅氧化层42-1上形成第一栅极结构44-1，以完成第一晶体管46。于第二栅氧化层42-2上形成第二栅极结构44-2，以完成第二晶体管48。于第三栅氧化层42-3上形成第三栅极结构44-3，以完成第三晶体管50。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (17)

1、一种半导体器件，其特征在于：包括：
一基底，其具有一源极区、一漏极区及一浅沟渠隔离结构，其中该浅沟渠隔离结构位于该源极区及该漏极区之间，且与该源极区及该漏极区相邻接，并且电性隔离该源极区及该漏极区；
一导体层，配置于该基底之上，该导体层与该源极区、该浅沟渠隔离结构及该漏极区局部重叠；
一栅氧化层，配置于该导体层之上；以及
一栅极结构，位于该栅氧化层之上，该栅极结构、该源极区及该漏极区构成一晶体管。
2、如权利要求1所述的半导体器件，其特征在于：该导体层电性连接该源极区及该漏极区，作为该晶体管的一沟道沟道区。
3、如权利要求1所述的半导体器件，其特征在于：该导体层包括外延外延硅层。
4、如权利要求1所述的半导体器件，其特征在于：该晶体管为一金属-氧化物-硅晶体管。
5、一半导体器件，包括至少二晶体管，其特征在于：各该晶体管包括：
一源极区；
一漏极区；
一浅沟渠隔离结构，该浅沟渠隔离结构位于该源极区及该漏极区之间，且与该源极区及该漏极区相邻接，并且电性隔离该源极区及该漏极区；
一导体层，配置于该源极区、该浅沟渠隔离结构及该漏极区之上，且该导体层电性连接该源极区及该漏极区，作为一沟道区；
一栅氧化层，配置于该导体层之上；以及
一栅极结构，位于该栅氧化层之上，其中该栅极结构、该源极区及该漏极区形成一晶体管。
6、如权利要求5所述的半导体器件，其特征在于：该导体层包括外延硅层。
7、如权利要求5所述的半导体器件，其特征在于：该导体层中掺有杂质。
8、一种半导体器件，包括一第一第一晶体管与一第二晶体管，其特征在于：
该第一晶体管，包括：
一第一扩散区；
一第二扩散区，与该第一扩散区隔开；其中该第一扩散区及该第二扩散区为该第一晶体管的源极区及漏极区。
一第一浅沟渠隔离结构，配置于该第一扩散区及该第二扩散区之间，且与该第一扩散区及该第二扩散区相邻接，并且将该第一扩散区及该第二扩散区电性隔离；
一第一导体层，位于该第一扩散区、该第一浅沟渠隔离结构及该第二扩散区之上；
一第一栅氧化层，配置于该第一导体层之上；以及
一第一栅极结构，位于该第一栅氧化层之上；以及
该第二晶体管，与该第一晶体管相互邻接，其包括：
一第三扩散区，与该第一扩散区隔开；
一第四扩散区，与该第三扩散区隔开，其中该第三扩散区及该第四扩散区形成该第二晶体管的源极区及漏极区；
一第二浅沟渠隔离结构，配置于该第三扩散区及该第四扩散区之间，且与该第三扩散区及该第四扩散区相邻接，并将该第三扩散区及该第四扩散区电性隔离；
一第二导体层，与该第一导体层隔开，且配置于该第三扩散区、该第二浅沟渠隔离结构及该第四扩散区之上；
一第二栅氧化层，配置于该第二导体层之上；以及
一第二栅极结构，位于该第二栅氧化层之上。
9、如权利要求8所述的半导体器件，其特征在于：该第二扩散区与该第三扩散区为同一扩散区。
10、如权利要求8所述的半导体器件，其特征在于：还包括一第三导体层，当所述第一导体层与该第一扩散区、该第一浅沟渠隔离结构及该第二扩散区局部重叠时，该第三导体层与该第一导体层相互邻接，且该第三导体层配置于该第一扩散区与该第二扩散区其中之一之上。
11、如权利要求10所述的半导体器件，其特征在于：该第三导体层掺杂着杂质，该杂质与位于该第三导体层下方的第一或第二扩散区中掺杂的杂质的导电类型相同。
12、如权利要求8所述的半导体器件，其特征在于：还包括一第四导体层，当所述第二导体层与该第三扩散区、该第二浅沟渠隔离结构及该第四扩散区局部重叠时，该第四导体层与该第二导体层相互邻接，且该第四导体层配置于该第三扩散区与该第四扩散区其中之一之上。
13、如权利要求12所述的半导体器件，其特征在于：该第四导体层掺杂着杂质，该杂质与位于该第四导体层下方的第三或第四扩散区中掺杂的杂质的导电类型相同。
14、如权利要求10所述的半导体器件，其特征在于：该第一导体层、该第二导体层及该第三导体层构成一连续的导体层。
15、如权利要求12所述的半导体器件，其特征在于：该第一导体层、该第二导体层及该第四导体层构成一连续的导体层。
16、如权利要求8所述的半导体器件，其特征在于：该第一栅氧化层与该第二栅氧化层构成一连续的氧化层。
17、一种沟道半导体器件的制造方法，其特征在于：包括：
提供一基底；
于该基底中形成一源极区及一漏极区；
于该源极区及该漏极区之间形成一浅沟渠隔离结构，该浅沟渠隔离结构与该源极区及该漏极区相邻接，并且该浅沟渠隔离结构电性隔离该源极区及该漏极区；
于该基底之上形成一导体层，其中该导体层与该源极区、该浅沟渠隔离结构及该漏极区局部重叠；
于该导体层上形成一栅氧化层；以及
于该栅氧化层之上形成一栅极结构，其中该栅极结构、该源极区及漏极区构成一晶体管。
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