TW586235B - Semiconductor device and method for minimizing short-channel effects in a transistor - Google Patents

Semiconductor device and method for minimizing short-channel effects in a transistor Download PDF

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Description

586235 五、發明說明（1) 發明所屬之技術領域 本發明係有關於一種半導體元件，且特別是有關於一 種半導體結構，其可使短通道效應（short-channel e f f e c t s )降至最低甚至消除且可減少位元線阻抗（b i t line resistance) o 又，本發明之優先權係為： 美國專利第10/101，93 0號申請案 申請曰：2002年3月21曰 先前技術 傳統的金屬-氧化物-矽場效電晶體 (Metal-oxide-silicon field-effect transistors ，以 下間稱Μ 0 S F E T s )的元件特徵例如是啟始電壓（t h r e s h ο 1 d voltage)及次啟始電流（subthreshold current) — 般可藉 由數學式進行預測。然而，現今的積體電路（i n t e g r a t e d circuit)之製造趨勢係為生產具有縮減特徵尺寸的 MOSFETs，其中此特徵尺寸例如是通道長度的尺寸。當通 道長度縮減至與MOSFETs之源極及汲極空乏區的寬度相同 時’通道區域内的一些電荷將與源極及/或汲極空乏區的 電荷結合，導致一部份的通道區變成空乏，而使得 Μ 0 S F E T s之啟始電壓及其他元件特性發生偏移。此即習知 之短通道效應。 熱載子之非故意性的射入是一種已知與短通道效應有 關的現象為。此種非故意性的載子係射入閘極結構之中，
586235 五、發明說明（2) 而改變MOSFET之啟始電壓。當通道長度縮減至低於 時，此元件特性會受到短通道效應的影響而無法粒以m 式準確地預測。 稽由數學 已有文獻提出一些習知具元件具有短通道效應，、 已有一些文獻提出縮減源極及汲極空乏區之尺寸，、並且 短通道效應。^，此方法卻會導致位元線阻抗增=減少 内容 本發明提出一種半導體元件，此元件包括含 區，及極區及淺溝渠隔離結構的基底、導體層、閘梟、° f、及閘極結構。其中淺溝渠隔離結構係位於源極區及 間，且與源極區及汲極區相鄰接，㈣渠隔離結構 將源極區及汲極區電性隔離。導體層係配置於基底之上， t導體層係與源極區、淺溝渠隔離結構及汲極區局部重 :思閘氧化層係配置於導體層之上。閘極結構係位；閘氧 體9之上其中閘極結構、源極區及汲極區構成一個電晶 另一方面，導體層係與源極區及汲極區電性， 作為電晶體之通道區。 本：明又提出一種半導體元件，&元件包括至 體層、間氧化層、&間極結構。每-電晶體包括 -構係f、汲極區以及淺溝渠隔離結構。”淺溝渠隔離 係位於源極區及汲極區之間，且與源極區及汲: 鄰接。淺溝渠隔離結構將 Q相 镩將源極區及汲極區電性隔離。導體 9483twf.ptd 第6頁 586235 五、發明說明（3) 層係配置於源極區、淺溝渠隔離結構及汲極區之上，且導 體層將源極區及汲極區電性連接，以作為通道區。閘氧化 層係配置於導體層之上。閘極結構係位於閘氧化層之上， 其中閘極結構、源極區及汲極區係構成一個電晶體。 本發明另提出一種半導體元件，此元件係包括一第一 電晶體及一第二電晶體。第一電晶體，包括第一擴散區、 第二擴散區、第一淺溝渠隔離結構、第一導體層、第一閘 氧化層及第一閘極結構。第二擴散區係與第一擴散區隔 開、第一淺溝渠隔離結構係配置於第一擴散區及第二擴散 區之間，且與第一擴散區及第二擴散區相鄰接，第一淺溝 渠隔離結構將第一擴散區及第二擴散區電性隔離。第一導 體層係位於第一擴散區、第一淺溝渠隔離結構及第二擴散 區之上。第一閘氧化層係配置於第一導體層之上，且第一 閘極結構係位於第一閘氧化層之上。第二電晶體，係與第 一電晶體相互鄰接，包括有第三擴散區、第四擴散區、第 二淺溝渠隔離結構、第二導體層、第二閘氧化層及第二閘 極結構。第三擴散區係與第一擴散區隔開；第四擴散區係 與第三擴散區隔開。第二淺溝渠隔離結構係配置於第三擴 散區及第四擴散區之間，且與第三擴散區及第四擴散區相 鄰接，再者第二淺溝渠隔離結構也與第一淺溝渠隔離結構 隔開，此第二淺溝渠隔離結構將第三擴散區及第四擴散區 電性隔離。第二導體層係與第一導體層隔開，且配置於第 三擴散區、第二淺溝渠隔離結構及第四擴散區之上。第二 閘氧化層係配置於第二導體層之上，且第二閘極結構係位
9483twf.pt.d 第7頁 586235 五、發明說明（4) 於第二閘氧化層之上。 另一方面，第一擴散區 體之源極區及汲極區。 再者，第二擴散區與第 本發明之半導體元件， 體層係與第一導體層相互鄰 一擴散區與第二擴散區其中 摻雜著與第一擴散區及第二 之雜質。 另外，本發明另提出一 的方法，包括提供一基底， 區。之後’於基底中形成淺 結構係形成於源極區及沒極 相鄰接’淺溝渠隔離結構將 於基底之上提供導體層’其 隔離結構及沒極區局部重疊 閘氧化層。再於閘氧化層之 構、源極區及〉及極區係構成 本發明之其他目的及優 出，一部分可由敘述中明顯 本發明之目的及優點可藉由 其組合而瞭解與達成。 以上之概述與下文之詳 而並非如申請專利範圍用來 及第二擴散區係構成第一電晶 二擴散區係為相同之擴散區。 更包括第三導體層，此第三導 接’且第三導體層係配置於第 之一的上方，此第三導體層係 擴散區其中之一具有相同形式 種電晶體之短通道效應最小化 再於基底中形成源極區及汲極 溝渠隔離結構，此淺溝渠隔離 區之間，且與源極區及汲極區 源極區及汲極區電性隔離。再 中導體層係與源極區、淺溝渠 。接著，於導體層之上，提供 上提供閘極結構，其中閘極結 一個電晶體。 點，其一部份將於下文中提 得知或由實施本發明而明瞭。 後附之申請專利範圍之元件及 細說明皆僅是用以舉例說明， 限制本發明。
9483twf.ptd 第8頁
為讓本發明之 顯易懂，下文特舉私，^八他目的、特徵、和優點能更明 說明如下： 牛父佳實施例，並配合所附圖式，作詳細 實施方式 本發明的較佳實施例將 式中的標號會詳細標註在實 同之標號係表示相同或相似 本發明提供一電晶體， 應的MOSFET且在晶體陣列具 點。此種電晶體可藉由在源 隔離結構（shallow trench 本發明也允許汲極區域及源 而降低位元線阻抗。另外， 來加以製造。 配合圖式詳細說明本發明，圖 施例中。在以下的敘述中，相 的部件。 此電晶體是具有最小短通道效 有位元線阻抗不會增加的優 極/汲極區域之間提供淺溝渠 isolations，STIs)而達成。 極區域之尺寸之接面深度，從 本發明也可以傳統之CMOS製程 第1圖為本發明一較佳實施例之電晶體丨〇的剖面示意 圖。請參考第1圖所示，電晶體1〇包括一基底12，此基底 1 2包括一源極區1 4及一汲極區丨6。基底丨2也包括淺溝渠隔 離結構1 8，淺溝渠隔離結構1 8形成於源極區1 4及汲極區1 6 之間，並與源極區1 4及汲極區1 6相鄰接。淺溝渠隔離結構 1 8係用以電性隔絕源極1 4與汲極1 6，以在電晶體1 〇之關鍵 尺寸縮小時，降低或消除短通道效應。另外，由於淺溝渠 隔離結構1 8係位於源極1 4與汲極1 6之間，因此，源極區1 4
9483t.wf.ptd 第9頁 586235
及沒極區1 6可不需要縮減其接面深度，而控制短通道效 應 久溝乐隔離結構1 8可以任何傳統的製程步驟來形成。 例如，先於基底1 2中形成淺溝渠，之後再填入介電材料 層’比如疋氮化石夕（silic〇n nitride)、二氧化石夕 (s i 1 1 con d i ox i de )。然後，再進行一平坦化步驟，例如 疋進行化學機械研磨（chemicai—mechanicai p〇iishing) 製程’以得到大致平坦的基底表面。 接著’於基底12上形成一層導體層2〇，此導體層2〇之 材質包括任何導體材料，此導體層2 0例如是矽層、磊晶矽 層（epitaxial silicon layer)、多晶矽層（p〇iysilic〇n layer)。此導體層20係與源極區14、淺溝渠隔離結構18及 汲極區16局部重疊。在一較佳實施例中，此導體層2〇為摻 雜蠢晶層。淺溝渠隔離結構丨8與源極區丨4及汲極區丨6電性 絕緣，導體層20可電性連接源極區14及汲極區16，以作為 電晶體1 0的通道區域。之後，於導體層2 〇上沉積一層閘氧 化層22，並於閘氧化層22上形成一閘極結構24，'以^成一 電晶體ίο。在一較佳實施例中，此電晶體1〇為一M〇s 體。。 第2圖為本發明另一較佳實施例之具有電晶體陣列的 半導體元件3 0的剖面示意圖。請參照第2圖所示，此電晶 體陣列包括至少一個第一電晶體46、一個第二電晶體4803及 一個第三電晶體50。在電晶體陣列中的每一個電晶體可以 依照第1圖所繪圖示與其所說明中之電晶體丨〇之形成方法 來形成。請參照第2圖所示，半導體元件3 〇包括一基底
586235 五、發明說明（7) 32，其包括一第一擴散區34-1與一第二擴散區34-2。此基 底32也包括一第三擴散區36-1，其與第一擴散區34-1及第 二擴散區34-2相隔開，以及一第四擴散區36-2，其與第二 擴散區34-2相隔開。第一擴散區34-1與第三擴散區36-1分 別形成第一電晶體46之源極區及汲極區其中之一。半導體 工業中「汲極」及「源極」係可交替的。第三擴散區3 6 - 1 與第二擴散區34-2分別形成第二電晶體48之源極區及汲極 區其中之一。因此，第一電晶體46及第二電晶體48係共用 一個源極區/汲極區。另外，第二擴散區34-2與第四擴散 區3 6 - 2分別形成第三電晶體5 0之源極區及汲極區其中之 一。同樣的，第二電晶體48及第三電晶體50係共用一個源 極區/ >及極區。 基底32亦包括一第一淺溝渠隔離結構38-1、一第二淺 溝渠隔離結構38-2以及一第三淺溝渠隔離結構38-3。第一 淺溝渠隔離結構38-1係位於第一擴散區34-1及第三擴散區 3 6-1之間，並與該二區相鄰，其可電性隔絕第一電晶體4 6 之源極區及汲極區。第二淺溝渠隔離結構3 8 - 2係位於第三 擴散區36-1及第二擴散區34-2之間，，並與該二區相鄰其 電性隔絕第二電晶體48之源極區及汲極區。第三淺溝渠隔 離結構38-3係位於第二擴散區34-2及第四擴散區36-2之 間，並與該二區相鄰，其可電性隔絕第三電晶體5 0之源極 區及〉及極區。因此’電晶體46、48、50的’可在不需降低 其各自源極區及汲極區接面深度的情形下，而使其短通道 效應最小化或消除。如上所述淺溝渠隔離結構3 8 - 1、
9483t.wf .pt.d 第11頁 586235 五、發明說明（8) 38-2、38-3可以任何傳統的製程步驟來 基底32中形成淺溝渠，之後於淺溝 於 例如是氮化矽、二氧化矽。 "I材枓層， 如「之後’於基底32上形成導體層40。此導體屑40勺枯夕 7。此導體層4°之材質包括任；導：Ϊ夕 二，例如是矽層、蟲晶矽層、多晶石夕層。第二導3! ,2係與第-擴散區34-1及第三擴散區36 —又 -=接源極區及汲極區，作為電晶體 ；= 部重疊，以電性連接源散區…局 道區域。第六導體區段40-6係、與第二擴散區=體4/的通 散區36-2局部重疊，以電性連接 「二°° 2及第四擴 晶體50的通道區域。在—較佳實施例中， 作為電 體區段4"、40-4、40-6為摻雜的導體材料7、四、六導 第一導體區段40-1係配置於第一擴散區^―丨 三導體區段40-3係配置於第三擴散區36_丨之上；=道弟 區段40-5係配置於第二擴散區34 — 2之上；第七導體=體 4〇二係配置於第四擴散區3"之上。在一較佳實施；中又 第一、二、五、七導體區段4〇Η、4〇_3、4〇 —5、4〇 雜著雜質，其雜質係與所對應之擴散區34_丨、36_丨、係摻 34-2、36-2之形式相同，以增加電晶體46、48、5〇之 區及汲極區之尺寸，減少位元線之阻抗。 極 第一閘氧化層42-1係配置於第二導體區段4〇_2上。 二閘氡化層42-2係配置於第四導體區段4〇 — 4上。第三閘氡 586235
9483twf.ptd 第13頁 586235 圖式簡單說明 第1圖所示係為本發明之一較佳實施例之電晶體的剖 面圖。 第2圖所示係為本發明之另一較佳實施例之半導體元 件的剖面圖。 圖式t才票f己f兒曰月 * 10 電晶體 12 基底 14 源極區 16 >及極區 18、38-1、38-2、38-3 :淺溝渠隔離結構 20 :導體層 2 2 :閘氧化層 24 :閘極結構 3 0 :半導體元件 32 :基底 34-1 :第一擴散區 34-2 :第二擴散區 3 6 - 1 :第三擴散區 36-2 :第四擴散區 40-1 、 40-2 、 40-3 、4〇-4 、4〇-5 、4〇-6 、40-7 ：區段 4 2 - 1 :第一閘氧化層 42-2 :第二閘氧化層 42-3 ··第三閘氧化層
9483twf .pt.d 第14頁 586235 圖式簡單說明 44-1 :第一閘極結構 44-2 :第二閘極結構 44-3 ··第三閘極結構 4 6 :第一電晶體 48 :第二電晶體 5 0 ·弟二電晶體 ϋϋ 9483t.wf.ptd 第15頁

Claims (1)

  1. 六、申請專利範圍 1· 一種半導體元件，包括·· 妗播H，㊣具有一源極區、一汲極區及-淺溝準隔離 離結構係位於該源極區及該没極區 源極區及該區及該沒極區相鄰帛，並且電性隔離該 區、；Ϊ二：置於該基底之上層係與該源極 μ淺溝木隔離結構及該汲極區局部重疊； 一閘氧化層，配置於該導體層之上；以及 一閘極結構，位於該閘氧化層之上， 源極區及該沒極區構成一電晶體。 ^極結構、该 2·如申請專利範圍第1項所述之半導體元件，豆 性連接該源極區及該没極區’係作為該電、晶體： 遇區〇 3·如申請專利範圍第1項所述之半導體元件，豆中 導體層包括磊晶矽層。 /、以 曰4·如申請專利範圍第1項所述之半導體元件，其中該 電晶體為一金屬—氧化物—矽電晶體。 ’、Λ 5 ·種半導體兀件，包括至少二電晶體，各該電晶體 包括： 一源極區； 一沒極區； A /冓渠隔離結構’該淺溝渠隔離結構係位於該源極 區及該沒極區之間，且與該源極區及該汲極區相鄰接，並 且電性隔離該源極區及該沒極區； Η 9483twfl.ptd 第16頁 1¾ ^86215 左' ί讀务利範圍 一導體 没極區之上 係作為一通 一閘氧 一閘極 構、該源極 6. 如申 導體層包括 7. 如申 導體層為摻 8. —種 電晶體，其 層，配 ，且該 道區； 化層， 結構， 區及該 請專利 蠢晶石夕 請專利 雜者。 半導體 中： 置於該源極區、該淺溝渠隔離結構及該 導體層電性連接該源極區及該汲極區， 配置於該導體層之上；以及 位於該閘氧化層之上，其中該閘極結 汲極區係形成一電晶體。 範圍第5項所述之半導體元件，其中該 層。 範圍第5項所述之半導體元件，其中該 元件，包括一第一第一電晶體與一第二 該第一電晶體 ，包括： 第一擴散區； 第二擴散區，係與該第一擴散區隔開； 及該第二擴散區之 相鄰接’並且將該 第一淺溝渠隔離結構，係配置於該第一擴散區 間，且與該第一擴散區及該第二擴散區 第一擴散區及該第二擴散區電性隔離； 一第一導體層，係位於該第一擴散區、該第一淺 溝渠隔離結構及該第二擴散區之上； 一第一閘氧化層，係配置於該第一導體層之上；以 及 第一閘極結構，係位於該第一閘氧化層之上；以 及
    9483twfl.ptd 第17頁 586235 六、申請專利挺團 該第二電晶體，係與該第一電晶體相互鄰接，其包 括： 一第三擴散區，係與該第一擴散區隔開； 一第四擴散區，係與該第三擴散區隔開； 一第二淺溝渠隔離結構，係配置於該第三擴散區 及該第四擴散區之間，且與該第三擴散區及該第四擴散區 相鄰接，並將該第三擴散區及該第四擴散區電性隔離； 一第二導體層，係與該第一導體層隔開，且配置於 該第三擴散區、該第二淺溝渠隔離結構及該第四擴散區之 上； 一第二閘氧化層，係配置於該第二導體層之上；以 及 一第二閘極結構，係位於該第二閘氧化層之上。 9.如申請專利範圍第8項所述之半導體元件，其中該 第一擴散區及該第二擴散區係為該第一電晶體之源極區及 汲極區。 1 0.如申請專利範圍第8項所述之半導體元件，其中該 第三擴散區及該第四擴散區係形成該第二電晶體之源極區 及〉及極區。 11.如申請專利範圍第9項所述之半導體元件，其中該 第二擴散區與該第三擴散區係為相同之擴散區。 1 2.如申請專利範圍第8項所述之半導體元件，更包括 一第三導體層，其係與該第一導體層相互鄰接，且該第三 導體層係配置於該第一擴散區與該第二擴散區其中之一之
    9483twfl.ptd 第18頁
    六、申讀專利範圍 上。 1 3.如申請專利範圍第1 2項所述之半導體元件，其中 該第三導體層係摻雜著雜質，該雜質係與該第一擴散區與 該第二擴散區其中之一之形式相同。 1 4.如申請專利範圍第8項所述之半導體元件，更包括 一第四導體層，其係與該第二導體層相互鄰接，且該第四 導體層係配置於該第三擴散區與該第四擴散區其中之一之 上。 1 5.如申請專利範圍第1 4項所述之半導體元件，其中 該第四導體層係摻雜著雜質，該雜質係與該第三擴散區與 該第四擴散區其中之一形式相同。 1 6.如申請專利範圍第1 2項所述之半導體元件，其中 該第一導體層、該第二導體層及該第三導體層包括一連續 的導體層。 1 7.如申請專利範圍第1 4項所述之半導體元件，其中 該第一導體層、該第二導體層及該第四導體層包括一連續 的導體層。 1 8.如申請專利範圍第8項所述之半導體元件，其中該 第一閘氧化層與該第二閘氧化層包括一連續的氧化層。 1 9.如申請專利範圍第8項所述之半導體元件，其中該 第一導體層與該第二導體層包括一連續的導體層。 2 0. —種電晶體之短通道效應最小化的方法，包括： 提供一基底； 於該基底中形成一源極區及一汲極區；
    9483twfl.ptd 第19頁 58^35 1¾ Μ
    六、申請專利範圍 於該源極區及該汲極區之間形成一淺溝渠隔離結 構，，該淺溝渠隔離結構與該源極區及該汲極區相鄰接， 並電性隔離該淺溝渠隔離結構該源極區及該汲極區； 於該基底之上形成一導體層，其中該導體層係與該源 極區、該淺溝渠隔離結構及該汲極區局部重疊； 於該導體層上形成一閘氧化層；以及 於該閘氧化層之上形成一閘極結構，其中該閘極結 構、該源極區及該》及極區係構成一電晶體。
    9483twfl.ptd 第20頁
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