JP2004055940A

JP2004055940A - 横型ｍｏｓトランジスタ

Info

Publication number: JP2004055940A
Application number: JP2002213349A
Authority: JP
Inventors: Tomohiro Namikawa; 南川　智宏
Original assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Current assignee: Renesas Semiconductor Manufacturing Co Ltd; Kansai Nippon Electric Co Ltd
Priority date: 2002-07-23
Filing date: 2002-07-23
Publication date: 2004-02-19

Abstract

【課題】低オン抵抗で閾値電圧の制御性のよい横型ＭＯＳトランジスタを提供する。
【解決手段】ＳＯＩ基板３０のシリコン層３３に、ソース・ドレイン間耐圧を決定するＰＮ接合がシリコン酸化膜３２まで到達して形成された構成において、ＰＮ接合のＰ側をシリコン酸化膜３２まで到達するＰ型ウェル領域４４で構成し、このＰ型ウェル領域４４の表面層にベース領域３５をゲート電極３９をマスクとするセルフアラインで、ベース領域３５端がＰ型ウェル領域４４端からはみ出さないように形成している。その結果、ソース・ドレイン間耐圧を決定するＰＮ接合の面積は、従来とほぼ同一となり、ＭＯＳトランジスタの出力容量は増加しない。そして、シリコン層３３の厚さとは独立にベース領域３５の拡散深さを制御できるため、オン抵抗を低くでき、また、閾値電圧の制御性も向上できる。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、横型ＭＯＳトランジスタに関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いた横型ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
光結合型半導体リレーの出力端子間容量を低減するために、低容量のＭＯＳトランジスタが要求されている。この種のＭＯＳトランジスタとして、ＳＯＩ基板を用いた従来のＮチャネル型の横型ＭＯＳトランジスタ１００について説明する。ＭＯＳトランジスタ１００は、半導体チップの上面から見た表面パターンを図７に示すように、素子部１０１がくし形パターンで配置され、その素子部１０１に隣接して、半導体チップの外周域にゲートパッド１０２、ドレインパッド１０３およびソースパッド１０４を配置した表面レイアウトとなっている。ＭＯＳトランジスタ１００は、図８〜図１０に示すように、ＳＯＩ基板２０に形成されている。ＳＯＩ基板２０は、Ｎ型またはＰ型のシリコン基板１の上にシリコン酸化膜２が形成され、このシリコン酸化膜２の上にシリコン層３が形成されて構成され、このシリコン層３にＭＯＳトランジスタ１００が形成されている。シリコン層３は、後述する各領域が形成されていない状態で、Ｎ⁻型不純物層を形成している。このＭＯＳトランジスタ１００は、シリコン基板１をフローティング電位で用いることによりドレイン・基板間容量による出力容量を低減している。
【０００３】
次に、素子部１０１について、図８を参照して説明する。シリコン層３には、表面層にＮ型ウェル領域４が、半導体チップ上面から見て、くし形のパターンで形成され、くし形の各くし歯を構成するＮ型ウェル領域４間にＮ型ウェル領域４から所定距離離間して挟まれシリコン酸化膜２まで到達したＰ型ベース領域５が形成されている。そして、Ｎ型ウェル領域４の表面層にＮ型ウェル領域４端から所定距離離間したＮ^＋型ドレイン領域６が、半導体チップ上面から見て、くし形のパターンで形成され、ベース領域５の表面層にベース領域５端からチャネル長として所定距離離間したＮ^＋型ソース領域７が形成されている。シリコン層３とソース領域７との間のベース領域５上にゲート絶縁膜としての薄いシリコン酸化膜８を介してポリシリコンからなるゲート電極９が形成されている。シリコン層３とドレイン領域６との間のＮ型ウェル領域４上にフィールド酸化膜としての厚いシリコン酸化膜１０が形成されている。ゲート電極９から層間絶縁膜１１により絶縁されて、ドレイン領域６に電気的接触するアルミニウム膜からなるドレイン電極１２が形成され、ベース領域５とソース領域７とに電気的接触するアルミニウム膜からなるソース電極１３が形成されている。
【０００４】
次に、ゲートパッド１０２、ドレインパッド１０３およびソースパッド１０４について説明する。ゲートパッド１０２およびソースパッド１０４は、図９に示すように、シリコン層３上にシリコン酸化膜１０および層間絶縁膜１１を介してアルミニウム膜により形成され、図示しないアルミニウム配線により、ゲートパッド１０２はゲート電極９およびソースパッド１０４はソース電極１３にそれぞれ接続されており、ゲートパッド１０２およびソースパッド１０４の直下のシリコン層３にはシリコン酸化膜２まで到達したＰ型ウェル領域１４が形成されている。ドレインパッド１０３は、図１０に示すように、シリコン層３上にシリコン酸化膜１０および層間絶縁膜１１を介してアルミニウム膜により形成され、図示しないアルミニウム配線によりドレイン電極１２に接続されており、ドレインパッド１０３の直下はシリコン層３のままでＰ型ウェル領域１４は形成されていない。
【０００５】
上記構成のＭＯＳトランジスタ１００の製造方法について説明する。
先ず、第１工程は、この工程の完了後を図１１（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を形成し、シリコン酸化膜２の上にＮ⁻型シリコン層３を形成したＳＯＩ基板２０を準備する。そして、熱酸化法およびフォトリソグラフィ法によりゲートパッド２０２およびソースパッド２０４が形成される領域に開口を有するシリコン酸化膜２１を形成し、その開口に熱酸化法によりイオン注入のための薄いシリコン酸化膜２２を形成し、シリコン酸化膜２１をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、熱拡散してシリコン酸化膜２まで到達したＰ型ウェル領域１４を形成する。
【０００６】
次に、第２工程は、この工程の完了後を図１１（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜２１、２２を除去して後、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜１０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜２３を形成し、フォトリソグラフィ法でのレジストパターン２４をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン２４を除去して後、熱拡散してＮ型ウェル領域４を形成する。
【０００７】
次に、第３工程は、この工程の完了後を図１２（ｃ）に示すように、第２工程完了後、ウェットエッチ法によりシリコン酸化膜２３を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極９を形成する。そして、ゲート電極９とフォトリソグラフィ法でのレジストパターン２５とをマスクにして、イオン注入法によりシリコン層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン２５を除去して後、熱拡散してシリコン酸化膜２まで到達した深いＰ型ベース領域５を形成する。
【０００８】
次に、第４工程は、この工程の完了後を図１２（ｄ）に示すように、第３工程完了後、ゲート電極９とフォトリソグラフィ法でのレジストパターン２６とをマスクにして、イオン注入法によりＮ型ウェル領域４およびベース領域５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン２６を除去して後、熱拡散してＮ型ウェル領域４の表面層にＮ^＋型ドレイン領域６およびベース領域５の表面層にＮ^＋型ソース領域７を形成する。
【０００９】
次に、第５工程は、この工程の完了後を図８〜図１０に示すように、第４工程完了後、ＳＯＩ基板２０の表面からＣＶＤ法により層間絶縁膜１１で被覆する。ベース領域５、ドレイン領域６、ソース領域７およびゲート電極９の表面が露出するように層間絶縁膜１１およびシリコン酸化膜８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域６と電気的接触するドレイン電極１２と、ベース領域５およびソース領域７と電気的接触するソース電極１３とを形成し、同時にゲート電極９に接続されたゲートパッド１０２と、ドレイン電極１２に接続されたドレインパッド１０３と、ソース電極１３に接続されたソースパッド１０４とを形成する。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来の横型ＭＯＳトランジスタ１００は、素子部ＰＮ接合面積を低減して出力容量を低減するために、素子部１０１のベース領域５をゲート電極９をマスクとするセルフアラインでシリコン酸化膜２まで到達させて形成した構造としている。そのため、ベース領域５をシリコン酸化膜２まで到達させようとすると、チャネル長も長くなりオン抵抗が高くなるとともに、ベース領域５の表面濃度の制御も難しくなり閾値電圧の制御性が悪くなるという問題がある。
本発明は上記の問題点を解決するためになされたもので、素子部ＰＮ接合面積を増加させることなく、低オン抵抗で閾値電圧の制御性のよい横型ＭＯＳトランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の横型ＭＯＳトランジスタは、半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板の半導体層に、ソース・ドレイン間耐圧を決定するＰＮ接合を埋込絶縁膜まで到達して形成した一導電チャネル型の横型ＭＯＳトランジスタにおいて、上記ＰＮ接合を構成するＰ側およびＮ側のうち一導電チャネル型と反対の他導電型側を埋込絶縁膜まで到達した他導電型ウェル領域で形成し、この他導電型ウェル領域の表面層に他導電型ベース領域を、ベース領域端が他導電型ウェル領域端からはみ出さないように形成したことを特徴とする。
また、本発明の横型ＭＯＳトランジスタは、半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に一導電型半導体層を形成してなるＳＯＩ基板の半導体層に形成した横型ＭＯＳトランジスタにおいて、半導体層に埋込絶縁膜まで到達するように形成した他導電型ウェル領域と、他導電型ウェル領域の表面層に端が他導電型ウェル領域端からはみ出さないように形成した他導電型ベース領域と、半導体層に他導電型ウェル領域端から所定距離離間して形成した一導電型ドレイン領域と、ベース領域にベース領域端から所定距離離間して形成した一導電型ソース領域と、ソース領域と半導体層間のベース領域上にゲート絶縁膜を介して形成したゲート電極とを具備したことを特徴とする。
【００１２】
【発明の実施の形態】
以下に、本発明の一実施例のＳＯＩ基板を用いた一導電チャネル型としてＮチャネル型の横型ＭＯＳトランジスタ２００について説明する。ＭＯＳトランジスタ２００は、半導体チップの上面から見た表面パターンを図１に示すように、従来のＭＯＳトランジスタ１００と同様に、素子部２０１がくし形パターンで配置され、その素子部２０１に隣接して、半導体チップの外周域にゲートパッド２０２、ドレインパッド２０３およびソースパッド２０４を配置した表面レイアウトとなっている。ＭＯＳトランジスタ２００は、図２〜図４に示すように、ＳＯＩ基板３０に形成されている。ＳＯＩ基板３０は、一導電型としてのＮ型または他導電型としてのＰ型のシリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にシリコン層３３が形成されて構成され、このシリコン層３３にＭＯＳトランジスタ２００が形成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、一導電型半導体層としてのＮ⁻型不純物層を形成している。このＭＯＳトランジスタ２００は、シリコン基板３１をフローティング電位で用いることによりドレイン・基板間容量による出力容量を低減している。
【００１３】
次に、素子部２０１について、図２を参照して説明する。シリコン層３３には、表面層にＮ型ウェル領域３４が、半導体チップ上面から見て、くし形のパターンで形成され、くし形の各くし歯を構成するＮ型ウェル領域３４間にＮ型ウェル領域３４から所定距離離間して挟まれシリコン酸化膜３２まで到達したＰ型ウェル領域４４が形成されている。そして、Ｐ型ウェル領域４４の表面層にＰ型ベース領域３５が形成されている。ベース領域３５は、ベース領域３５端がＰ型ウェル領域４４端からはみ出さないように、Ｐ型ウェル領域４４の内側または各端同士が重なるように形成されている。そして、Ｎ型ウェル領域３４の表面層にＮ型ウェル領域３４端から所定距離離間したＮ^＋型ドレイン領域３６が形成され、ベース領域３５の表面層にベース領域３５端からチャネル長として所定距離離間したＮ^＋型ソース領域３７が形成されている。シリコン層３３とソース領域３７との間のベース領域３５上にゲート絶縁膜としての薄いシリコン酸化膜３８を介してポリシリコンからなるゲート電極３９が形成されている。シリコン層３３とドレイン領域３６との間のＮ型ウェル領域３４上にフィールド酸化膜としての厚いシリコン酸化膜４０が形成されている。ゲート電極３９から層間絶縁膜４１により絶縁されて、ドレイン領域３６に電気的接触するアルミニウム膜からなるドレイン電極４２が形成され、ベース領域３５とソース領域３７とに電気的接触するアルミニウム膜からなるソース電極４３が形成されている。
【００１４】
次に、ゲートパッド２０２、ドレインパッド２０３およびソースパッド２０４について説明する。ゲートパッド２０２およびソースパッド２０４は、図３に示すように、従来のＭＯＳトランジスタ１００と同様に、Ｐ型ウェル領域４４上にシリコン酸化膜４０および層間絶縁膜４１を介してアルミニウム膜により形成され、図示しないアルミニウム配線により、ソースパッド２０４はソース電極４３およびゲートパッド２０２はゲート電極３９にそれぞれ接続されている。ドレインパッド２０３は、図４に示すように、従来のＭＯＳトランジスタ１００と同様に、シリコン層３３上にシリコン酸化膜４０および層間絶縁膜４１を介してアルミニウム膜により形成され、図示しないアルミニウム配線によりドレイン電極４２に接続されており、ドレインパッド２０３の直下はシリコン層３３のままでＰ型ウェル領域４４は形成されていない。
【００１５】
上記構成のＭＯＳトランジスタ２００の製造方法について説明する。
先ず、第１工程は、この工程の完了後を図５（ａ）に示すように、半導体支持基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ⁻型シリコン層３３が形成されたＳＯＩ基板３０を準備する。そして、熱酸化法およびフォトリソグラフィ法により、ゲートパッド２０２およびソースパッド２０４の位置と素子部２０１とのＰ型ウェル領域４４が形成される領域に開口を有するシリコン酸化膜５１を形成し、その開口に熱酸化法によりイオン注入のための薄いシリコン酸化膜５２を形成し、シリコン酸化膜５１をマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、熱拡散してシリコン酸化膜３２まで到達したＰ型ウェル領域４４を形成する。
【００１６】
次に、第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜５１、５２を除去して後、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜４０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜５３を形成し、フォトリソグラフィ法でのレジストパターン５４をマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン５４を除去して後、熱拡散してＮ型ウェル領域３４を形成する。
【００１７】
次に、第３工程は、この工程の完了後を図６（ｃ）に示すように、第２工程完了後、ウェットエッチ法によりシリコン酸化膜５３を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜３８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極３９を形成する。そして、ゲート電極３９とフォトリソグラフィ法でのレジストパターン５５とをマスクにして、イオン注入法によりＰ型ウェル領域４４の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン５５を除去して後、熱拡散してＰ型ベース領域３５を形成する。
【００１８】
次に、第４工程は、この工程の完了後を図６（ｄ）に示すように、第３工程完了後、ゲート電極３９とフォトリソグラフィ法でのレジストパターン５６とをマスクにして、イオン注入法によりＮ型ウェル領域３４およびベース領域３５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン５６を除去して後、熱拡散してＮ型ウェル領域３４の表面層にＮ^＋型ドレイン領域３６およびベース領域３５の表面層にＮ^＋型ソース領域３７を形成する。
【００１９】
次に、第５工程は、この工程の完了後を図２〜図４に示すように、第４工程完了後、ＳＯＩ基板３０の表面からＣＶＤ法により層間絶縁膜４１で被覆する。ベース領域３５、ドレイン領域３６、ソース領域３７およびゲート電極３９の表面が露出するように層間絶縁膜４１およびシリコン酸化膜３８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域３６と電気的接触するドレイン電極４２と、ベース領域３５およびソース領域３７と電気的接触するソース電極４３とを形成し、同時にゲート電極３９に接続されたゲートパッド２０２と、ドレイン電極４２に接続されたドレインパッド２０３と、ソース電極４３に接続されたソースパッド２０４とを形成する。
【００２０】
以上に説明したように、横型ＭＯＳトランジスタ２００は、ソース・ドレイン間耐圧を決定するＰＮ接合がシリコン酸化膜３２まで到達する構成において、ＰＮ接合のＰ側をシリコン酸化膜３２まで到達するＰ型ウェル領域４４で構成し、このＰ型ウェル領域４４の表面層にベース領域３５をゲート電極３９をマスクとするセルフアラインで、ベース領域３５端がＰ型ウェル領域４４端からはみ出さないように形成している。その結果、ソース・ドレイン間耐圧を決定するＰＮ接合の面積は、従来のＭＯＳトランジスタ１００のベース領域５によるＰＮ接合面積とほぼ同一となり、ＭＯＳトランジスタ２００の出力容量は増加しない。そして、シリコン層３３の厚さとは独立にベース領域３５の拡散深さを制御でき、チャネル長が長くならないためオン抵抗も高くならず、また、ベース領域３５の表面濃度の制御が容易となるため閾値電圧の制御性も向上する。
【００２１】
尚、上記実施例では、一導電チャネル型のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタで説明したが、Ｐチャネル型のＭＯＳトランジスタで実施することもできる。
【００２２】
【発明の効果】
本発明の一導電チャネル型の横型ＭＯＳトランジスタによれば、ＳＯＩ基板の半導体層に形成したソース・ドレイン間耐圧を決定するＰＮ接合が埋込絶縁膜まで到達した構成において、ＰＮ接合のＰ側およびＮ側のうち一導電チャネル型と反対の他導電型側を埋込絶縁膜まで到達した他導電型ウェル領域で形成し、この他導電型ウェル領域の表面層に他導電型ベース領域を、ベース領域端が他導電型ウェル領域端からはみ出さないように形成しているので、従来構造より、出力容量が増加せずに、オン抵抗を低くでき、閾値電圧の制御性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の横型ＭＯＳトランジスタの半導体チップ上面から見た表面パターンを示す概略平面図。
【図２】図１のＭＯＳトランジスタのＡ−Ａ’概略断面図。
【図３】図１のＭＯＳトランジスタのＢ−Ｂ’およびＣ−Ｃ’概略断面図。
【図４】図１のＭＯＳトランジスタのＤ−Ｄ’概略断面図。
【図５】図１のＭＯＳトランジスタの最初の製造工程を示す概略断面図。
【図６】図５に続く製造工程を示す概略断面図。
【図７】従来の横型ＭＯＳトランジスタの半導体チップ上面から見た表面パターンを示す概略平面図。
【図８】図７のＭＯＳトランジスタのＡ−Ａ’概略断面図。
【図９】図７のＭＯＳトランジスタのＢ−Ｂ’およびＣ−Ｃ’概略断面図。
【図１０】図７のＭＯＳトランジスタのＤ−Ｄ’概略断面図。
【図１１】図７のＭＯＳトランジスタの最初の製造工程を示す概略断面図。
【図１２】図１１に続く製造工程を示す概略断面図。
【符号の説明】
３０　ＳＯＩ基板
３１　シリコン基板（半導体支持基板）
３２　シリコン酸化膜（埋込絶縁膜）
３３　Ｎ⁻型シリコン層（半導体層）
３４　Ｎ型ウェル領域
３５　Ｐ型ベース領域
３６　Ｎ^＋型ドレイン領域
３７　Ｎ^＋型ソース領域
３８　シリコン酸化膜（ゲート絶縁膜）
３９　ゲート電極
４４　Ｐ型ウェル領域

Claims

半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板の半導体層に、ソース・ドレイン間耐圧を決定するＰＮ接合を埋込絶縁膜まで到達して形成した一導電チャネル型の横型ＭＯＳトランジスタにおいて、
前記ＰＮ接合を構成するＰ側およびＮ側のうち前記一導電チャネル型と反対の他導電型側を埋込絶縁膜まで到達した他導電型ウェル領域で形成し、この他導電型ウェル領域の表面層に他導電型ベース領域を、ベース領域端が他導電型ウェル領域端からはみ出さないように形成したことを特徴とする横型ＭＯＳトランジスタ。
半導体支持基板上に埋込絶縁膜を形成し、この埋込絶縁膜上に一導電型半導体層を形成してなるＳＯＩ基板の半導体層に形成した横型ＭＯＳトランジスタにおいて、
前記半導体層に埋込絶縁膜まで到達するように形成した他導電型ウェル領域と、
前記他導電型ウェル領域の表面層に端が他導電型ウェル領域端からはみ出さないように形成した他導電型ベース領域と、
前記半導体層に前記他導電型ウェル領域端から所定距離離間して形成した一導電型ドレイン領域と、
前記ベース領域にベース領域端から所定距離離間して形成した一導電型ソース領域と、
前記ソース領域と半導体層間の前記ベース領域上にゲート絶縁膜を介して形成したゲート電極とを具備したことを特徴とする横型ＭＯＳトランジスタ。