JP6198292B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6198292B2 JP6198292B2 JP2012181158A JP2012181158A JP6198292B2 JP 6198292 B2 JP6198292 B2 JP 6198292B2 JP 2012181158 A JP2012181158 A JP 2012181158A JP 2012181158 A JP2012181158 A JP 2012181158A JP 6198292 B2 JP6198292 B2 JP 6198292B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- dmos
- breakdown voltage
- insulating film
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 121
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 230000015556 catabolic process Effects 0.000 claims description 120
- 239000000758 substrate Substances 0.000 claims description 86
- 239000012535 impurity Substances 0.000 claims description 46
- 210000000746 body region Anatomy 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 18
- 230000001590 oxidative effect Effects 0.000 claims description 8
- 239000010408 film Substances 0.000 description 241
- 150000002500 ions Chemical class 0.000 description 17
- 239000010410 layer Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000012212 insulator Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
たとえば、特許文献1のLDMOSは、n導電型(n−)の半導体基板に形成されている。当該LDMOSでは、半導体基板の表層部にp導電型(p)のベース領域が形成され、ベース領域の表層部には、n導電型(n+)のソース領域が形成されている。また、ベース領域を間に挟んで、ソース領域の反対側における半導体基板の表層部に、n導電型(n)で半導体基板より高濃度のドリフト領域が形成され、ドリフト領域の表層部には、n導電型(n+)でドリフト領域より高濃度のドレイン領域が形成されている。さらに、半導体基板上には、ゲート電極が、ゲート酸化膜を介して、ベース領域の一部を覆うようにして形成されている。また、LOCOS(Local Oxidation of Silicon)酸化膜が、ドリフト領域の一部を覆うようにして半導体基板上に形成されている。
この不具合は、ゲート酸化膜を薄くすれば解決することができるが、ゲート酸化膜のベース領域外の部分も等価的に薄くなるため、ゲート−ドレイン間の耐圧を保持できなくなるおそれがある。そこで、LOCOS酸化膜の形成領域を広げることによって、ゲート−ドレイン間の電界を緩和することが考えられる。
本発明の目的は、ゲート−ドレイン間の耐圧の低下を防止しつつ、高耐圧DMOSトランジスタに十分な性能を発揮させることができる半導体装置およびその製造方法を提供することである。
さらに、この構成によれば、第1絶縁膜を高耐圧ゲート絶縁膜と同一工程で形成することができ、第2絶縁膜を低耐圧ゲート絶縁膜と同一工程で形成することができる。その結果、半導体装置の製造工程を簡略化することができる。
前記半導体装置は、前記半導体基板の表面から掘り下がった溝に絶縁体が埋め込まれたSTI(Shallow Trench Isolation)構造を有し、前記高耐圧DMOSトランジスタ、前記高耐圧CMOSトランジスタおよび前記低耐圧CMOSトランジスタ用の領域をそれぞれ区画する素子分離部を含んでいてもよい。
本発明の半導体装置の製造方法は、高耐圧DMOSトランジスタと、高耐圧CMOSトランジスタと、低耐圧CMOSトランジスタとを共通の第1導電型の半導体基板上に備える半導体装置の製造方法であって、前記半導体基板の前記高耐圧DMOSトランジスタ用の領域に第2導電型の不純物を選択的に導入することによって、DMOS第2導電型ウェルを形成する工程と、前記半導体基板を選択的に熱酸化することによって、前記DMOS第2導電型ウェルに選択的にLOCOS酸化膜を形成する工程と、前記DMOS第2導電型ウェルの内方領域に第1導電型の不純物を選択的に導入することによって、前記LOCOS酸化膜との間に間隔が空くようにDMOS第1導電型ボディ領域を形成する工程と、前記DMOS第1導電型ボディ領域の内方領域に第2導電型の不純物を選択的に導入することによって、DMOS第2導電型ソース領域を形成する工程と、前記DMOS第2導電型ウェルの内方領域に第2導電型の不純物を選択的に導入することによって、前記LOCOS酸化膜に対して自己整合的にDMOS第2導電型ドレイン領域を形成する工程と、前記半導体基板の前記高耐圧CMOSトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように高耐圧ソース領域および高耐圧ドレイン領域を形成する工程と、前記半導体基板の前記低耐圧CMOSトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように低耐圧ソース領域および低耐圧ドレイン領域を形成する工程と、前記半導体基板を選択的にマスクで覆い、当該マスクから露出する前記半導体基板を熱酸化することによって、前記高耐圧ソース領域と前記高耐圧ドレイン領域との間に高耐圧ゲート絶縁膜を形成し、同時に、前記DMOS第2導電型ソース領域と前記DMOS第2導電型ウェルとの間のDMOSチャネル領域外の領域に、前記LOCOS酸化膜に連なるように第1絶縁膜を形成する工程と、前記半導体基板を選択的に熱酸化することによって、前記低耐圧ソース領域と前記低耐圧ドレイン領域との間に、前記高耐圧ゲート絶縁膜よりも薄い低耐圧ゲート絶縁膜を形成し、同時に、前記DMOSチャネル領域に、前記第1絶縁膜よりも薄い第2絶縁膜を前記第1絶縁膜と一体的に形成して、前記第1絶縁膜および前記第2絶縁膜を含むDMOSゲート絶縁膜を形成する工程と、前記LOCOS酸化膜および前記DMOSゲート絶縁膜に跨るように、前記DMOSゲート絶縁膜を介して前記DMOSチャネル領域に対向するDMOSゲート電極を形成する工程と、前記高耐圧ゲート絶縁膜上に、前記高耐圧ゲート絶縁膜を介して前記高耐圧ソース領域と前記高耐圧ドレイン領域との間の高耐圧チャネル領域に対向する高耐圧ゲート電極を形成する工程と、前記低耐圧ゲート絶縁膜上に、前記低耐圧ゲート絶縁膜を介して前記低耐圧ソース領域と前記低耐圧ドレイン領域との間の低耐圧チャネル領域に対向する低耐圧ゲート電極を形成する工程とを含む。
また、第1絶縁膜を高耐圧ゲート絶縁膜と同一工程で形成することができ、第2絶縁膜を低耐圧ゲート絶縁膜と同一工程で形成することができる。その結果、半導体装置の製造工程を簡略化することができる。
前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記DMOS第1導電型ボディ領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧CMOSトランジスタ用の領域に、互いに間隔が空くように高耐圧第1導電型ソース領域および高耐圧第1導電型ドレイン領域を形成する工程を含むことが好ましい。
図1は、本発明の一実施形態に係る半導体装置の模式図であって、図1(a)は全体の断面図、図1(b)はHV−DMOSの要部拡大図をそれぞれ示す。
半導体装置1は、本発明の高耐圧DMOSトランジスタの一例としてのHV−DMOS(High Voltage−double Diffused Metal Oxide Semiconductor)2と、本発明の高耐圧CMOSトランジスタの一例としてのHV−CMOS(High Voltage−Complementary Metal Oxide Semiconductor)3と、本発明の低耐圧CMOSトランジスタの一例としてのLV−CMOS4とを、共通のp型の半導体基板(たとえば、シリコン基板)5上に備えている。HV−CMOS3は、HV−nMOS6およびHV−pMOS7を含み、LV−CMOS4は、LV−nMOS8およびLV−pMOS9を含む。
また、HV−CMOS3用の領域のサイズは、たとえば、10μm〜200μmである。さらに具体的には、HV−nMOS6用の領域のサイズが、10μm〜100μmであり、HV−pMOS7用の領域のサイズが、10μm〜200μmである。
HV−DMOS2用の領域には、この領域を矩形状に取り囲む素子分離部10の辺に沿って、本発明のDMOS第2導電型ウェルの一例としてのディープn型ウェル11が形成されている。
DMOS−p型ボディ領域12の内方領域には、ディープn型ウェル11とDMOS−p型ボディ領域12との境界に対してDMOS−n型ドレイン領域13から離れる側に間隔を隔てて、本発明のDMOS第2導電型ソース領域の一例としてのDMOS−n型ソース領域16が形成されている。このDMOS−n型ソース領域16とディープn型ウェル11との間の領域が、DMOS−p型ボディ領域12のチャネル領域(DMOSチャネル領域17)である。
DMOSゲート絶縁膜22は、図1(b)に示すように、LOCOS酸化膜18に連なって形成されている。また、DMOSゲート絶縁膜22は、DMOSチャネル領域17外に配置された相対的に厚い第1絶縁膜14と、DMOSチャネル領域17に配置された第1絶縁膜14よりも相対的に薄い第2絶縁膜15とを一体的に含む。これにより、DMOS−n型ドレイン領域13からDMOSチャネル領域17へ向かって、LOCOS酸化膜18、第1絶縁膜14および第2絶縁膜15がこの順で配置されており、絶縁膜の厚さが3段階で薄くなっている。
DMOSゲート電極23は、この実施形態では、LOCOS酸化膜18およびDMOSゲート絶縁膜22に跨って形成されている。DMOSゲート電極23のドレイン側の端部(エッジ部分)は、DMOS−n型ドレイン領域13とは間隔を隔ててLOCOS酸化膜18上に配置されている。一方、DMOSゲート電極23のソース側の端部(エッジ部分)は、DMOS−n型ソース領域16とは間隔を隔てて配置されている。
ディープp型ウェル26の内方領域には、本発明の高耐圧ソース領域の一例としてのHV−n型ソース領域27および本発明の高耐圧ドレイン領域の一例としてのHV−n型ドレイン領域28が、半導体基板5の表面に沿って互いに間隔を空けて形成されている。このHV−n型ソース領域27とHV−n型ドレイン領域28との間の領域が、ディープp型ウェル26のチャネル領域(HV−n型チャネル領域29)である。また、HV−n型ソース領域27およびHV−n型ドレイン領域28は、DMOS−n型ドレイン領域13と同じ不純物濃度および同じ深さで形成されている。
半導体基板5の表面には、HV−n型ソース領域27に対して、HV−n型ドレイン領域28およびその反対側の両側からHV−n型ソース領域27を挟むように、LOCOS酸化膜32が形成されている。また、HV−n型ドレイン領域28に対して、HV−n型ソース領域27およびその反対側の両側からHV−n型ドレイン領域28を挟むように、LOCOS酸化膜33が形成されている。各LOCOS酸化膜32,33の下方には、LOCOS酸化膜32,33に接するように、HV−n型ドリフト領域34がLOCOS酸化膜32,33に対して自己整合的に形成されている。HV−n型ドリフト領域34は、HV−n型ソース領域27およびHV−n型ドレイン領域28よりも浅く形成されている。
ディープn型ウェル38の内方領域には、本発明の高耐圧ソース領域の一例としてのHV−p型ソース領域39および本発明の高耐圧ドレイン領域の一例としてのHV−p型ドレイン領域40が、半導体基板5の表面に沿って互いに間隔を空けて形成されている。このHV−p型ソース領域39とHV−p型ドレイン領域40との間の領域が、ディープn型ウェル38のチャネル領域(HV−p型チャネル領域41)である。また、HV−p型ソース領域39およびHV−p型ドレイン領域40は、DMOS−p型ボディ領域12と同じ不純物濃度および同じ深さで形成されている。
半導体基板5の表面には、HV−p型ソース領域39に対して、HV−p型ドレイン領域40およびその反対側の両側からHV−p型ソース領域39を挟むように、LOCOS酸化膜44が形成されている。また、HV−p型ドレイン領域40に対して、HV−p型ソース領域39およびその反対側の両側からHV−p型ドレイン領域40を挟むように、LOCOS酸化膜45が形成されている。各LOCOS酸化膜44,45の下方には、LOCOS酸化膜44,45に接するように、HV−p型ドリフト領域46がLOCOS酸化膜44,45に対して自己整合的に形成されている。HV−p型ドリフト領域46は、HV−p型ソース領域39およびHV−p型ドレイン領域40よりも浅く形成されている。
ソース配線69〜73は、層間膜68を貫通するコンタクトプラグを介して、DMOS−n型ソース領域16、DMOSボディコンタクト領域20、HV−n型ソースコンタクト領域30、HV−p型ソースコンタクト領域42、LV−n型ソース領域51およびLV−p型ソース領域60にそれぞれ接続されている。
ゲート配線79〜83は、層間膜68を貫通するコンタクトプラグを介して、DMOSゲート電極23、HV−nMOSゲート電極36、HV−pMOSゲート電極48、LV−nMOSゲート電極55およびLV−pMOSゲート電極64にそれぞれ接続されている。
半導体基板5は、たとえば、1×1013cm−3〜1×1015cm−3の不純物濃度を有するp型である。半導体基板5の厚さは、たとえば、600μm〜900μmである。
ディープn型ウェル11、ディープn型ウェル38は、たとえば、1×1015cm−3〜5×1015cm−3の不純物濃度を有するn型である。半導体基板5の表面からディープn型ウェル11,38の最深部までの深さは、たとえば、2μm〜3μmである。
HV−p型ソース領域39、HV−p型ドレイン領域40およびp型ウェル50は、たとえば、5×1015cm−3〜2×1016cm−3の不純物濃度を有するp型である。半導体基板5の表面からHV−p型ソース領域39、HV−p型ドレイン領域40およびp型ウェル50の最深部までの深さは、たとえば、1μm〜1.5μmである。
DMOSボディコンタクト領域20、HV−p型ソースコンタクト領域42、HV−p型ドレインコンタクト領域43、LV−p型ソース領域60およびLV−p型ドレイン領域61は、たとえば、1×1018cm−3〜3×1018cm−3の不純物濃度を有するp+型である。
HV−p型ドリフト領域46は、たとえば、1×1016cm−3〜5×1016cm−3の不純物濃度を有するp+型である。
LOCOS酸化膜18,32,33,44,45の厚さは、たとえば、2000Å〜3000Åである。
DMOSゲート絶縁膜22の第2絶縁膜15、LV−nMOSゲート絶縁膜54、LV−pMOSゲート絶縁膜63の厚さは、たとえば、80Å〜150Åである。
DMOSゲート電極23、HV−nMOSゲート電極36、HV−pMOSゲート電極48、LV−nMOSゲート電極55およびLV−pMOSゲート電極64の厚さは、たとえば、2000Å〜3000Åである。
まず、図2に示すように、STI法により、半導体基板5に素子分離部10が形成される。これにより、HV−DMOS2、HV−nMOS6、HV−pMOS7、LV−nMOS8およびLV−pMOS9用の各アクティブ領域がそれぞれ確保される。
次に、図4に示すように、半導体基板5上にハードマスク85(たとえば、1000Å程度のSiN膜)が積層され、パターニングすることによって、ハードマスク85のLOCOS酸化膜18,32,33,44,45を形成すべき部分が選択的に除去される。
次に、図9に示すように、DMOS−n型ドレイン領域13、HV−n型ソース領域27、HV−n型ドレイン領域28およびn型ウェル59を同時に形成する工程と、DMOS−p型ボディ領域12、HV−p型ソース領域39、HV−p型ドレイン領域40およびp型ウェル50を同時に形成する工程とが行われる。
次に、図11に示すように、ポリシリコン材料89上に所定のパターンのレジスト膜90が形成され、当該レジスト膜90をマスクとして、ポリシリコン材料89が選択的に除去される。こうして、DMOSゲート電極23、HV−nMOSゲート電極36、HV−pMOSゲート電極48、LV−nMOSゲート電極55およびLV−pMOSゲート電極64が同時に形成される。
同様に、半導体基板5上に所定のパターンのレジスト膜91が形成され、当該レジスト膜91をマスクとして、n型低濃度層25,57,58を形成すべき領域にn型不純物イオンが半導体基板5に選択的に注入される。こうして、n型低濃度層25,57,58が同時に形成される。
さらに、第1絶縁膜14を、HV−nMOSゲート絶縁膜35およびHV−pMOSゲート絶縁膜47と同一工程で形成することができ(図8参照)、第2絶縁膜15を、LV−nMOSゲート絶縁膜54およびLV−pMOSゲート絶縁膜63と同一工程で形成することができる(図10参照)。そのため、半導体装置1の製造工程を簡略化することができる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 HV−DMOS
3 HV−CMOS
4 LV−CMOS
5 半導体基板
6 HV−nMOS
7 HV−pMOS
8 LV−nMOS
9 LV−pMOS
10 素子分離部
11 ディープn型ウェル
12 DMOS−p型ボディ領域
13 DMOS−n型ドレイン領域
14 第1絶縁膜
15 第2絶縁膜
16 DMOS−n型ソース領域
17 DMOSチャネル領域
18 LOCOS酸化膜
19 DMOS−n型ドリフト領域
22 DMOSゲート絶縁膜
23 DMOSゲート電極
26 ディープp型ウェル
27 HV−n型ソース領域
28 HV−n型ドレイン領域
29 HV−n型チャネル領域
32 LOCOS酸化膜
33 LOCOS酸化膜
34 HV−n型ドリフト領域
35 HV−nMOSゲート絶縁膜
36 HV−nMOSゲート電極
38 ディープn型ウェル
39 HV−p型ソース領域
40 HV−p型ドレイン領域
41 HV−p型チャネル領域
44 LOCOS酸化膜
45 LOCOS酸化膜
46 HV−p型ドリフト領域
47 HV−pMOSゲート絶縁膜
48 HV−pMOSゲート電極
50 p型ウェル
51 LV−n型ソース領域
52 LV−n型ドレイン領域
53 LV−n型チャネル領域
54 LV−nMOSゲート絶縁膜
55 LV−nMOSゲート電極
59 n型ウェル
60 LV−p型ソース領域
61 LV−p型ドレイン領域
62 LV−p型チャネル領域
63 LV−pMOSゲート絶縁膜
64 LV−pMOSゲート電極
Claims (3)
- 高耐圧DMOSトランジスタと、高耐圧CMOSトランジスタと、低耐圧CMOSトランジスタとを共通の第1導電型の半導体基板上に備える半導体装置の製造方法であって、
前記半導体基板の前記高耐圧DMOSトランジスタ用の領域に第2導電型の不純物を選択的に導入することによって、DMOS第2導電型ウェルを形成する工程と、
前記半導体基板を選択的に熱酸化することによって、前記DMOS第2導電型ウェルに選択的にLOCOS酸化膜を形成する工程と、
前記DMOS第2導電型ウェルの内方領域に第1導電型の不純物を選択的に導入することによって、前記LOCOS酸化膜との間に間隔が空くようにDMOS第1導電型ボディ領域を形成する工程と、
前記DMOS第1導電型ボディ領域の内方領域に第2導電型の不純物を選択的に導入することによって、DMOS第2導電型ソース領域を形成する工程と、
前記DMOS第2導電型ウェルの内方領域に第2導電型の不純物を選択的に導入することによって、前記LOCOS酸化膜に対して自己整合的にDMOS第2導電型ドレイン領域を形成する工程と、
前記半導体基板の前記高耐圧CMOSトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように高耐圧ソース領域および高耐圧ドレイン領域を形成する工程と、
前記半導体基板の前記低耐圧CMOSトランジスタ用の領域に不純物を選択的に導入することによって、互いに間隔が空くように低耐圧ソース領域および低耐圧ドレイン領域を形成する工程と、
前記半導体基板を選択的にマスクで覆い、当該マスクから露出する前記半導体基板を熱酸化することによって、前記高耐圧ソース領域と前記高耐圧ドレイン領域との間に高耐圧ゲート絶縁膜を形成し、同時に、前記DMOS第2導電型ソース領域と前記DMOS第2導電型ウェルとの間のDMOSチャネル領域外の領域に、前記LOCOS酸化膜に連なるように第1絶縁膜を形成する工程と、
前記半導体基板を選択的に熱酸化することによって、前記低耐圧ソース領域と前記低耐圧ドレイン領域との間に、前記高耐圧ゲート絶縁膜よりも薄い低耐圧ゲート絶縁膜を形成し、同時に、前記DMOSチャネル領域に、前記第1絶縁膜よりも薄い第2絶縁膜を前記第1絶縁膜と一体的に形成して、前記第1絶縁膜および前記第2絶縁膜を含むDMOSゲート絶縁膜を形成する工程と、
前記LOCOS酸化膜および前記DMOSゲート絶縁膜に跨るように、前記DMOSゲート絶縁膜を介して前記DMOSチャネル領域に対向するDMOSゲート電極を形成する工程と、
前記高耐圧ゲート絶縁膜上に、前記高耐圧ゲート絶縁膜を介して前記高耐圧ソース領域と前記高耐圧ドレイン領域との間の高耐圧チャネル領域に対向する高耐圧ゲート電極を形成する工程と、
前記低耐圧ゲート絶縁膜上に、前記低耐圧ゲート絶縁膜を介して前記低耐圧ソース領域と前記低耐圧ドレイン領域との間の低耐圧チャネル領域に対向する低耐圧ゲート電極を形成する工程とを含む、半導体装置の製造方法。 - 前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記DMOS第2導電型ドレイン領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧CMOSトランジスタ用の領域に、互いに間隔が空くように高耐圧第2導電型ソース領域および高耐圧第2導電型ドレイン領域を形成する工程を含む、請求項1に記載の半導体装置の製造方法。
- 前記高耐圧ソース領域および前記高耐圧ドレイン領域を形成する工程は、前記DMOS第1導電型ボディ領域を形成する工程と同時に実行され、前記半導体基板の前記高耐圧CMOSトランジスタ用の領域に、互いに間隔が空くように高耐圧第1導電型ソース領域および高耐圧第1導電型ドレイン領域を形成する工程を含む、請求項1または2に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012181158A JP6198292B2 (ja) | 2012-08-17 | 2012-08-17 | 半導体装置および半導体装置の製造方法 |
US13/967,705 US9263570B2 (en) | 2012-08-17 | 2013-08-15 | Semiconductor device including a high breakdown voltage DMOS and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012181158A JP6198292B2 (ja) | 2012-08-17 | 2012-08-17 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014038965A JP2014038965A (ja) | 2014-02-27 |
JP6198292B2 true JP6198292B2 (ja) | 2017-09-20 |
Family
ID=50099467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012181158A Active JP6198292B2 (ja) | 2012-08-17 | 2012-08-17 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9263570B2 (ja) |
JP (1) | JP6198292B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6478316B2 (ja) | 2014-11-10 | 2019-03-06 | ローム株式会社 | トレンチゲート構造を備えた半導体装置およびその製造方法 |
CN105826371B (zh) * | 2015-01-05 | 2018-11-27 | 无锡华润上华科技有限公司 | 高压p型横向双扩散金属氧化物半导体场效应管 |
KR101780147B1 (ko) * | 2016-04-15 | 2017-09-20 | 매그나칩 반도체 유한회사 | 다중 전압 반도체 소자 및 그 제조 방법 |
US10115720B2 (en) | 2016-04-15 | 2018-10-30 | Magnachip Semiconductor, Ltd. | Integrated semiconductor device and method for manufacturing the same |
KR101856338B1 (ko) | 2016-07-15 | 2018-05-10 | 매그나칩 반도체 유한회사 | 디스플레이 드라이버 반도체 소자 및 그 제조 방법 |
KR101822016B1 (ko) | 2016-09-13 | 2018-01-26 | 매그나칩반도체 유한회사 | Dmos 트랜지스터 및 cmos 트랜지스터 제조 방법 |
US10504899B2 (en) * | 2017-11-30 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistors with various threshold voltages and method for manufacturing the same |
JP7216502B2 (ja) | 2018-08-29 | 2023-02-01 | ローム株式会社 | 半導体装置 |
JP7157691B2 (ja) * | 2019-03-20 | 2022-10-20 | 株式会社東芝 | 半導体装置 |
US11527536B2 (en) * | 2021-01-07 | 2022-12-13 | Micron Technology, Inc. | Semiconductor structure with gate electrode doping |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3363811B2 (ja) * | 1998-12-10 | 2003-01-08 | 三洋電機株式会社 | 半導体装置とその製造方法 |
JP2000232224A (ja) * | 1999-02-10 | 2000-08-22 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
US6825543B2 (en) * | 2000-12-28 | 2004-11-30 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and liquid jet apparatus |
JP2003168796A (ja) * | 2001-11-30 | 2003-06-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
KR100859701B1 (ko) * | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
DE102004038369B4 (de) * | 2004-08-06 | 2018-04-05 | Austriamicrosystems Ag | Hochvolt-NMOS-Transistor und Herstellungsverfahren |
JP2006303307A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP3897801B2 (ja) * | 2005-08-31 | 2007-03-28 | シャープ株式会社 | 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路 |
JP2008091689A (ja) * | 2006-10-03 | 2008-04-17 | Sharp Corp | 横型二重拡散型mosトランジスタおよびその製造方法、並びに集積回路 |
JP5125288B2 (ja) | 2007-07-25 | 2013-01-23 | 株式会社デンソー | 横型mosトランジスタおよびその製造方法 |
JP4700043B2 (ja) * | 2007-11-07 | 2011-06-15 | Okiセミコンダクタ株式会社 | 半導体素子の製造方法 |
KR101009399B1 (ko) * | 2008-10-01 | 2011-01-19 | 주식회사 동부하이텍 | Ldmos 트랜지스터 및 그 제조방법 |
JP2010278312A (ja) * | 2009-05-29 | 2010-12-09 | Sanyo Electric Co Ltd | 半導体装置 |
WO2011161748A1 (ja) * | 2010-06-21 | 2011-12-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5623898B2 (ja) * | 2010-12-21 | 2014-11-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5983122B2 (ja) * | 2012-07-17 | 2016-08-31 | 富士通セミコンダクター株式会社 | 半導体装置 |
US8987813B2 (en) * | 2012-08-10 | 2015-03-24 | United Microelectronics Corp. | High voltage metal-oxide-semiconductor transistor device |
-
2012
- 2012-08-17 JP JP2012181158A patent/JP6198292B2/ja active Active
-
2013
- 2013-08-15 US US13/967,705 patent/US9263570B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20140048876A1 (en) | 2014-02-20 |
US9263570B2 (en) | 2016-02-16 |
JP2014038965A (ja) | 2014-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6198292B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US10446678B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US11257944B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
KR102177431B1 (ko) | 반도체 소자 | |
JP4860929B2 (ja) | 半導体装置およびその製造方法 | |
US8384152B2 (en) | Semiconductor device having trench gate VDMOSFET and method of manufacturing the same | |
JP5404550B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US10756169B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2009283784A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5394025B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009088199A (ja) | 半導体装置 | |
JP2001035913A (ja) | 半導体装置およびその製造方法 | |
JP2010087133A (ja) | 半導体装置およびその製造方法 | |
JP2009076762A (ja) | 半導体装置およびその製造方法 | |
JP4171286B2 (ja) | 半導体装置およびその製造方法 | |
JP2005101334A (ja) | 半導体装置およびその製造方法 | |
KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
JP5378925B2 (ja) | 半導体装置およびその製造方法 | |
JP5385567B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2004031385A (ja) | 半導体装置およびその製造方法 | |
KR100947941B1 (ko) | 반도체 소자 및 그 제조방법 | |
JP4223026B2 (ja) | 半導体装置 | |
JP6064240B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009224495A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP2009176953A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160714 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160721 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160906 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170405 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20170413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170817 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170821 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6198292 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |