JP5125288B2

JP5125288B2 - 横型ｍｏｓトランジスタおよびその製造方法

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Publication number: JP5125288B2
Application number: JP2007193829A
Authority: JP
Inventors: 健一郎増田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-07-25
Filing date: 2007-07-25
Publication date: 2013-01-23
Anticipated expiration: 2027-07-25
Also published as: JP2009032820A

Description

本発明は、ソース領域とドレイン領域が半導体基板の横方向に並べられてなる、横型ＭＯＳトランジスタおよびその製造方法に関する。

ソース領域とドレイン領域が半導体基板の横方向に並べられてなる横型ＭＯＳトランジスタ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）が、例えば、特開２００１−３５２０７０号公報（特許文献１）に開示されている。

図７は、特許文献１に開示されたＬＤＭＯＳと同様の断面構造を有する、従来の一般的なＬＤＭＯＳ９０の模式的な断面図である。

図７に示すＬＤＭＯＳ９０は、Ｎ導電型（Ｎ−）の半導体基板１に形成されている。ＬＤＭＯＳ９０では、半導体基板１の表層部にＰ導電型（Ｐ）のベース領域２が形成され、ベース領域２の表層部には、Ｎ導電型（Ｎ＋）のソース領域３が形成されている。また、ベース領域２を間に挟んで、ソース領域３の反対側における半導体基板１の表層部に、Ｎ導電型（Ｎ）で半導体基板１より高濃度のドリフト領域４が形成され、ドリフト領域４の表層部には、Ｎ導電型（Ｎ＋）でドリフト領域４より高濃度のドレイン領域５が形成されている。さらに、半導体基板１上には、ゲート電極７が、ゲート酸化膜６を介して、ベース領域２の一部を覆うようにして形成されている。また、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜８が、ドリフト領域４の一部を覆うようにして半導体基板１上に形成されている。
特開２００１−３５２０７０号公報

図７に示すＬＤＭＯＳ９０は、ウエハの表面プロセスによって製造され、例えば、高耐圧（２０Ｖ以上）の大電流（〜１５Ａ）パワー素子として使用されている。

図７のＬＤＭＯＳ９０において、ゲート−ドレイン間の耐圧仕様（約２０Ｖ〜程度）は、ドリフト領域４上に形成されるＬＯＣＯＳ酸化膜８の厚さを適宜設定（３００ｎｍ〜６００ｎｍ）することにより確保される。また、ソース−ドレイン間の耐圧仕様は、ソース領域３とドリフト領域４の間隔を適宜設定することにより確保される。

一方、図７のＬＤＭＯＳ９０を大電流パワー素子として使用する場合には、動作状態にあるときの抵抗（オン抵抗、Ｒｏｎ）が小さいことが必要とされる。図７中には、ＬＤＭＯＳ９０の動作時における電流キャリアの経路を太線矢印で示している。

図８は、図７に示すＬＤＭＯＳ９０の単位セルについて、オン抵抗の構成比を示した図である。オン抵抗の構成成分は、配線抵抗、コンタクト抵抗、チャネル抵抗およびドリフト抵抗に分けることができ、素子構造に起因するチャネル抵抗とドリフト抵抗が、比較的大きな割合を占めている。

そこで本発明は、素子構造に起因するチャネル抵抗とドリフト抵抗を低減した、低オン抵抗の横型ＭＯＳトランジスタおよびその製造方法を提供することを目的としている。

請求項１に記載の横型ＭＯＳトランジスタは、第１導電型の半導体基板と、前記半導体基板の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体基板の表層部に形成され、第１導電型で該半導体基板より高濃度のドリフト領域と、前記ドリフト領域の表層部に形成され、第１導電型で該ドリフト領域より高濃度のドレイン領域と、前記ベース領域の一部を覆うようにして、ゲート酸化膜を介して、前記半導体基板上に形成されたゲート電極と、前記ドリフト領域の一部を覆うようにして、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜とを備えてなる横型ＭＯＳトランジスタであって、前記ゲート酸化膜が、前記ベース領域上において、前記ソース領域側から前記ドリフト領域側に向って、次第に深くなるように形成され、前記ベース領域の前記ドリフト領域側端部における前記ゲート酸化膜の深さが、前記ドリフト領域の前記ベース領域側端部における前記ＬＯＣＯＳ酸化膜の深さと等しく設定されてなり、前記ＬＯＣＯＳ酸化膜の深さが、前記ドリフト領域における前記ベース領域側端部から前記ドレイン領域に向って、前記ゲート酸化膜に較べてなだらかなテーパ形状で、次第に浅くなるように形成されてなることを特徴としている。

上記横型ＭＯＳトランジスタにおいては、従来の半導体基板上にある平坦なゲート酸化膜と異なり、ゲート酸化膜がベース領域上においてソース領域側からドリフト領域側に向って次第に深くなるように形成されている。また、該ゲート酸化膜のベース領域のドリフト領域側端部における深さは、ドリフト領域のベース領域側端部におけるＬＯＣＯＳ酸化膜の深さと等しく設定されている。このため、該横型ＭＯＳトランジスタの動作時には、ソース領域を流れ出た電流キャリアが、チャネル領域（ゲート酸化膜を介したベース領域のゲート電極直下にある領域）において深さ方向に引っ張られ、チャネル領域を流れ出た電流キャリアが、その経路を折り曲げることなく、ＬＯＣＯＳ酸化膜直下のドリフト領域に直線的に流れ込むことができる。このように、上記横型ＭＯＳトランジスタにおいては、電流キャリアが折れ曲がりなくチャネル領域からドリフト領域に進むことができるため、該電流経路の抵抗が低減されて、低オン抵抗の横型ＭＯＳトランジスタとすることができる。

また、請求項１に記載の横型ＭＯＳトランジスタは、さらに、前記ＬＯＣＯＳ酸化膜の深さが、前記ドリフト領域における前記ベース領域側端部から前記ドレイン領域に向って、前記ゲート酸化膜に較べてなだらかなテーパ形状で、次第に浅くなるように形成されてなる構成としている。

これによれば、ＬＯＣＯＳ酸化膜直下のドリフト領域に流れ込んだ電流キャリアが、ドレイン領域に向って次第に浅くなるゲート酸化膜に較べてなだらかなテーパ形状のＬＯＣＯＳ酸化膜の直下をほぼ直線的に進んで半導体基板の表層部に形成されたドレイン領域に到達し、ドレイン電極に流れ込むことができる。従って、これによりドリフト領域からドレイン領域およびドレイン電極に至る電流経路の抵抗が低減されて、さらにドリフト抵抗を低減することができる。また、該ゲート酸化膜に較べてなだらかなテーパ形状のＬＯＣＯＳ酸化膜の構造によって、ドリフト領域における電界集中を緩和でき、これによってもドリフト抵抗を低減することが可能となる。また、これによって、許容電流の絶対量も増大させることができる。

請求項２に記載の発明は、上記横型ＭＯＳトランジスタの製造方法に関する。

請求項２に記載の発明は、第１導電型の半導体基板と、前記半導体基板の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体基板の表層部に形成され、第１導電型で該半導体基板より高濃度のドリフト領域と、前記ドリフト領域の表層部に形成され、第１導電型で該ドリフト領域より高濃度のドレイン領域と、前記ベース領域の一部を覆うようにして、ゲート酸化膜を介して、前記半導体基板上に形成されたゲート電極と、前記ドリフト領域の一部を覆うようにして、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜とを備えてなり、前記ゲート酸化膜が、前記ベース領域上において、前記ソース領域側から前記ドリフト領域側に向って、次第に深くなるように形成され、前記ベース領域の前記ドリフト領域側端部における前記ゲート酸化膜の深さが、前記ドリフト領域の前記ベース領域側端部における前記ＬＯＣＯＳ酸化膜の深さと等しく設定されてなり、前記ＬＯＣＯＳ酸化膜の深さが、前記ドリフト領域における前記ベース領域側端部から前記ドレイン領域に向って、前記ゲート酸化膜に較べてなだらかなテーパ形状で、次第に浅くなるように形成されてなる横型ＭＯＳトランジスタの製造方法であって、前記半導体基板上の前記ベース領域と前記ドリフト領域の一部を覆う第１領域に、第１ＬＯＣＯＳ酸化膜を形成する第１ＬＯＣＯＳ酸化膜形成工程と、前記第１ＬＯＣＯＳ酸化膜における前記ベース領域の一部を覆う第１部分を除去して、残った該第１ＬＯＣＯＳ酸化膜の前記ドリフト領域の一部を覆う第２部分を前記ＬＯＣＯＳ酸化膜とする第１部分除去工程と、前記第１部分除去後の前記ベース領域の一部を覆う第４領域に、ゲート酸化膜を形成するゲート酸化膜形成工程とを有してなり、前記ＬＯＣＯＳ酸化膜の深さが前記なだらかなテーパ形状となるように、前記第１ＬＯＣＯＳ酸化膜形成工程において、前記第１ＬＯＣＯＳ酸化膜を形成するためのマスクの厚さを、前記ドリフト領域上において、前記ベース領域上より薄く形成することを特徴としている。

また、上記製造方法において、ＬＯＣＯＳ酸化膜の深さが前記なだらかなテーパ形状となるように、前記第１ＬＯＣＯＳ酸化膜形成工程において、前記第１ＬＯＣＯＳ酸化膜を形成するためのマスクの厚さを、前記ドリフト領域上において、前記ベース領域上より薄く形成することで、請求項１に記載の横型ＭＯＳトランジスタを製造することができる。

尚、請求項２に記載の製造方法によって製造される横型ＭＯＳトランジスタの効果については、前述したとおりであり、その説明は省略する。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明ではないが参考とする例で、横型ＭＯＳトランジスタ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）１００の模式的な断面図である。尚、図１のＬＤＭＯＳ１００において、図７のＬＤＭＯＳ９０と同様の部分については、同じ符号を付した。

図１に示すＬＤＭＯＳ１００は、図７に示すＬＤＭＯＳ９０と同様に、Ｎ導電型（Ｎ−）の半導体基板１に形成されている。図１のＬＤＭＯＳ１００では、図７のＬＤＭＯＳ９０と同様に、半導体基板１の表層部にＰ導電型（Ｐ）のベース領域２が形成され、ベース領域２の表層部には、Ｎ導電型（Ｎ＋）のソース領域３が形成されている。また、ベース領域２を間に挟んで、ソース領域３の反対側における半導体基板１の表層部に、Ｎ導電型（Ｎ）で半導体基板１より高濃度のドリフト領域４が形成され、ドリフト領域４の表層部には、Ｎ導電型（Ｎ＋）でドリフト領域４より高濃度のドレイン領域５が形成されている。さらに、半導体基板１上には、ゲート電極７ａが、ゲート酸化膜６ａを介して、ベース領域２の一部を覆うようにして形成されている。また、ＬＯＣＯＳ（LocalOxidation of Silicon）酸化膜８ａが、ドリフト領域４の一部を覆うようにして半導体基板１上に形成されている。

しかしながら、図１と図７を比較してわかるように、図１のＬＤＭＯＳ１００においてゲート酸化膜６ａとＬＯＣＯＳ酸化膜８ａで構成されている構造は、図７のＬＤＭＯＳ９０のそれとは異なる構造となっている。すなわち、図７に示す従来のＬＤＭＯＳ９０では、ゲート酸化膜６が、半導体基板１の表面の平坦なベース領域６上で、平坦に形成され、その上にゲート電極７が配置されている。これに対して図１のＬＤＭＯＳ１００では、ゲート酸化膜６ａが、ベース領域２上において、ソース領域３側からドリフト領域４側に向って、次第に深くなるように形成されている。そして、ベース領域２のドリフト領域側端部２ｄにおけるゲート酸化膜６ａの深さが、ドリフト領域４のベース領域側端部４ｂにおけるＬＯＣＯＳ酸化膜８ａの深さと等しく設定されている。

図７のＬＤＭＯＳ９０においては、チャネル領域２ｒを流れ出た電流キャリアが、ＬＯＣＯＳ酸化膜８に突き当たり、その経路を折り曲げてＬＯＣＯＳ酸化膜８直下のドリフト領域４に流れ込み、この部分での損失がオン抵抗の主要因の一つになっていると考えられる。

一方、図１のＬＤＭＯＳ１００においては、ゲート酸化膜６ａとＬＯＣＯＳ酸化膜８ａとで構成される上記構造によって、動作時には図中に太線矢印で示したように、ソース領域３を流れ出た電流キャリアが、チャネル領域（ゲート酸化膜６ａを介したベース領域２のゲート電極７ａ直下にある領域）２ｃにおいて深さ方向に引っ張られる。また、チャネル領域２ｃを流れ出た電流キャリアは、その経路を折り曲げることなく、ＬＯＣＯＳ酸化膜８ａ直下のドリフト領域４に直線的に流れ込むことができる。このように、図１のＬＤＭＯＳ１００においては、電流キャリアが折れ曲がりなくチャネル領域２ｃからドリフト領域４に進むことができるため、該電流経路の抵抗が低減される。これによって、図１のＬＤＭＯＳ１００は、図７のＬＤＭＯＳ９０に較べて、低オン抵抗の横型ＭＯＳトランジスタとすることができる。尚、チャネル領域２ｃの先端であるベース領域２のドリフト領域側端部２ｄは、図１のＬＤＭＯＳ１００ように間に半導体基板１の領域を挟まずに、ドリフト領域４のベース領域側端部４ｂに隣接するように、ＬＯＣＯＳ酸化膜８ａ下まで回り込んでいてもよい。

次に、図１のＬＤＭＯＳ１００の製造方法について説明する。

図２（ａ）〜（ｄ）は、ＬＤＭＯＳ１００の製造方法の一例で、その要部の製造工程を示した工程別の断面図である。

図２の製造方法では、図２（ａ）に示すように、ベース領域２とドリフト領域４が形成された半導体基板１を準備する。次に、一般的なＬＯＣＯＳ酸化の方法によって、半導体基板１上のベース領域２とドリフト領域４の一部を覆う第１領域に、第１ＬＯＣＯＳ酸化膜８ｓを形成する。

次に、図２（ｂ）に示すように、エッチングにより、第１ＬＯＣＯＳ酸化膜８ｓを除去する。

次に、図２（ｃ）に示すように、ＬＯＣＯＳ酸化のマスクとなる窒化膜ＭＳを半導体基板１上に形成し、第１ＬＯＣＯＳ酸化膜８ｓ除去後のドリフト領域４の一部を覆う第２領域に開口部を形成する。次に、一般的なＬＯＣＯＳ酸化の方法によって、上記開口部に第２ＬＯＣＯＳ酸化膜８ａを形成する。この第２ＬＯＣＯＳ酸化膜８ａが、図１に示すＬＤＭＯＳ１００のＬＯＣＯＳ酸化膜８ａである。

次に、図２（ｄ）に示すように、窒化膜ＭＳを除去した後に半導体基板１を熱酸化して、第１ＬＯＣＯＳ酸化膜８ｓ除去後のベース領域２の一部を覆う第３領域に、ゲート酸化膜６ａを形成する。ゲート酸化膜６ａの形成には、ＣＶＤ（Chemical Vapor Deposition）を用いてもよい。このゲート酸化膜６ａが、図１に示すＬＤＭＯＳ１００のゲート酸化膜６ａである。

図２（ｄ）の工程の後は、一般的な半導体の製造工程を実施して、図１に示すＬＤＭＯＳ１００を製造することができる。

図３（ａ）〜（ｄ）は、ＬＤＭＯＳ１００の製造方法に関する別の例で、後述する本発明の図５の横型ＭＯＳトランジスタ１０２を製造するにあたって、基本とする要部の製造工程を示した工程別の断面図である。

図３（ａ）に示す工程は、図２（ａ）で説明した工程と同じである。ベース領域２とドリフト領域４が形成された半導体基板１を準備し、次に、一般的なＬＯＣＯＳ酸化の方法によって、半導体基板１上のベース領域２とドリフト領域４の一部を覆う第１領域に、第１ＬＯＣＯＳ酸化膜８ｓを形成する。

図３の製造方法では、次に、図３（ｂ）に示すように、エッチングのマスクとなるレジスト膜ＭＲを半導体基板１上に形成し、第１ＬＯＣＯＳ酸化膜８ｓにおけるベース領域２の一部を覆う第１部分に開口部を形成する。次に、異方性ドライエッチングにより、第１ＬＯＣＯＳ酸化膜８ｓの上記第１部分を除去する。

次に、図３（ｃ）に示すように、レジスト膜ＭＲを除去した後、半導体基板１の表面を軽くエッチングして、半導体基板１の表面酸化膜を除去する。このようにして、残った第１ＬＯＣＯＳ酸化膜８ｓのドリフト領域４の一部を覆う第２部分８ａを、図１のＬＯＣＯＳ酸化膜８ａとする。

次に、図３（ｄ）に示すように、第１ＬＯＣＯＳ酸化膜８ｓの上記第１部分除去後のベース領域２の一部を覆う第４領域に、ゲート酸化膜６ａを形成する。このゲート酸化膜６ａが、図１に示すＬＤＭＯＳ１００のゲート酸化膜６ａである。

図３（ｄ）に示す工程の後は、一般的な半導体の製造工程を実施することにより、図１に示すＬＤＭＯＳ１００を製造することができる。

次に、図１に示すＬＤＭＯＳ１００の変形例について説明する。

図４と図５は、図１のＬＤＭＯＳ１００の変形例で、それぞれ、ＬＤＭＯＳ１０１，１０２の模式的な断面図である。図４のＬＤＭＯＳ１０１は、本発明ではないが参考とする別の例であり、図５のＬＤＭＯＳ１０２は、本発明に係る例である。尚、図４と図５のＬＤＭＯＳ１０１，１０２において、図１のＬＤＭＯＳ１００と同様の部分については、同じ符号を付した。

図４に示すＬＤＭＯＳ１０１では、ドレイン領域５ａの深さが、ＬＯＣＯＳ酸化膜８ａの深さより深く設定されている。また、ドレイン領域５ａに接続するドレイン電極が、ＬＯＣＯＳ酸化膜８ａより深く形成されたトレンチ９の埋込金属電極９ａからなる構成となっている。

図４のＬＤＭＯＳ１０１では、ＬＯＣＯＳ酸化膜８ａ直下のドリフト領域４に流れ込んだ電流キャリアが、図中に太線矢印で示したように、さらに直線的に進んでドレイン領域５ａに到達し、ＬＯＣＯＳ酸化膜８ａより深く形成されたトレンチ９の埋込金属電極９ａからなるドレイン電極に流れ込むことができる。従って、これによりドリフト領域４からドレイン領域５ａおよびドレイン電極に至る電流経路の抵抗が低減されて、図１のＬＤＭＯＳ１００に較べて、さらにドリフト抵抗を低減することができる。また、図４に示すドレイン領域およびドレイン電極構造によって、ドレイン領域５ａとドレイン電極９ａのコンタクト面積を大きくできるため、ドレイン部での電流集中を緩和することが可能となり、これによってもドリフト抵抗を低減することが可能となる。また、これによって、図１のＬＤＭＯＳ１００に較べて、図４のＬＤＭＯＳ１０１における許容電流の絶対量も増大させることができる。

尚、図４に示すＬＤＭＯＳ１０１は、図２（ｄ）または図３（ｄ）に示す工程後において、一般的なトレンチ形成工程とスパッタやＣＶＤによるメタル埋込工程を実施することによって製造することができる。

図５に示すＬＤＭＯＳ１０２では、ＬＯＣＯＳ酸化膜８ｂの深さが、ドリフト領域４におけるベース領域側端部４ｂからドレイン領域５に向って、次第に浅くなるように形成された構成となっている。

図５のＬＤＭＯＳ１０２では、ＬＯＣＯＳ酸化膜８ｂ直下のドリフト領域４に流れ込んだ電流キャリアが、ドレイン領域５に向って次第に浅くなるなだらかなテーパ形状のＬＯＣＯＳ酸化膜８ｂの直下をほぼ直線的に進んで半導体基板１の表層部に形成されたドレイン領域５に到達し、ドレイン電極に流れ込むことができる。従って、これによりドリフト領域４からドレイン領域５およびドレイン電極に至る電流経路の抵抗が低減されて、図１のＬＤＭＯＳ１００に較べて、さらにドリフト抵抗を低減することができる。また、該テーパ形状のＬＯＣＯＳ酸化膜８ｂの構造によって、ドリフト領域４における電界集中を緩和でき、これによってもドリフト抵抗を低減することが可能となる。また、これによって、図１のＬＤＭＯＳ１００に較べて、図５のＬＤＭＯＳ１０２における許容電流の絶対量も増大させることができる。

図６（ａ）〜（ｃ）は、図５のＬＤＭＯＳ１０２の製造方法を示す図で、その要部の製造工程を示した工程別の断面図である。

図６の製造方法では、図６（ａ）に示すように、ベース領域２とドリフト領域４が形成された半導体基板１を準備する。次に、半導体基板１上のベース領域２上とドリフト領域４上に、それぞれ、厚さの異なる窒化膜ＭＳａ，ＭＳｂを形成する。ドリフト領域４上の窒化膜ＭＳｂの厚さは、ベース領域２上の窒化膜ＭＳａの厚さに較べて薄く設定する。次に、半導体基板１上のベース領域２とドリフト領域４の一部を覆う第１領域に、開口部を形成する。

次に、図６（ｂ）に示すように、一般的なＬＯＣＯＳ酸化の方法によって、第１領域に第１ＬＯＣＯＳ酸化膜８ｔを形成する。この時、厚い窒化膜ＭＳａ側における第１ＬＯＣＯＳ酸化膜８ｔのバーズビーク（傾斜部）は短くて急峻な勾配となり、薄い窒化膜ＭＳｂ側における第１ＬＯＣＯＳ酸化膜８ｔのバーズビーク（傾斜部）は長くて緩やかな勾配となる。これによって、図５のＬＤＭＯＳ１０２におけるＬＯＣＯＳ酸化膜８ｂのドリフト領域４におけるベース領域側端部４ｂからドレイン領域５に向って次第に浅くなる底面構造が形成される。

次に、図６（ｃ）に示すように、窒化膜ＭＳａ，ＭＳｂを除去する。これによって、図３（ａ）と同様の状態である、半導体基板１上のベース領域２とドリフト領域４の一部を覆う第１領域に、第１ＬＯＣＯＳ酸化膜８ｔが形成された状態ができあがる。

以降は、図３（ｂ）から図３（ｄ）で説明した工程を経ることで、図５に示すＬＤＭＯＳ１０２を製造することができる。

以上のようにして、図５のＬＤＭＯＳ１０２およびその製造方法により例示した本発明の横型ＭＯＳトランジスタおよびその製造方法は、素子構造に起因するチャネル抵抗とドリフト抵抗を低減した、低オン抵抗の横型ＭＯＳトランジスタおよびその製造方法となっている。

本発明ではないが参考とする例で、横型ＭＯＳトランジスタ（ＬＤＭＯＳ）１００の模式的な断面図である。（ａ）〜（ｄ）は、ＬＤＭＯＳ１００の製造方法の一例で、その要部の製造工程を示した工程別の断面図である。（ａ）〜（ｄ）は、ＬＤＭＯＳ１００の製造方法に関する別の例で、後述する本発明の図５の横型ＭＯＳトランジスタ１０２を製造するにあたって、基本とする要部の製造工程を示した工程別の断面図である。図１のＬＤＭＯＳ１００の変形例で、本発明ではないが参考とする別の例のＬＤＭＯＳ１０１の模式的な断面図である。図１のＬＤＭＯＳ１００の変形例で、本発明に係る例のＬＤＭＯＳ１０２の模式的な断面図である。（ａ）〜（ｃ）は、ＬＤＭＯＳ１０２の製造方法を示す図で、その要部の製造工程を示した工程別の断面図である。従来の一般的なＬＤＭＯＳ９０の模式的な断面図である。ＬＤＭＯＳ９０の単位セルについて、オン抵抗の構成比を示した図である。

符号の説明

９０，１００〜１０２横型ＭＯＳトランジスタ（ＬＤＭＯＳ）
１半導体基板（Ｎ−）
２ベース領域（Ｐ）
２ｃ，２ｒチャネル領域
２ｄベース領域のドリフト領域側端部
３ソース領域（Ｎ＋）
４ドリフト領域（Ｎ）
４ｂドリフト領域のベース領域側端部
５，５ａドレイン領域（Ｎ＋）
６，６ａゲート酸化膜
７，７ａゲート電極
８，８ａ，８ｂＬＯＣＯＳ酸化膜
９トレンチ
９ａ埋込金属電極

Claims

第１導電型の半導体基板と、
前記半導体基板の表層部に形成された第２導電型のベース領域と、
前記ベース領域の表層部に形成された第１導電型のソース領域と、
前記半導体基板の表層部に形成され、第１導電型で該半導体基板より高濃度のドリフト領域と、
前記ドリフト領域の表層部に形成され、第１導電型で該ドリフト領域より高濃度のドレイン領域と、
前記ベース領域の一部を覆うようにして、ゲート酸化膜を介して、前記半導体基板上に形成されたゲート電極と、
前記ドリフト領域の一部を覆うようにして、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜とを備えてなる横型ＭＯＳトランジスタであって、
前記ゲート酸化膜が、前記ベース領域上において、前記ソース領域側から前記ドリフト領域側に向って、次第に深くなるように形成され、
前記ベース領域の前記ドリフト領域側端部における前記ゲート酸化膜の深さが、前記ドリフト領域の前記ベース領域側端部における前記ＬＯＣＯＳ酸化膜の深さと等しく設定されてなり、
前記ＬＯＣＯＳ酸化膜の深さが、
前記ドリフト領域における前記ベース領域側端部から前記ドレイン領域に向って、前記ゲート酸化膜に較べてなだらかなテーパ形状で、次第に浅くなるように形成されてなることを特徴とする横型ＭＯＳトランジスタ。
第１導電型の半導体基板と、
前記半導体基板の表層部に形成された第２導電型のベース領域と、
前記ベース領域の表層部に形成された第１導電型のソース領域と、
前記半導体基板の表層部に形成され、第１導電型で該半導体基板より高濃度のドリフト領域と、
前記ドリフト領域の表層部に形成され、第１導電型で該ドリフト領域より高濃度のドレイン領域と、
前記ベース領域の一部を覆うようにして、ゲート酸化膜を介して、前記半導体基板上に形成されたゲート電極と、
前記ドリフト領域の一部を覆うようにして、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜とを備えてなり、
前記ゲート酸化膜が、前記ベース領域上において、前記ソース領域側から前記ドリフト領域側に向って、次第に深くなるように形成され、
前記ベース領域の前記ドリフト領域側端部における前記ゲート酸化膜の深さが、前記ドリフト領域の前記ベース領域側端部における前記ＬＯＣＯＳ酸化膜の深さと等しく設定されてなり、
前記ＬＯＣＯＳ酸化膜の深さが、
前記ドリフト領域における前記ベース領域側端部から前記ドレイン領域に向って、前記ゲート酸化膜に較べてなだらかなテーパ形状で、次第に浅くなるように形成されてなる横型ＭＯＳトランジスタの製造方法であって、
前記半導体基板上の前記ベース領域と前記ドリフト領域の一部を覆う第１領域に、第１ＬＯＣＯＳ酸化膜を形成する第１ＬＯＣＯＳ酸化膜形成工程と、
前記第１ＬＯＣＯＳ酸化膜における前記ベース領域の一部を覆う第１部分を除去して、残った該第１ＬＯＣＯＳ酸化膜の前記ドリフト領域の一部を覆う第２部分を前記ＬＯＣＯＳ酸化膜とする第１部分除去工程と、
前記第１部分除去後の前記ベース領域の一部を覆う第４領域に、ゲート酸化膜を形成するゲート酸化膜形成工程とを有してなり、
前記ＬＯＣＯＳ酸化膜の深さが前記なだらかなテーパ形状となるように、
前記第１ＬＯＣＯＳ酸化膜形成工程において、
前記第１ＬＯＣＯＳ酸化膜を形成するためのマスクの厚さを、前記ドリフト領域上において、前記ベース領域上より薄く形成することを特徴とする横型ＭＯＳトランジスタの製造方法。