KR101291751B1 - 반도체 소자와 그 제조 방법 - Google Patents

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Abstract

본 발명은 소자 분리막 주변의 전류 패스를 완화시킬 수 있을 뿐만 아니라 전계 필드를 완만하게 하여 HCI 특성을 향상시킬 수 있는 반도체 소자와 그 제조 방법에 관한 것이다. 이를 위하여 본 발명의 실시 예에 따른 반도체 소자 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 산화막과 질화막을 순차 형성한 후 소자 분리막에 인접한 반도체 기판의 일 영역이 노출되도록 질화막 및 산화막을 패터닝하여 필드 산화막용 패턴을 형성하는 단계와, 필드 산화막용 패턴에 의해 드러난 영역에 소자 분리막과 접하는 필드 산화막을 형성하는 단계와, 필드 산화막용 패턴의 질화막을 제거한 후 패터닝된 산화막의 일부를 식각하여 필드 산화막과 접하는 제 1 게이트 산화막을 형성하는 단계와, 제 1 게이트 산화막이 형성된 반도체 기판 상에 제 2 게이트 산화막을 형성한 후 필드 산화막, 제 1 게이트 산화막 및 제 2 게이트 산화막을 덮는 게이트 패턴을 형성하는 단계를 포함할 수 있다.

Description

반도체 소자와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 제조에 관한 것으로, 더욱 상세하게는 소자 분리막 주변의 전류 경로를 완화시켜 반도체 소자의 HCI 특성을 향상시킬 수 있는 반도체 소자와 그 제조 방법에 관한 것이다.
반도체 제조 기술은 고집적화와 고성능화를 요구한다. MOSFET의 게이트 선폭 축소 기술과 더불어 소자의 격리 기술이 반도체 소자의 고집적화에 가장 밀접하게 연관되고, 이를 향상시키기 위하여 각 분야에서 많은 노력을 기울리고 있다.
소자 격리 기술로는 R-LOCOS(Recessed-Local Oxidation of Silicon) 방식과 STI(Shallow Trench Isolation) 방식이 있다. 특히 고전압 반도체 소자에서는 브레이크다운 전압을 증가시키기 위해 필드 산화막 또는 STI 형성은 필수적이다.
R-LOCOS 방식에 따른 필드 산화막 형성 공정에 비해 STI 공정이 효율적으로 판단됨에 따라 STI 방식에 의한 소자 분리막이 광범위하게 사용되고 있는 추세이다.
소자 분리막을 채널 내 형성시키는 공정은 브레이크다운 전압 특성을 개선하나, 채널 내 전자의 이동시 소자 분리막 모서리(edge) 부근에 과도한 전기장이 형성됨에 따라 다량의 열 캐리어(Hot Carrier)가 발생하게 되어 HCI(Hot Carrier Injection) 특성이 나빠질 수 있다. HCI 특성은 반도체 소자의 신뢰성에 있어서 일반적으로 사용되는 매우 중요한 지표이므로 HCI 특성의 향상은 소자 개발에 있어서 필수적인 요소이다.
도 1은 일반적인 반도체 소자의 소자 격리막 주변에 흐르는 전류를 나타낸다. 도 1을 참조하면, 반도체 기판 내에 형성되는 채널에 인접하는 소자 분리막의 하부 모서리 부근에 전류가 집중되는 것을 알 수 있다.
대한민국공개특허 제2006-075779호에는 반도체 장치의 소자 분리막의 제조 방법에 대해 기술이 기재되어 있다.
상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 STI 구조의 소자 분리막에 필드 산화막을 추가함과 더불어 두 개의 게이트 산화막을 형성함으로써, 전류 패스를 완화시킬 수 있을 뿐만 아니라 전계 필드를 완만하게 하여 HCI 특성을 향상시킬 수 있는 반도체 소자와 그 제조 방법을 제공하는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 반도체 소자 제조 방법은 반도체 기판의 일부를 식각하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막이 형성된 반도체 기판 상에 산화막과 질화막을 순차 형성한 후 상기 소자 분리막에 인접한 반도체 기판의 일 영역이 노출되도록 상기 질화막 및 산화막을 패터닝하여 필드 산화막용 패턴을 형성하는 단계와, 상기 필드 산화막용 패턴에 의해 드러난 영역에 상기 소자 분리막과 접하는 필드 산화막을 형성하는 단계와, 상기 필드 산화막용 패턴의 질화막을 제거한 후 상기 패터닝된 산화막의 일부를 식각하여 상기 필드 산화막과 접하는 제 1 게이트 산화막을 형성하는 단계와, 상기 제 1 게이트 산화막이 형성된 반도체 기판 상에 제 2 게이트 산화막을 형성한 후 상기 필드 산화막, 상기 제 1 게이트 산화막 및 상기 제 2 게이트 산화막을 덮는 게이트 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법에서 상기 제 1 게이트 산화막은, 상기 제 2 게이트 산화막의 두께 보다 두꺼운 두께로 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법에서 상기 제 1 게이트 산화막을 형성하는 단계는, 상기 필드 산화막의 일측 끝 부분이 접하는 상기 제 1 게이트 산화막을 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법에서 상기 제 1 게이트 산화막을 형성하는 단계는, 상기 필드 산화막에 접하는 상기 제 2 패턴의 산화막 일 영역을 덮는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 의해 드러난 상기 제 2 패턴의 산화막을 제거하여 상기 제 1 게이트 산화막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 제조 방법에서 상기 필드 산화막을 형성하는 단계는, 상기 소자 분리막의 상부 모서리 일측 하부가 접하는 필드 산화막을 형성하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 본 발명의 실시 예에 따른 반도체 소자는, 반도체 기판의 일부를 식각하여 형성된 트렌치 내부에 산화막을 매립하여 형성된 소자 분리막과, 상기 소자 분리막에 인접한 반도체 기판의 일 영역에 형성된 필드 산화막과, 상기 필드 산화막과 인접한 반도체 기판의 상부에 형성된 1 게이트 산화막과, 상기 제 1 게이트 산화막의 양측 반도체 기판 상부 일부 영역에 형성된 제 2 게이트 산화막과, 상기 필드 산화막, 상기 제 1 게이트 산화막 및 상기 제 2 게이트 산화막을 덮는 게이트 패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 제 1 게이트 산화막의 두께는, 상기 제 2 게이트 산화막의 두께 보다 두꺼운 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 제 1 게이트 산화막은, 상기 필드 산화막의 일측 끝 부분에 접하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자에서 상기 필드 산화막은, 상기 소자 분리막의 상부 모서리 일측 하부에 접하는 것을 특징으로 한다.
본 발명은 소자 분리막와 인접한 반도체 기판 일 영역에 필드 산화막을 형성하고, 필드 산화막과 인접한 반도체 기판 일 영역에 게이트 산화막을 추가함으로써, 소스 영역에서 발생된 전자는 좀더 완만한 패스를 갖고 이동할 수 있을 뿐만 아니라 게이트 패턴 하단의 추가된 게이트 산화막으로 인해 전계 필드를 완만하게 유지시켜 HCI 특성을 향상시킬 수 있는 효과가 있다.
도 1은 일반적인 반도체 소자의 소자 분리막 주변에 흐르는 전류를 도시한 도면,
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 전류 패스를 완화시킬 수 있을 뿐만 아니라 전기장 필드를 완만하게 하여 HCI 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자 제조 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(200) 내에 소자 분리막(202)을 형성한다. 이때, 소자 분리막(205)은 일반적인 소자 분리막의 크기(점선 부분 포함)보다 작게 형성될 수 있다.
소자 분리막(202)을 형성하는 방법의 예에 대해 설명하면, 반도체 기판(200) 상에 소자 분리용 산화막 및 질화막을 형성한 후 이를 식각하여 소자 분리용 패턴을 형성한다. 그리고, 소자 분리용 패턴을 마스크로 이용하여 반도체 기판(200)을 식각하여 트랜치(미도시)를 형성한 후 형성된 트랜치에 산화물(oxide)를 매립하여 소자 분리막(202)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 소자 분리막(202)에 인접한 반도체 기판(200)의 일 영역을 노출시키는 필드 산화막용 패턴(210)을 반도체 기판(200) 상에 형성한다. 예를 들어, 산화막(204) 및 질화막(206)을 순착적으로 형성한 후 포토리쏘그라피 공정을 수행하여 소자 분리막(202)에 인접한 질화막(206)의 일 영역을 노출시키는 포토레지스트 패턴(미도시됨)을 형성한 후 포토레지스트 패턴을 마스크로 이용하여 질화막(206) 및 산화막(204)을 식각하여 소자 분리막(202)에 인접한 반도체 기판(200)의 일 영역을 노출시키는 필드 산화막용 패턴(210)을 형성한다.
그리고 나서, 도 2c에 도시된 바와 같이, 필드 산화막용 패턴(210)을 마스크로 이용하여 습식 산화 공정을 수행하여 소자 분리막(202)과 인접하는 필드 산화막(220)을 필드 산화막용 패턴에 의해 노출되는 반도체 기판(200)에 형성한 후 필드 산화막용 패턴의 질화막(206)을 제거한다. 예컨대, 습식 산화 공정을 수행하면 필드 산화막용 패턴에 의해 노출되는 반도체 기판(200) 주변에만 산화물이 성장하여 소자 분리막(202)의 상부 모서리에 일측 하부가 접하는 필드 산화막(220)이 반도체 기판(200)에 형성된다.
이때, 형성되는 필드 산화막(220)은 소자 분리막(202)보다 반도체 기판(200)내에 얕게 형성되는데, 즉 반도체 기판(200) 내에서 필드 산화막(220)이 형성되는 깊이는 소자 분리막(202)이 형성되는 깊이보다 작다.
이후, 도 2d에 도시된 바와 같이, 필드 산화막(220)에 인접한 산화막(204)의 일 영역을 제외한 부분만 노출시키는 포토레지스트 패턴(222)을 형성한다. 예컨대, 포토리쏘그라피 공정을 수행하여 필드 산화막(220)에 인접한 산화막(204)의 일 영역을 덮는 포토레지스트 패턴(222)을 형성한다.
그리고 나서, 도 2e에 도시된 바와 같이, 포토레지스트 패턴(222)을 마스크로 하여 산화막(204)을 식각함으로써, 필드 산화막(220)에 인접한 반도체 기판(200) 상에 제 1 게이트 산화막(224)을 형성한 후 에싱 공정을 실시하여 포토레지스트 패턴(222)을 제거한다.
이후, 도 2f에 도시된 바와 같이, 제 1 게이트 산화막(224)이 형성된 반도체 기판(200) 전면에 고전압용 산화막(226)을 형성한 후 게이트 패턴용 폴리실리콘(228)을 증착한다.
그리고 나서, 도 2g에 도시된 바와 같이, 게이트 패턴용 폴리실리콘(228) 및 고전압용 산화막(226)을 패터닝하여 제 2 게이트 산화막(230) 및 게이트 패턴(232)을 형성한다. 즉, 제 2 게이트 산화막(230), 제 1 게이트 산화막(224) 및 이에 인접하는 필드 산화막(220)을 덮는 게이트 패턴(232)을 형성할 수 있다. 이때, 제 1 게이트 산화막(224)은 제 2 게이트 산화막(230)의 두께보다 두껍게 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자에 따르면, 소자 분리막(205)와 인접한 반도체 기판(200) 일 영역에 필드 산화막(220)을 형성하고, 필드 산화막(220)과 인접한 반도체 기판(200) 일 영역에 제 1 게이트 산화막(224)을 형성함으로써, 소스 영역에서 발생된 전자는 좀더 완만한 패스를 갖고 이동할 수 있을 뿐만 아니라 게이트 패턴(232) 하단의 제 1, 2 게이트 산화막(224, 230)로 인해 전계 필드를 완만하게 유지시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
200 : 반도체 기판
202 : 소자 분리막
204, 226 : 산화막
206 : 질화막
210 : 필드 산화막용 패턴
220 : 필드 산화막
222 : 포토레지스트 패턴
224 : 제 1 게이트 산화막
228 : 폴리실리콘
230 : 제 2 게이트 산화막
232 : 게이트 패턴

Claims (9)

  1. 삭제
  2. 반도체 기판의 일부를 식각하여 소자 분리막을 형성하는 단계와,
    상기 소자 분리막이 형성된 반도체 기판 상에 산화막과 질화막을 순차 형성한 후 상기 소자 분리막에 인접한 반도체 기판의 일 영역이 노출되도록 상기 질화막 및 산화막을 패터닝하여 필드 산화막용 패턴을 형성하는 단계와,
    상기 필드 산화막용 패턴에 의해 드러난 영역에 상기 소자 분리막과 접하는 필드 산화막을 형성하는 단계와,
    상기 필드 산화막용 패턴의 질화막을 제거한 후 상기 패터닝된 산화막의 일부를 식각하여 상기 필드 산화막과 접하는 제 1 게이트 산화막을 형성하는 단계와,
    상기 제 1 게이트 산화막이 형성된 반도체 기판 상에 제 2 게이트 산화막을 형성한 후 상기 필드 산화막, 상기 제 1 게이트 산화막 및 상기 제 2 게이트 산화막을 덮는 게이트 패턴을 형성하는 단계를 포함하며,
    상기 제 1 게이트 산화막은, 상기 제 2 게이트 산화막의 두께 보다 두꺼운 두께로 형성되는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 게이트 산화막을 형성하는 단계는,
    상기 필드 산화막의 일측 끝 부분이 접하는 상기 제 1 게이트 산화막을 형성하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제 1 게이트 산화막을 형성하는 단계는,
    상기 필드 산화막에 접하는 상기 제 2 패턴의 산화막 일 영역을 덮는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴에 의해 드러난 상기 제 2 패턴의 산화막을 제거하여 상기 제 1 게이트 산화막을 형성하는 단계와,
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 필드 산화막을 형성하는 단계는,
    상기 소자 분리막의 상부 모서리 일측 하부가 접하는 필드 산화막을 형성하는 것을 특징으로 하는
    반도체 소자의 제조 방법.
  6. 삭제
  7. 반도체 기판의 일부를 식각하여 형성된 트렌치 내부에 산화막을 매립하여 형성된 소자 분리막과,
    상기 소자 분리막에 인접한 반도체 기판의 일 영역에 형성된 필드 산화막과,
    상기 필드 산화막과 인접한 반도체 기판의 상부에 형성된 제 1 게이트 산화막과,
    상기 제 1 게이트 산화막의 양측 반도체 기판 상부 일부 영역에 형성된 제 2 게이트 산화막과,
    상기 필드 산화막, 상기 제 1 게이트 산화막 및 상기 제 2 게이트 산화막을 덮는 게이트 패턴을 포함하며,
    상기 제 1 게이트 산화막의 두께는, 상기 제 2 게이트 산화막의 두께 보다 두꺼운 것을 특징으로 하는
    반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 1 게이트 산화막은,
    상기 필드 산화막의 일측 끝 부분에 접하는 것을 특징으로 하는
    반도체 소자.
  9. 제 7 항에 있어서,
    상기 필드 산화막은,
    상기 소자 분리막의 상부 모서리 일측 하부에 접하는 것을 특징으로 하는
    반도체 소자.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343538B2 (en) * 2011-05-13 2016-05-17 Richtek Technology Corporation High voltage device with additional isolation region under gate and manufacturing method thereof
JP6189771B2 (ja) * 2014-03-03 2017-08-30 ルネサスエレクトロニクス株式会社 半導体装置
TWI685061B (zh) * 2016-05-04 2020-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10580890B2 (en) * 2017-12-04 2020-03-03 Texas Instruments Incorporated Drain extended NMOS transistor
US10833206B2 (en) 2018-12-11 2020-11-10 Micron Technology, Inc. Microelectronic devices including capacitor structures and methods of forming microelectronic devices
CN116190241B (zh) * 2023-04-24 2023-07-25 江西萨瑞半导体技术有限公司 一种ldmos场效应管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01215036A (ja) * 1988-02-24 1989-08-29 Seiko Epson Corp 半導体集積回路装置
KR20020066629A (ko) * 2001-02-13 2002-08-21 삼성전자 주식회사 반도체 소자 제조방법
KR100557977B1 (ko) * 1999-04-28 2006-03-07 주식회사 하이닉스반도체 반도체소자의 듀얼 게이트산화막 형성방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262459B1 (en) * 2000-01-18 2001-07-17 United Microelectronics Corp. High-voltage device and method for manufacturing high-voltage device
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
US8004038B2 (en) * 2006-05-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Suppression of hot-carrier effects using double well for thin gate oxide LDMOS embedded in HV process
US7683427B2 (en) * 2007-09-18 2010-03-23 United Microelectronics Corp. Laterally diffused metal-oxide-semiconductor device and method of making the same
EP2244299A1 (en) * 2009-04-22 2010-10-27 STMicroelectronics S.r.l. MOS transistor for power applications and corresponding integrated circuit and manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01215036A (ja) * 1988-02-24 1989-08-29 Seiko Epson Corp 半導体集積回路装置
KR100557977B1 (ko) * 1999-04-28 2006-03-07 주식회사 하이닉스반도체 반도체소자의 듀얼 게이트산화막 형성방법
KR20020066629A (ko) * 2001-02-13 2002-08-21 삼성전자 주식회사 반도체 소자 제조방법

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