TW201742125A - 半導體裝置及其製作方法 - Google Patents

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Abstract

一種半導體裝置，包括基板、多個鰭狀結構、保護層、多個磊晶層以及閘極電極，其中鰭狀結構係分別設置於基板上的第一區域和第二區域內，保護層係順向性的覆蓋基板的表面和各鰭狀結構之側壁，磊晶層各別順向性的直接接觸第一區域內的各鰭狀結構，閘極電極係覆蓋住第二區域內的各鰭狀結構，且保護層係被設置於閘極電極和各鰭狀結構之間。

Description

半導體裝置及其製作方法
本發明係關於一種半導體裝置及其製作方法，特別是關於在金屬閘極結構下方設置有磊晶層的半導體裝置及其製作方法。
隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種多閘極場效電晶體元件（multi-gate MOSFET）。多閘極場效電晶體元件包含以下幾項優點。首先，多閘極場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於立體結構增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(drain induced barrier lowering, DIBL)效應以及短通道效應(short channel effect, SCE)。此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。然而，即便採用了多閘極場效電晶體元件，其通道區域的載子遷移率仍有進一步改善之空間。
有鑑於此，本發明的實施例係揭露了半導體結構以及其製作方法，以克服習知技術所遭遇之技術問題。
根據本發明之一實施例，係揭露一種半導體裝置的結構，其至少包括包括基板、多個鰭狀結構、保護層、多個磊晶層以及閘極電極，其中鰭狀結構係分別設置於基板上的第一區域和第二區域內，保護層係順向性的覆蓋基板的表面和各鰭狀結構之側壁，磊晶層各別順向性的直接接觸第一區域內的各鰭狀結構，閘極電極係覆蓋住第二區域內的各鰭狀結構，且保護層係被設置於閘極電極和各鰭狀結構之間。
根據本發明之另一實施例，係揭露一種半導體裝置的製作方法，其至少包括下列步驟: 提供基板，其上具有第一區域和第二區域；形成多個鰭狀結構，設置於基板的第一區域和第二區域內；形成保護層，順向性的覆蓋住基板及鰭狀結構；於第一區域和第二區域內形成層間介電層，其中第一區域和第二區域內的保護層會被部份暴露出於層間介電層；形成遮罩，覆蓋住第二區域內的鰭狀結構；以及在遮罩之覆蓋下，蝕刻第一區域內暴露出於層間介電層的保護層。
上述實施例所提供之半導體裝置係在第一區域內形成順向性的磊晶層，而且在第二區域內保留順向性的保護層，因此可以提升半導體裝置內元件間的相容度。此外，上述實施例所提供之半導體裝置的製作方法係藉由在遮罩的覆蓋下蝕刻位於第一區域內且暴露出於層間介電層的保護層，使得第一區域內的保護層可以被完全去除，進而在第一區域內和第二區域內分別製備具有不同電性表現的元件。
於下文中，係加以陳述本發明之半導體裝置及其製作方法之具體實施方式，俾使本技術領域中具有通常技術者可據以實施本發明。該些具體實施方式可參考相對應的圖式，使該些圖式構成實施方式之一部分。雖然本發明之實施例揭露如下，然而其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範疇內，當可作些許之更動與潤飾。
第1圖至第6圖是根據本發明第一較佳實施例所繪示的半導體裝置在不同製程階段的示意圖。第1圖是基板上設置有鰭狀結構的透視圖。參照第1圖，在半導體裝置的製程初始階段，基板100上會被劃分成至少一第一區域10和一第二區域20，其中第一區域10和第二區域20可以分別是半導體裝置內的不同功能區，例如是核心元件區或是周邊元件區。較佳而言，本實施例的第一區域10是邏輯運算區，而第二區域20是輸入/輸出區，各區域可分別容納所需的半導體元件。基板100上的第一區域10和一第二區域20中各包括多個鰭狀結構110、120以及淺溝渠絕緣結構106。鰭狀結構110、120的長軸方向係平行於第一軸向x，且鰭狀結構110、120可逐一沿著第二軸向y呈現等距或非等距排列，各鰭狀結構110、120的垂直方向可平行於第三軸向z，但不限於此。淺溝渠絕緣結構106會環繞住各鰭狀結構110、120的下部，致使各鰭狀結構110、120的上部突出於淺溝渠絕緣結構106的頂面。此外，各鰭狀結構110、120的表面以及基板100的表面另可順向性的設置一保護層108，例如是氧化層。因此，突出於淺溝渠絕緣結構106的各鰭狀結構110、120亦會被保護層108完整覆蓋。
第2圖是沿著第1圖中AA’切線的所繪示的剖面圖。參照第2圖，第一區域10和第二區域20內的鰭狀結構110、120係分別具有初始高度H1 、H2 以及初始寬度W1 、W2 。此外，保護層108係順向性的覆蓋各鰭狀結構110、120的表面，亦即頂面112、122以及側面114、124，以及同時順向性的覆蓋基板100的頂面102。由於各鰭狀結構110、120的上部會突出於淺溝渠絕緣結構106的頂面，因此位於各鰭狀結構110、120上的部分保護層108亦不會被淺溝渠絕緣結構106覆蓋，而會暴露出於淺溝渠絕緣結構106。
詳細來說，上述的基底100可例如是矽基底、含矽基底（例如SiC）、三五族基底（例如GaN）、三五族覆矽基底(例如GaN-on-silicon)、石墨烯覆矽基底(graphene-on-silicon )、矽覆絕緣(silicon-on-insulator, SOI)基底、含磊晶層之基底或其他合適的半導體基底等。上述鰭狀結構110、120可以藉由採用側壁子自對準雙重圖案製程(spacer self-aligned double patterning, SADP)而得，致使其原始寬度W1、W2較佳係小於「光學微影製程所達之最小曝光極限」，並具有「次光學微影特徵」，但不限於此。上述的淺溝渠絕緣結構106可以藉由採用沉積製程以及回蝕刻製程而得，沉積製程可以包括高密度電漿化學氣相沉積(high density plasma CVD, HDPCVD)、次常壓化學氣相沉積（sub-atmosphere CVD, SACVD）、旋塗式介電材料(spin on dielectric, SOD)或流體化學氣相沉積（flowable chemical vapor deposition, FCVD）等製程，但不限於此。上述的保護層108可以透過氧化製程或是沉積製程而被設置於保護層108係順向性的覆蓋各鰭狀結構110、120的表面和基板100的頂面。保護層108可以作為半導體元件的閘極氧化層，其組成較佳是氧化矽，且厚度較佳介於10至80埃之間，但不限於此。
第3圖是根據本發明一實施例所繪示的鰭狀結構被虛置閘極結構覆蓋剖面圖。在完成第2圖所示的製程階段之後，接著參照第3圖，可在基底100上的第一區域10和第二區域20內各形成至少一虛置閘極結構130，各別橫跨兩相鄰之鰭狀結構110、120。各虛置閘極結構130由下至上可依序包括虛置閘極介電層、虛置閘極電極層以及蓋層，但不限於此。接著，藉由施行沉積與蝕刻製程，可以在各虛置閘極結構130的側壁形成側壁子132。之後，施行沉積以及平坦化製程，以形成環繞住虛置閘極結構130以及側壁子132的層間介電層134。
在上述形成虛置閘極結構以及層間介電層的製程時點間，另可以施行其他製程步驟。舉例來說，參照第4圖，第4圖是本發明一實施例鰭狀結構被虛置閘極結構覆蓋的俯視圖。在形成虛置閘極結構130之後及形成層間介電層134之前，可以進一步施行蝕刻製程，以移除未被虛置閘極結構130以及側壁子132覆蓋住的保護層108，而暴露出對應之鰭狀結構110、120。繼以施行一道或多道磊晶成長製程，於暴露出於虛置閘極結構130以及側壁子132的鰭狀結構110、120上成長磊晶層。磊晶結構可以提供適當之壓縮應力或是伸張應力至相鄰之通道區域，以增進載子遷移率。
在完成上述製程之後，第一區域10和第二區域20內的虛置閘極結構130會各自橫跨覆蓋對應區域內的之鰭狀結構110、120，使得鰭狀結構110、120的部分區段會被虛置閘極結構130覆蓋。此外，藉由施行上述的磊晶成長製程，磊晶層116、126可以被設置於未被虛置閘極結構130以及側壁子132覆蓋住的鰭狀結構110、120之上。之後，移除虛置閘極結構130，以於第一區域10和第二區域20內形成溝渠。
第5圖是根據本發明一實施例所繪示的第一區域內的鰭狀結構具有階梯狀輪廓的剖面圖。參照第5圖，在根據上述形成溝渠136、146之後，可以於第二區域20內形成遮罩140。較佳來說，遮罩140係為圖案化光阻，其製備方式包括光阻塗布以及光微影製程。之後，在遮罩140之覆蓋下，施行一道或多道蝕刻製程，以蝕除暴露出於溝渠136以及未被保護層108覆蓋之淺溝渠絕緣結構106。此外，在此蝕刻過程中，突出於淺溝渠絕緣結構106之鰭狀結構110亦可能被部分蝕刻，而造成其寬度和高度的減縮，使得各鰭狀結構110整體呈現階梯狀輪廓。詳細來說，經過蝕刻後的鰭狀結構110會具有一減縮寬度W3 和一減縮高度H3 。換言之，第一區域10內的鰭狀結構110的頂面寬度會小於第二區域20內的各鰭狀結構120的頂面寬度，而第一區域10內的鰭狀結構110的頂面位置會低於第二區域20內的各鰭狀結構120的頂面位置。接著，移除遮罩140，以暴露出溝渠146內的保護層108。
接著，施行一磊晶成長製程，例如是分子束磊晶製程(molecular beam epitaxial growth process)、共流磊晶成長製程(co-flow epitaxial growth process)、循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)及/或其他合適之磊晶製程，以於暴露出於淺溝渠絕緣106的鰭狀結構110上成長出一磊晶層。其中，由於在施行磊晶成長製程的過程中，位於溝渠146內的鰭狀結構120仍會被保護層108所覆蓋，因此可以避免磊晶層被形成於溝渠146內的鰭狀結構120上。其中，上述磊晶成長製程的製程溫度較佳介於300至600℃間，因此可以使得磊晶層具有較佳的順向性。
第6圖是根據本發明一實施例所繪示的鰭狀結構被金屬閘極結構覆蓋住的剖面圖。在完成上述的磊晶成長製程之後，參照第6圖，可以接著依序在溝渠136、146內以及層間介電層134上接面介電層150、160、高介電常數介電層152、162以及閘極金屬層154、164。其中，各閘極金屬層154、164可進一步包括功函數金屬層以及閘極金屬層。之後，進行一道或多道平坦化製程，以去除位於溝渠136、146之外的接面介電層150、160、高介電常數介電層152、162以及閘極金屬層154、164。
至此，便完成本發明實施例所述的半導體裝置。如第6圖所示，就位於第一區域10內的鰭狀結構110而言，暴露出於淺溝渠絕緣結構106的鰭狀結構110會具有減縮的高度以及寬度。詳細來說，位於溝渠136內的各鰭狀結構110係具有階梯狀輪廓，其階梯面180係大致切齊鄰近的淺溝渠絕緣結構106的頂面。位於溝渠136內的磊晶層142會順向性設置於鰭狀結構110的表面，並直接接觸各鰭狀結構110的階梯面180。其中，各磊晶層142會被設置於閘極金屬層154和各鰭狀結構110之間。此外，就位於第二區域20內的鰭狀結構120而言，各鰭狀結構120較佳仍具有平坦的側壁，且各鰭狀結構120的頂面以及側面仍會被保護層108所覆蓋。其中，位於溝渠146內的保護層108會被設置於閘極金屬層164和各鰭狀結構120之間，其可以連同高介電常數介電層162一起作為閘極介電層。
其中，磊晶層142之成份較佳係不同於下方鰭狀結構110的成份，致使兩者可具有相異之晶格常數(lattice constant)。舉例來說，當磊晶層142係設置於P型場效電晶體內時，則磊晶層142內成份之晶格常數較佳係大於鰭狀結構110主體成份的晶格常數，例如當鰭狀結構110的主要組成是矽時，磊晶層142組成可例如是矽鍺(Si1-X GeX , X≤1)。選擇性地，磊晶層142內的鍺濃度可以由磊晶層142下部往上部漸增或是由磊晶層142內部往外部漸增，但不限於此。另一方面，當磊晶層142係設置於N型場效電晶體內時，則磊晶層142內成份之晶格常數較佳係小於鰭狀結構110主體成份的晶格常數，例如當鰭狀結構110的主要組成是矽時，磊晶層142組成可例如是矽碳(Si1-X CX , X＜1)、矽磷(SiP)或其他合適組成。選擇性地，磊晶層142內的碳濃度可以由磊晶層142下部往上部漸增或是由磊晶層142內部往外部漸增，但不限於此。
需注意的是，由於位於溝渠136內暴露出於淺溝渠絕緣結構106的各鰭狀結構110係具有減縮高度H3 和減縮寬度W3 ，因此即便在各鰭狀結構110的上部設置磊晶層142，各鰭狀結構110和相應磊晶層142所構成之總和寬度W5 仍可相當接近各鰭狀結構120的寬度W2 。換句話說，位於各鰭狀結構110和相應磊晶層142所構成之總和寬度W5 可以相當接近各鰭狀結構110的初始寬度W1 。對於原始各鰭狀結構110、120具有相同間隔的情況下，即便第一區域10內的各鰭狀結構110上設置有磊晶層142，各磊晶層142間之距離P1 仍可相近於第二區域20內各鰭狀結構120間的距離P2 ，而不至於過度減縮。換言之，不須因為設置磊晶層142而增加鰭狀結構110間的間隔，因此可以維持半導體裝置的元件密度。此外，由於上述實施例係採用保護層108作為磊晶製程之遮罩，且保護層108在後續製程中可以當作半導體裝置的閘極氧化層而無須被進一步去除，因此可生簡化製程的功效。
在完成上述製程後，可選擇性地進一步沉積金屬層間介電層、形成自對準接觸插塞等合適之製程，在此便不再贅述。
第10圖是本發明第一較佳實施例的半導體裝置製作流程圖。參照第10圖，本發明第一較佳實施例揭露一種半導體裝置的製作方法1000，包括依序施行下列步驟:(1)步驟1002：在基板的第一區域和第二區域內形成多個鰭狀結構；(2)步驟1004：在鰭狀結構以及基板的表面形成順向性的保護層；(3)步驟1006：在基板上形成虛置閘極結構以及層間介電層；(4)步驟1008：分別於第一區域以及第二區域內形成溝渠；(5)步驟1010：蝕刻第一區域內順向性的保護層以及鰭狀結構；(6)步驟1012：在第一區域內的鰭狀結構表面上形成磊晶層；以及(7)步驟1014：於第一區域以及第二區域內形成金屬閘極層。需注意的是，上述第一較佳實施例中所述之各步驟1002-1014僅為例示，不代表製作方法1000僅限於這些步驟。舉例來說，亦可於步驟1002前、各步驟1002-1014間以及步驟1014後導入其他步驟，以滿足不同製程需求。
除了上述第一較佳實施例之外，本發明亦包含其他的較佳實施例。以下就本發明的其他實施例加以敘述。
第7圖和第8圖是根據本發明第二較佳實施例所繪示的半導體裝置在不同製程階段的示意圖。本發明的第二較佳實施例和上述第一較佳實施例的其中之一差異在於，第二較佳實施例的第二區域內的鰭狀結構同樣具有階梯狀輪廓且其上亦設置有磊晶層。
詳細來說，第二較佳時實施例的部分製程階段係類似如上述第一較佳實施例第1圖至第5圖所示的製程階段，且包括類似上述第一較佳實施例所述的移除遮罩146以及在各鰭狀結構120上成長磊晶層的製程階段。
之後，參照第7圖，至少在第二區域20形成一遮罩層166，例如圖案化光阻，致使遮罩層166可以覆蓋住各鰭狀結構120並填滿溝渠146。之後，沉積一介電層168，致使介電層168可以順向性的覆蓋住第一區域10內的各磊晶層110和第二區域20內的遮罩層166。
之後，移除第二區域20內的遮罩層166，以暴露出第二區域20內溝渠146內的保護層108。之後，在遮罩160之覆蓋下，施行一道或多道蝕刻製程，以蝕除暴露出於溝渠146以及突出於淺溝渠絕緣結構106之保護層108。在此蝕刻過程中，突出於淺溝渠絕緣結構106之鰭狀結構120亦可能被部分蝕刻，導致其寬度和高度的減縮，使得各鰭狀結構110的整體呈現階梯狀輪廓。
如第8圖所示，接著施行一磊晶成長製程，例如是分子束磊晶製程(molecular beam epitaxial growth process)、共流磊晶成長製程(co-flow epitaxial growth process)、循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)及/或其他合適之磊晶製程，以於暴露出於淺溝渠絕緣106的鰭狀結構120上成長出一磊晶層172。其中，在施行磊晶成長製程的過程中，由於位於溝渠136內的磊晶層142仍會被介電層168所覆蓋，因此可以避免磊晶層172形成於溝渠136內的磊晶層142上。其中，上述磊晶成長製程的製程溫度較佳介於300至600℃間，因此可以使得磊晶層具有較佳的順向性。
詳細來說，位於溝渠136內的鰭狀結構120會具有一減縮寬度W4 和一減縮高度H4 ，而具有階梯狀輪廓，其階梯面190係大致切齊鄰近的淺溝渠絕緣結構106的頂面。位於溝渠146內的磊晶層172會順向性設置於鰭狀結構120的表面，並直接接觸各鰭狀結構120的階梯面190。需注意的是，由於磊晶層142和磊晶層172的製程時點有先後差異，因此兩者的組成和厚度可以獨立控制，而不互相影響。
之後，可以去除介電層168。接著可以接著依序在溝渠136、146內以及層間介電層134上接面介電層、高介電常數介電層以及閘極金屬層。之後，進行一道或多道平坦化製程，以去除位於溝渠136、146之外的接面介電層、高介電常數介電層以及閘極金屬層，以形成所需的金屬閘極結構。
第11圖是本發明第二較佳實施例的半導體裝置製作流程圖。參照第11圖，本發明第二較佳實施例揭露一種半導體裝置的製作方法2000，包括依序施行下列步驟:(1)步驟2002：形成光阻，覆蓋住第二區域；(2)步驟2004：在第一區域內形成順向性的介電層，以覆蓋住磊晶層；(3)步驟2006：在介電層之覆蓋下，蝕刻第二區域內順向性的保護層以及鰭狀結構；(4)步驟2008：在第二區域內形成磊晶層:(5)步驟2010：去除介電層；以及(6)步驟2012：於第一區域以及第二區域內形成金屬閘極層。需注意的是，上述第二較佳實施例中所述之各步驟2002-2012僅為例示，不代表製作方法2000僅限於這些步驟。舉例來說，亦可於步驟2002前、各步驟2002-2014間以及步驟2014後導入其他步驟，以滿足不同製程需求。
第9圖是根據本發明第三實施例所繪示的第一區域和第二區域內的鰭狀結構分別具有不同磊晶層數的剖面圖。詳細來說，第三較佳時實施例的部分製程階段類似如上述第一較佳實施例第1圖至第5圖所示的製程階段，且包括類似上述第一較佳實施例所述的移除遮罩146以及在各鰭狀結構120上成長磊晶層的製程階段。
之後，施行一道或多道蝕刻製程，利用第一區域10內的磊晶層作為遮罩，以蝕除暴露出於溝渠146以及突出於淺溝渠絕緣結構106之保護層108。在此蝕刻過程中，突出於淺溝渠絕緣結構106之鰭狀結構120亦可能被部分蝕刻，導致其寬度和高度的減縮，使得各鰭狀結構110的整體呈現階梯狀輪廓。
接著，參照第9圖，施行一磊晶成長製程，例如是分子束磊晶製程(molecular beam epitaxial growth process)、共流磊晶成長製程(co-flow epitaxial growth process)、循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)及/或其他合適之磊晶製程，以於暴露出於淺溝渠絕緣106的鰭狀結構110、120上成長出一磊晶層172。其中，上述磊晶成長製程的製程溫度較佳介於300至600℃間，因此可以使得磊晶層具有較佳的順向性。
詳細來說，位於溝渠136、146內的鰭狀結構110、120均會具有一減縮寬度W3 、W4 和一減縮高度H3 、H4 ，而各自具有階梯狀輪廓，其階梯面180、190係大致切齊鄰近的淺溝渠絕緣結構106的頂面。位於溝渠136內的磊晶層172會順向性設置於磊晶層142的表面，並直接接觸淺溝渠絕緣結構106的頂面，而位於溝渠146內的磊晶層172會順向性設置於鰭狀結構120的表面，並直接接觸各鰭狀結構120的階梯面190。需注意的是，由於磊晶層142和磊晶層172的製程時點有先後差異，因此兩者的組成和厚度可以獨立控制，而不互相影響。
之後，可以接著依序在溝渠136、146內以及層間介電層134上接面介電層、高介電常數介電層以及閘極金屬層。之後，進行一道或多道平坦化製程，以去除位於溝渠136、146之外的接面介電層、高介電常數介電層以及閘極金屬層，以形成所需的金屬閘極結構。
第12圖是本發明第三較佳實施例的半導體裝置製作流程圖。參照第12圖，本發明第三較佳實施例揭露一種半導體裝置的製作方法3000，包括依序施行下列步驟:(1)步驟3002：蝕刻第二區域內的保護層以及鰭狀結構；(2)步驟3004：施行磊晶成長製程，以於第一區域內的各磊晶層以及第二區域內的各鰭狀結構上另設置磊晶層；以及(3)步驟3006：於第一區域以及第二區域內形成閘極金屬層。需注意的是，上述第三較佳實施例中所述之各步驟3002-3006僅為例示，不代表製作方法3000僅限於這些步驟。舉例來說，亦可於步驟3002前、各步驟3002-3006間以及步驟3006後導入其他步驟，以滿足不同製程需求。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧第一區域
20‧‧‧第二區域
100‧‧‧基板
102‧‧‧頂面
106‧‧‧淺溝渠絕緣結構
108‧‧‧保護層
110、120‧‧‧鰭狀結構
112、122‧‧‧頂面
114、124‧‧‧側面
116、126‧‧‧磊晶層
130‧‧‧虛置閘極結構
132‧‧‧側壁子
134‧‧‧層間介電層
136、146‧‧‧溝渠
140‧‧‧遮罩
142、172‧‧‧磊晶層
150、160‧‧‧接面介電層
152、162‧‧‧高介電常數介電層
154、164‧‧‧閘極金屬層
166‧‧‧遮罩層
168‧‧‧介電層
180、190‧‧‧階梯面
1000、2000、3000‧‧‧製作方法
1002、1004、1006、1008、1010、1012、1014、2002、2004、2006、2008、2012、3002、3004、3006‧‧‧步驟
H1、H2‧‧‧初始高度
H3、H4‧‧‧減縮高度
W1、W2‧‧‧初始寬度
W3、W4‧‧‧減縮寬度
W5‧‧‧總和寬度
P1、P2‧‧‧距離
x‧‧‧第一軸向
y‧‧‧第二軸向
z‧‧‧第三軸向
第1圖是根據本發明一實施例所繪示的基板上設置有鰭狀結構的透視圖。 第2圖是根據本發明一實施例所繪示的沿著第1圖中AA’切線的剖面圖。 第3圖是根據本發明一實施例所繪示的鰭狀結構被虛置閘極結構覆蓋的剖面圖。 第4圖是根據本發明一實施例所繪示的鰭狀結構被虛置閘極結構覆蓋的俯視圖。 第5圖是根據本發明一實施例所繪示的第一區域內的鰭狀結構具有階梯狀輪廓的剖面圖。 第6圖是根據本發明一實施例所繪示的鰭狀結構被金屬閘極結構覆蓋住的剖面圖。 第7圖是根據本發明一實施例所繪示的第一區域內的鰭狀結構被順向性的介電層覆蓋的剖面圖。 第8圖是根據本發明一實施例所繪示的第二區域內的鰭狀結構具有階梯狀輪廓的剖面圖。 第9圖是根據本發明一實施例所繪示的第一區域和第二區域內的鰭狀結構分別具有不同層數磊晶層的剖面圖。 第10圖至第12圖是根據本發明不同實施例所繪示的半導體裝置製作流程圖。
10‧‧‧第一區域
20‧‧‧第二區域
100‧‧‧基板
102‧‧‧頂面
106‧‧‧淺溝渠絕緣結構
108‧‧‧保護層
110、120‧‧‧鰭狀結構
132‧‧‧側壁子
134‧‧‧層間介電層
142‧‧‧磊晶層
150、160‧‧‧接面介電層
152、162‧‧‧高介電常數介電層
154、164‧‧‧閘極金屬層
180‧‧‧階梯面
H2‧‧‧初始高度
H3‧‧‧減縮高度
W2‧‧‧初始寬度
W3‧‧‧減縮寬度
W5‧‧‧總和寬度
P1、P2‧‧‧距離
x‧‧‧第一軸向
y‧‧‧第二軸向
z‧‧‧第三軸向

Claims (19)

  1. 一種半導體裝置，包括： 一基板，具有一第一區域和一第二區域； 複數個鰭狀結構，分別設置於該第一區域和該第二區域內； 一保護層，順向性的覆蓋該基板的表面和該第一區域和該第二區域內的該些鰭狀結構之側壁； 複數個磊晶層，各別順向性的直接接觸該第一區域內的各該鰭狀結構；以及 一閘極電極，覆蓋住該第二區域內的該些鰭狀結構，其中該保護層係被設置於該閘極電極和該些鰭狀結構之間。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該保護層係為閘極氧化層。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該保護層係完整覆蓋該第二區域內的該些鰭狀結構之側壁及頂面。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一區域內的各該鰭狀結構係呈階梯狀。
  5. 如申請專利範圍第1項所述之半導體裝置，該半導體裝置另包括一淺溝渠絕緣結構，設置於該基板上，該第一區域內的各該鰭狀結構係包括一階梯面，該階梯面實質上切齊該淺溝渠絕緣結構之頂面。
  6. 如申請專利範圍第5項所述之半導體裝置，其中各該磊晶層係直接接觸各該階梯面。
  7. 如申請專利範圍第4項所述之半導體裝置，其中該第一區域內的各該鰭狀結構的頂面寬度會小於該第二區域內的各該鰭狀結構的頂面寬度。
  8. 如申請專利範圍第4項所述之半導體裝置，其中該第一區域內的各該鰭狀結構的頂面位置會低於該第二區域內的各該鰭狀結構的頂面位置。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置另包括另一閘極電極，覆蓋住該第一區域內的各該磊晶層。
  10. 一種半導體裝置的製作方法，包括： 提供一基板，其上具有一第一區域和一第二區域； 形成複數個鰭狀結構，設置於該基板的該第一區域和該第二區域內； 形成一保護層，順向性的覆蓋住該基板以及該些鰭狀結構； 於該第一區域和該第二區域內形成一層間介電層，其中該第一區域和該第二區域內的該保護層會被部份暴露出於該層間介電層； 形成一遮罩，覆蓋住該第二區域內的該些鰭狀結構；以及 在該遮罩之覆蓋下，蝕刻該第一區域內暴露出於該層間介電層的該保護層。
  11. 如申請專利範圍第10項所述之半導體裝置的製作方法，其中在形成該層間介電層之前，該製作方法另包括形成二虛置閘極結構，分別設置於該第一區域和該第二區域內。
  12. 如申請專利範圍第10項所述之半導體裝置的製作方法，其中在蝕刻該第一區域內暴露出於該層間介電層的該保護層的過程中，被暴露出的該保護層會被完全去除。
  13. 如申請專利範圍第10項所述之半導體裝置的製作方法，其中在蝕刻該第一區域內暴露出於該層間介電層的該保護層的過程中，該第一區域內的各該鰭狀結構會被蝕刻而產生一階梯狀輪廓。
  14. 如申請專利範圍第10項所述之半導體裝置的製作方法，其中在蝕刻該第一區域內暴露出於該層間介電層的該保護層之後，另包括： 於該第一區域內暴露出於該層間介電層的各該鰭狀結構上成長一磊晶層。
  15. 如申請專利範圍第14項所述之半導體裝置的製作方法，另包括： 形成二閘極金屬層，分別覆蓋住該第一區域內的該磊晶層以及該第二區域內的該保護層。
  16. 如申請專利範圍第10項所述之半導體裝置的製作方法，其中在成長該磊晶層之後，另包括： 沉積一介電層，順向性的覆蓋住該第一區域內的各該磊晶層； 移除該第二區域內的該遮罩；以及 在該介電層的覆蓋下，蝕刻蝕刻該第二區域內暴露出於該層間介電層的該保護層。
  17. 如申請專利範圍第16項所述之半導體裝置的製作方法，其中在蝕刻該第二區域內暴露出於該層間介電層的該保護層的過程中，該第二區域內的各該鰭狀結構會被蝕刻而產生一階梯狀輪廓。
  18. 如申請專利範圍第16項所述之半導體裝置的製作方法，其中在蝕刻該第二區域內暴露出於該層間介電層的該保護層之後，另包括： 在該介電層的覆蓋下，於該第二區域內暴露出於該層間介電層的各該鰭狀結構上成長另一磊晶層。
  19. 如申請專利範圍第14項所述之半導體裝置的製作方法，其中在成長該磊晶層之後，另包括： 成長複數個另一磊晶層，各自設置於該第一區域內的各該磊晶層以及該第二區域內的各該鰭狀結構之上。
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