JP6225027B2 - ゲートチャージが低減された横方向に拡散されたｍｏｓトランジスタ - Google Patents
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Description
本願は、集積回路に関し、更に特定して言えば、集積回路内のＭＯＳトランジスタに関連する。
集積回路は、例えば、横方向に拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタ、拡散された金属酸化物半導体（ＤＭＯＳ）トランジスタ、又はドレイン拡張された金属酸化物半導体（ＤＥＭＯＳ）トランジスタなど、チャネル領域に近接するドレイン領域内にドリフト領域を備えた、金属酸化物半導体（ＭＯＳ）トランジスタを含み得る。ドレイン領域内のフィールド酸化物要素が、ドリフト領域とドレインコンタクト領域との間に配置される。ＭＯＳトランジスタのゲートは、ソース領域からチャネル領域及びドリフト領域上へ延び、フィールド酸化物要素に重なる。ゲートのドリフト領域との重なりに起因する静電容量は、全ゲート静電容量を増加させ、これは、望ましくないことにＭＯＳトランジスタの最大有効動作周波数を低減し得る。
集積回路が、ＭＯＳトランジスタのチャネル領域に近接するＭＯＳトランジスタのドレイン領域内のドリフト領域と、チャネル領域とは反対側でドリフト領域に近接するドレイン領域内のドレイン絶縁体とを備えたＭＯＳトランジスタを含む。ＭＯＳトランジスタのゲートは２つのセクションに形成され、第１のゲートセクションがチャネル領域の上に位置し、第２のゲートセクションがドレイン絶縁体の上に位置する。ドリフト領域の少なくとも半分がゲートにより覆われていない。第１の製品実施例において、第１のゲートセクションには、ドリフト領域の上の第２のゲートセクションへのゲート材料の接続要素がない。第２の製品実施例において、第１のゲートセクションは、ゲート材料の要素により第２のゲートセクションに接続される。この集積回路を形成するプロセスも説明される。
図１は、第１の製品実施例に従って形成されたＭＯＳトランジスタ１０２を含む集積回路１００を示す。集積回路１００は、基板１０４の中及び上に形成される。ＭＯＳトランジスタ１０２は、ＭＯＳトランジスタ１０２のチャネル領域１０８に近接する基板１０４内に形成されるドレイン領域１０６を含む。ドレイン領域１０６内に、ドレイン絶縁体１１０が形成される。ドレイン絶縁体１１０は、例えば、フィールド酸化物の要素であり得る。ドレイン絶縁体１１０とチャネル領域１０８との間のドレイン領域１０６の一部が、ドリフト領域１１２である。ドリフト領域１１２の反対側でドレイン絶縁体１１０に近接するドレイン領域１０６の一部が、ドレインコンタクト領域１１４である。付加的なフィールド酸化物要素１１６が、ＭＯＳトランジスタ１０２に近接する基板１０４内に形成されてもよい。
ゲート誘電体層１１８が、チャネル領域１０８の上の基板１０４の上面上に形成される。第１のゲートセクション１２０が、チャネル領域１０８の上のゲート誘電体層１１８の上面上に形成され、任意選択でドリフト領域１１２に重なる。第２のゲートセクション１２２が、ドレイン絶縁体１１０の上に形成される。第１の製品実施例の１つのバージョンにおいて、第２のゲートセクション１２２はドリフト領域１１２に重ならない。ドリフト領域１１２の少なくとも半分がゲート材料により覆われていない。第１の製品実施例の１つのバージョンにおいて、第１のゲートセクション１２０は、ドリフト領域１１２の上の如何なるゲート材料によっても第２のゲートセクション１２２に接続されない。
側壁１２４が、第１のゲートセクション１２０及び第２のゲートセクション１２２の、ドリフト領域１１２から最も遠い横方向表面上に形成され得る。側壁材料１２６が、任意選択で第１のゲートセクション１２０及び第２のゲートセクション１２２の、ドリフト領域１１２に最も近い横方向表面上に形成され得、ソース／ドレインインプラントの一部又は全てを、第１のゲートセクション１２０と第２のゲートセクション１２２との間のギャップの下のドリフト領域１１２からブロックし得る。
ＭＯＳトランジスタ１０２のソース領域１２８が、第１のゲートセクション１２０に近接する基板１０４内に形成される。重くドープされたドレインコンタクト層１３０が、ドレインコンタクト領域１１４内に形成され得る。
ドリフト領域１１２の少なくとも半分がゲート材料により覆われていないように、第１のゲートセクション１２０及び第２のゲートセクション１２２を含むＭＯＳトランジスタ１０２を形成することは、ＭＯＳトランジスタ１０２の所望の動作ドレイン電圧を提供する一方で、ゲート・ドレイン静電容量を望ましく低減し得る。低減されたゲート・ドレイン静電容量は、例えば、好都合にも、ＭＯＳトランジスタ１０２の一層速いスイッチングを可能にし得る。本実施例の１つのバージョンにおいて、第２のゲートセクション１２２は、第１のゲートセクション１２０とは別個にバイアスされるように構成され得、これは、好都合にも、第２のゲートセクション１２２が第１のゲートセクション１２０に電気的に接続される実施例に比べ、ＭＯＳトランジスタ１０２が一層高いドレイン電圧で動作できるようにし得る。
図２は、第２の製品実施例に従って形成されたＭＯＳトランジスタ２０２を含む集積回路２００を示す。集積回路２００は、基板２０４の中及びその上に形成される。ＭＯＳトランジスタ２０２は、図１を参照して説明したようにチャネル領域２０８及びドレイン絶縁体２１０に近接するドレイン領域２０６を含む。ドレイン領域２０６は、図１を参照して説明したようにドリフト領域２１２及びドレインコンタクト領域２１４を含む。付加的なフィールド酸化物要素２１６が、ＭＯＳトランジスタ２０２に近接する基板２０４内に形成され得る。
ゲート誘電体層２１８が、チャネル領域２０８及びドリフト領域２１２の上の基板２０４の上面上に形成される。ゲート２２０が、ゲート誘電体層２１８の上面上でありドレイン絶縁体２１０の上に形成される。ゲート２２０は、チャネル領域２０８の上の第１のゲートセクション２２２と、ドレイン絶縁体２１０の上の第２のゲートセクション２２４と、第１のゲートセクション２２２及び第２のゲートセクション２２４と同じ材料で形成され、且つ、第１のゲートセクション２２２を第２のゲートセクション２２４に接続する、２つ又はそれ以上の接続要素２２６とを含む。各ゲート接続要素２２６は、直に近接するゲート接続要素２２６から２ミクロン未満分離される。ドリフト領域２１２の少なくとも半分がゲート２２０により覆われていない。第２の製品実施例の１つのバージョンにおいて、第２のゲートセクション２２４はドリフト領域２１２に重ならない。
第１のゲートセクション２２２及び第２のゲートセクション２２４の、ドリフト領域２１２から最も遠い横方向表面上に側壁２２８が形成され得る。側壁材料２３０が、任意選択で、第１のゲートセクション２２２、第２のゲートセクション２２４、及びゲート接続要素２２６の、ドリフト領域２１２に最も近い横方向表面上に形成され得、ソース／ドレインインプラントの一部又は全てを、第１のゲートセクション２２２、第２のゲートセクション２２４、及びゲート接続要素２２６間のギャップの下のドリフト領域２１２からブロックし得る。
ＭＯＳトランジスタ２０２のソース領域２３２が、第１のゲートセクション２２２に近接する基板２０４内に形成される。重くドープされたドレインコンタクト層２３４が、ドレインコンタクト領域２１４内に形成され得る。
ドリフト領域２１２の少なくとも半分がゲート材料により覆われていないようにＭＯＳトランジスタ２０２を形成することが、ゲート・ドレイン静電容量を望ましく低減し得る。低減されたゲート・ドレイン静電容量は、例えば、好都合にも、ＭＯＳトランジスタ２０２の一層速いスイッチングを可能にし得る。直に近接するゲート接続要素２２６から２ミクロン未満離されたゲート接続要素２２６を有するようにゲート２２０を形成することが、ゲート誘電体層２１８内の電界を低減させ得、好都合にも、ＭＯＳトランジスタ２０２が、そのように構成されるゲート接続要素２２６を有さない同様のＭＯＳトランジスタよりも高いドレイン電圧で動作されることを可能にする。
図３Ａ〜図３Ｄは、製造の連続的段階で示した、第１のプロセス実施例に従って形成された第１の製品実施例又は第２の製品実施例のいずれかを参照して説明されるようにＭＯＳトランジスタを含む集積回路を図示する。集積回路３００は、基板３０２の中及び上に形成され、基板３０２は、単結晶シリコンウエハであり得るが、これは、シリコンオンインシュレータ（ＳＯＩ）ウエハ、異なる結晶配向の領域を有するハイブリッド配向技術（ＨＯＴ）ウエハ、又は集積回路３００の製造に適切な他の材料、であり得る。ドレイン領域３０４が、例えば、ドーパントのドレインセットを基板にイオン注入し、ドーパントのドレインセットを所望の深さ及び横方向範囲まで拡散するための熱ドライブを実行することにより、基板３０２内に形成される。ＮチャネルバージョンのＭＯＳトランジスタにおいて、ドーパントのドレインセットは、例えば、リン、ヒ素、及び／又はアンチモンなどのＮ型ドーパントを含む。ＰチャネルバージョンのＭＯＳトランジスタにおいて、ドーパントのドレインセットは、例えば、ボロン、ガリウム、及び／又はインジウムなどのＰ型ドーパントを含む。ドレイン領域３０４は、ＭＯＳトランジスタのチャネル領域３０６に接して位置する。
ドレイン絶縁体３０８がドレイン領域３０４内に形成される。ドレイン絶縁体３０８は、例えば、フィールド酸化物の要素であり得る。フィールド酸化物は、例えば、２５０〜６００ナノメートル厚みの二酸化シリコンから主として成り得る。フィールド酸化物要素は、図１Ａに示したようなシャロートレンチアイソレーション（ＳＴＩ）プロセスにより、シリコンの局所酸化（ＬＯＣＯＳ）プロセスにより、又は他の方法により、形成され得る。ＳＴＩプロセスが、基板３０２上に酸化物層を形成する工程、酸化物層上にシリコンナイトライド層を形成する工程、フィールド酸化物のためのエリアを露出させるようにシリコンナイトライド層をパターニングする工程、露出されたエリアにおける基板３０２内のトレンチをフィールド酸化物の所望の厚みに適切な深さまでエッチングする工程、トレンチの側壁及び底部上に熱的酸化物の層を成長させる工程、化学気相成長（ＣＶＤ）、高密度プラズマ（ＨＤＰ）、又は高アスペクト比プロセス（ＨＡＲＰ）により二酸化シリコンでトレンチを充填する工程、シリコンナイトライド層の上面から不要な二酸化シリコンを取り除く工程、及びシリコンナイトライド層を取り除く工程を含み得る。ＬＯＣＯＳプロセスが、基板３０２上に酸化物層を形成する工程、酸化物層上にシリコンナイトライド層を形成する工程、フィールド酸化物のためのエリアを露出させるようにシリコンナイトライド層をパターニングする工程、フィールド酸化物の所望の厚みに適切な厚みまで露出されたエリア内の基板３０２の上面において熱的酸化物を成長させる工程、及びシリコンナイトライド層を取り除く工程を含み得る。付加的なフィールド酸化物要素３１４が、ＭＯＳトランジスタに近接する基板３０２内に形成され得る。
ゲート誘電体層３１６が基板３０２の上面上に形成される。ゲート誘電体層３１６は、二酸化シリコン（Ｓｉ０２）、シリコンオキシナイトライド（ＳｉＯＮ）、アルミニウム酸化物（Ａｌ２Ｏ３）、アルミニウムオキシナイトライド（ＡｌＯＮ）、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウムシリコンオキシナイトライド（ＺｒＳｉＯＮ）、前述の材料の組み合わせ、又は他の絶縁性材料、の１つ又は複数の層であり得る。ゲート誘電体層３１６は、５０℃〜８００℃の温度のプラズマを含む窒素又は窒素含有雰囲気ガスへの露出の結果として窒素を含み得る。ゲート誘電体層３１６は、１〜１０ナノメートル厚みであり得る。ゲート誘電体層３１６は、種々のゲート誘電体形成プロセス、例えば、熱酸化、酸化物層のプラズマ窒化、及び／又は原子層堆積（ＡＬＤ）による誘電性材料堆積、のうち任意のものにより形成され得る。
例えば、５０〜１０００ナノメートル厚みの多結晶シリコンであるゲート層３１８が、ゲート誘電体層３１６の上面上でありドレイン絶縁体３０８の上に形成される。ゲート層３１８の上にゲートフォトレジストパターン３２０が形成される。ゲートフォトレジストパターン３２０は、チャネル領域３０６の上の第１のゲートセクションパターン３２２を含む。ゲートフォトレジストパターン３２０は、ドレイン絶縁体３０８の上の第２のゲートセクションパターン３２４を含む。第１のプロセス実施例の幾つかのバージョンにおいて、第２のゲートセクションパターン３２４はドリフト領域３１０に重ならない。ゲートフォトレジストパターン３２０は、１つ又は複数のゲート接続要素パターン３２６も含み得、これは、第１のゲートセクションパターン３２２及び第２のゲートセクションパターン３２４を接続する。ドリフト領域３１０の少なくとも半分がゲートフォトレジストパターン３２０により覆われていない。図示しない後続のゲートエッチングオペレーションにおいて、ゲートフォトレジストパターン３２０の外側のゲート材料がゲート層３１８から取り除かれる。ゲートエッチングオペレーションが完了した後、ゲートフォトレジストパターン３２０が取り除かれる。
図３Ｂを参照すると、ゲート３２８が、ゲートエッチングオペレーションにより図３Ａのゲート層３１８から形成される。例えば、シリコンナイトライド及び／又は二酸化シリコンの１つ又は複数のコンフォーマル層である、側壁材料３３０のコンフォーマル層が、集積回路３００の上に形成される。第１のプロセス実施例において、ゲート３２８の上ではない、ドリフト領域３１０の直上の側壁材料層３３０の最小厚みが、ゲート３２８の平均厚みの少なくとも５０パーセントである。
図３Ｃを参照すると、図示しない異方性側壁エッチングオペレーションが集積回路３００上に実行されて、図３Ｂの側壁材料層３３０の側壁材料を取り除いて、ゲート３２８の横方向表面上にゲート側壁３３２を形成する。ゲート３２８は、チャネル領域３０６の上の第１のゲートセクション３３４、ドレイン絶縁体３０８の上の第２のゲートセクション３３６、及び場合によっては図２を参照して説明されるように第１のゲートセクション３３４を第２のゲートセクション３３６に接続するゲート接続要素３３８を含む。異方性側壁エッチングオペレーションは更に、第１のゲートセクション３３４と第２のゲートセクション３３６の間のギャップにおいて側壁材料のインプラントブロックセクション３４０を形成する。インプラントブロックセクション３４０の最小厚みが、ゲート３２８の平均厚みの少なくとも５０パーセントである。
図３Ｄを参照すると、ソース／ドレイン・インプラントマスク３４２が集積回路３００の上に形成されて、ソース／ドレインイオン注入オペレーションのためのエリアを露出させる。ソース／ドレイン・インプラントマスク３４２は、例えば、フォトレジスト又は他の感光性有機材料を含み得る。第１のプロセス実施例において、インプラントブロックセクション３４０は、ソース／ドレイン・インプラントマスク３４２により露出される。図示しないソース／ドレインイオン注入オペレーションは、ドレイン領域３０４とは反対側でチャネル領域３０６に近接する、基板３０２内のソース注入された領域３４４に、ソース／ドレインドーパントを注入する。ソース／ドレインイオン注入オペレーションは更に、ドレインコンタクト領域３１２内の重くドープされたドレイン注入された領域３４６に、ソース／ドレインドーパントを注入し得る。インプラントブロックセクション３４０に衝突するソース／ドレインドーパントの少なくとも９０パーセントが、インプラントブロックセクション３４０に吸収され、そのため、ドリフト領域３１０内に堆積することを防止する。後続のソース／ドレイン・インプラントマスク３４２の除去、及びソース注入された領域３４４及び形成される場合重くドープされたドレイン注入された領域３４６の活性化は、第１及び／又は第２の製品実施例を参照して説明したような構造を生成する。
図４Ａ及び図４Ｂは、製造の連続的段階で示した、第２のプロセス実施例に従って形成された第１の製品実施例又は第２の製品実施例のいずれかを参照して説明されるようにＭＯＳトランジスタを含む集積回路を図示する。集積回路４００が、図３Ａを参照して説明したように、基板４０２の中及びその上に形成される。ドレイン領域４０４が、図３Ａを参照して説明したように、基板４０２内に形成される。ドレイン領域４０４は、ＭＯＳトランジスタのチャネル領域４０６に接して位置する。ドレイン絶縁体４０８がドレイン領域４０４内に形成される。ドレイン絶縁体４０８は、図４Ａに示すように、ＳＴＩプロセスにより、又はＬＯＣＯＳプロセスにより、形成され得る。ドレイン絶縁体４０８とチャネル領域４０６との間のドレイン領域４０４の一部は、ドリフト領域４１０である。ドレイン絶縁体４０８に近接するドリフト領域４１０とは反対側のドレイン領域４０４の一部が、ドレインコンタクト領域４１２である。付加的なフィールド酸化物要素４１４が、ＭＯＳトランジスタに近接する基板４０２内に形成され得る。ゲート誘電体層４１６が、図３Ａを参照して説明したように、基板４０２の上面上に形成される。ゲート４１８が、図３Ａ及び図３Ｂを参照して説明したようにゲート誘電体層４１６上に形成される。例えば、シリコンナイトライド及び／又は二酸化シリコンの１つ又は複数のコンフォーマル層である、側壁材料４２０のコンフォーマル層が、集積回路４００の上に形成される。
図４Ｂを参照すると、図示しない異方性側壁エッチングオペレーションが集積回路４００上で実行され、図４Ａの側壁材料層４２０の側壁材料を取り除いて、ゲート４１８の横方向表面上にゲート側壁４２２を形成する。第２のプロセス実施例の１つのバージョンにおいて、異方性側壁エッチングオペレーションは、図４Ｂに示すように、第１のゲートセクション４２４と第２のゲートセクション４２６との間のドリフト領域４１０の一部を覆う側壁材料の全てを取り除く。ゲート４１８は、図３Ｃを参照して説明したようなチャネル領域４０６の上の第１のゲートセクション４２４と、図３Ｃを参照して説明したようなドレイン絶縁体４０８の上の第２のゲートセクション４２６とを含む。ゲート４１８は、図示しないゲート接続要素も含み得、これは、図２を参照して説明したように第１のゲートセクション４２４を第２のゲートセクション４２６に接続する。
ソース／ドレイン・インプラントマスク４２８が集積回路４００の上に形成され、これは、ソース／ドレインイオン注入オペレーションのためのエリアを露出させる。第２のプロセス実施例において、ソース／ドレイン・インプラントマスク４２８は、第１のゲートセクション４２４と第２のゲートセクション４２６との間のギャップを覆う。ソース／ドレイン・インプラントマスク４２８は、例えば、フォトレジスト又は他の感光性有機材料を含み得る。図示しないソース／ドレインイオン注入オペレーションは、ドレイン領域４０４とは反対側でチャネル領域４０６に近接する、基板４０２内のソース注入された領域４３０に、ソース／ドレインドーパントを注入する。ソース／ドレインイオン注入オペレーションは更に、ドレインコンタクト領域４１２内の重くドープされたドレイン注入された領域４３２に、ソース／ドレインドーパントを注入し得る。本実施例の１つのバージョンにおいて、第１のゲートセクション４２４と第２のゲートセクション４２６との間のギャップにおいてソース／ドレイン・インプラントマスク４２８に衝突するソース／ドレインドーパントの少なくとも９０パーセントが、ソース／ドレイン・インプラントマスク４２８に吸収され、そのため、ドリフト領域４１０内に堆積することを防止する。後続のソース／ドレイン・インプラントマスク４２８の除去、及びソース注入された領域４３０及び形成される場合重くドープされたドレイン注入された領域４３２の活性化は、第１及び／又は第２の製品実施例を参照して説明されように構造を生成する。
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
Claims (9)
- 金属酸化物半導体（ＭＯＳ）トランジスタのチャネル領域に近接するドレイン領域内にドリフト領域を備える前記ＭＯＳトランジスタを含む集積回路であって、
前記ＭＯＳトランジスタが、
前記チャネル領域と前記ドレイン領域内のドレインコンタクト領域との間の前記ドレイン領域内のドレイン絶縁体であって、前記ドレイン領域が前記ドレイン絶縁体の下に延在する、前記ドレイン絶縁体と、
前記チャネル領域と前記ドレイン絶縁体との間の前記ドレイン領域内のドリフト領域と、
ゲートと、
を含み、
前記ゲートが、
前記チャネル領域の上の第１のゲートセクションであって、前記ドリフト領域の少なくとも半分が前記ゲートによって覆われないような寸法とされる、前記第１のゲートセクションと、
前記ドレイン絶縁体の上の第２のゲートセクションであって、前記ドリフト領域に重ならない、前記第２のゲートセクションと、
前記第１のゲートセクションと前記第２のゲートセクションとの間のインプラントブロッキングセクションであって、前記第１のゲートセクションと前記第２のゲートセクションとの横方向表面上のゲート側壁材料により形成される、前記インプラントブロッキングセクションと、
を含む、集積回路。 - 請求項１の集積回路であって、
前記ＭＯＳトランジスタがｎチャネルである、集積回路。 - 請求項１の集積回路であって、
前記ＭＯＳトランジスタがｐチャネルである、集積回路。 - 請求項１の集積回路であって、
前記第１のゲートセクションが、前記ドリフト領域の上の如何なるゲート材料によっても前記第２のゲートセクションに接続されない、集積回路。 - ＭＯＳトランジスタのチャネル領域に近接するドレイン領域を備える前記ＭＯＳトランジスタを含む集積回路であって、
前記ＭＯＳトランジスタが、
前記チャネル領域と前記ドレイン領域内のドレインコンタクト領域との間の前記ドレイン領域内のドレイン絶縁体であって、前記ドレイン領域が前記ドレイン絶縁体の下に延在する、前記ドレイン絶縁体と、
前記チャネル領域と前記ドレイン絶縁体との間の前記ドレイン領域内のドリフト領域と、
ゲートと、
を含み、
前記ゲートが、
前記チャネル領域の上であり且つ前記ドレイン領域に重なる第１のゲートセクションであって、前記ドリフト領域の少なくとも半分が前記ゲートにより覆われないような寸法とされる、前記第１のゲートセクションと、
前記ドレイン絶縁体の上の第２のゲートセクションと、
各々が前記第１及び第２のゲートセクションを接続する２つ又はそれ以上のゲート接続要素であって、前記第１のゲートセクションと前記第２のゲートセクションと同じ材料で形成される、前記ゲート接続要素と、
前記第１のゲートセクションと前記第２のゲートセクションとの間のインプラントブロックセクションであって、前記第１のゲートセクションと前記第２のゲートセクションとの横方向表面上のゲート側壁材料で形成される、前記インプラントブロックセクションと、
を含む、集積回路。 - 請求項５の集積回路であって、
各ゲート接続要素が、すぐ隣の近接するゲート接続要素から２ミクロンより小さい距離で離されている、集積回路。 - 請求項５の集積回路であって、
前記ＭＯＳトランジスタがｎチャネルである、集積回路。 - 請求項５に記載の集積回路であって、
前記ＭＯＳトランジスタがｐチャネルである、集積回路。 - 請求項５の集積回路であって、
前記第２のゲートセクションが前記ドリフト領域に重ならない、集積回路。
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