JP5582030B2 - Mosトランジスタおよびその製造方法 - Google Patents
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Description
図1Aは、第1の実施形態による高電圧MOSトランジスタ10の構成を示す平面図であり、図1Bは前記図1A中、線A−A’に沿った断面図である。
図4Aは第2の実施形態による高電圧MOSトランジスタ20の構成を示す平面図を、また図4Bは、前記図4A中、線B−B’に沿った断面図を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図6は、第3の実施形態による高電圧MOSトランジスタ30の構成を示す断面図である。本実施形態による高電圧MOSトランジスタ30は、先の実施形態による高電圧MOSトランジスタ10あるいは20の変形例になっており、平面図は省略する。また図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
図8Aは、第1の実施形態による高電圧MOSトランジスタ40の構成を示す平面図であり、図8Bは前記図8A中、線C−C’に沿った断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図10は、第5の実施形態による高電圧MOSトランジスタ50の構成を示す断面図である。ただし図10中、先に説明した部分には同一の参照符号を付し、説明を省略する。
以上の各実施形態では、ゲート電極構造が絶縁膜で隔てられた二つのゲート電極よりなる例を説明したが、さらにゲート電極構造を3つ以上のゲート電極より構成することも可能である。
(付記1)
第1導電型の第1のウェルが形成された半導体基板と、
前記第1のウェル中に、前記第1のウェルに隣接して形成され、前記第1のウェルに隣接して第2導電型のチャネル領域を含む第2のウェルと、
前記第2のウェル中、前記チャネル領域の第1の側に、前記チャネル領域に接して形成された第1導電型のソースエクステンション領域と、
前記第1のウェル中、前記チャネル領域の前記第1の側とは反対の第2の側に、前記チャネル領域から離間して形成された第1導電型のドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域と、前記チャネル領域の前記第2の側において前記第1のウェルとを覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は少なくとも、前記半導体基板上を前記チャネル領域の第1の側から第2の側まで延在し前記チャネル領域を第1の膜厚で覆う第1のゲート絶縁膜と、前記第1のゲート絶縁膜に前記チャネル領域の第2の側で隣接し、前記第1のウェルを前記第1の膜厚よりも大きい第2の膜厚で覆う第2のゲート絶縁膜と、を含み、
さらに前記ゲート電極構造は少なくとも、前記第1のゲート絶縁膜上の第1のゲート電極と、前記第2のゲート絶縁膜上の第2のゲート電極と、を含み、
前記第1のゲート電極と前記第2のゲート電極とは、前記第1のゲート絶縁膜から延在する絶縁膜で隔てられていることを特徴とするMOSトランジスタ。
(付記2)
前記ソースエクステンション領域および前記ドレインエクステンション領域は、それぞれ第1導電型のソース領域およびドレイン領域を含み、前記ソース領域およびドレイン領域は、それぞれのシリサイド層を担持していることを特徴とする付記1記載のMOSトランジスタ。
(付記3)
前記第1のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第1のゲート絶縁膜は絶縁性金属酸化物膜よりなり、
前記第2のゲート電極は第1導電型のポリシリコンより形成され、前記第2のゲート絶縁膜はシリコン酸化膜よりなることを特徴とする付記1または2記載のMOSトランジスタ。
(付記4)
前記第1のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第1のゲート絶縁膜は絶縁性金属酸化膜あるいは金属シリケート膜よりなり、
前記第2のゲート電極は第2導電型のポリシリコンよりなり、前記第2のゲート絶縁膜はシリコン酸化膜よりなり、前記第2のゲート電極中には前記第2のゲート絶縁膜部分との界面に沿って、空乏層が生じていることを特徴とする付記1または2記載のMOSトランジスタ。
(付記5)
前記第1および第2のゲート電極はいずれも第1導電型のポリシリコンよりなり、前記第1および第2のゲート絶縁膜はいずれもシリコン酸化膜よりなることを特徴とする付記1または2記載のMOSトランジスタ。
(付記6)
前記第1のゲート電極は第1導電型のポリシリコンよりなり、前記第2のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第1のゲート絶縁膜はシリコン酸化膜よりなり、前記第2のゲート電極は絶縁性金属酸化膜あるいは金属シリケート膜よりなることを特徴とする付記1記載のMOSトランジスタ。
(付記7)
さらに前記半導体基板上に前記ゲート電極構造を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲート配線パタ―ンと、を有し、前記第1のゲート電極のみが前記ゲート配線パタ―ンに、前記層間絶縁膜中のビアコンタクトを介して電気的に接続されることを特徴とする付記3記載のMOSトランジスタ。
(付記8)
さらに前記半導体基板上に前記ゲート電極構造を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲート配線パタ―ンと、を有し、前記第1のゲート電極および第2のゲート電極が前記ゲート配線パタ―ンに、前記層間絶縁膜中の第1および第2のビアコンタクトを介してそれぞれ電気的に接続されることを特徴とする付記3〜6のうち、いずれか一項記載のMOSトランジスタ。
(付記9)
さらに前記シリコン基板上、前記第2のゲート絶縁膜部分のさらに前記ドレインエクステンション領域の側に、前記第2の厚さよりも厚い第3の膜厚で第3のゲート電極部分を有し、前記第3のゲート電極部分上には第3のゲート電極が、前記第2のゲート電極に対し、前記第2の絶縁膜部分から延在する別の絶縁膜により隔てられて形成されていることを特徴とする付記1〜9のうち、いずれか一項記載のMOSトランジスタ。
(付記10)
半導体基板中に第1導電型の第1のウェルと第2導電型の第2のウェルとを、前記第2のウェルが前記第1のウェルに含まれるように、また前記第2のウェルが、前記第1のウェルに隣接するように形成する工程と、
前記半導体基板上に前記第2のウェルから第1のウェルまで、第1の膜厚の第1の絶縁膜を介してポリシリコンパタ―ンを形成する工程と、
前記半導体基板中、前記ポリシリコンパタ―ンのうち、前記第2のウェルが形成されている第1の側に、前記第2のウェルに含まれるように、かつ前記ポリシリコンパタ―ンの前記第1の側の端部に隣接して、第1の導電型のソースエクステンション領域を、また前記ポリシリコンパタ―ンのうち、前記第1の側とは反対の第2の側に、前記第1のウェルに含まれるように、また前記ポリシリコンパタ―ンの前記第2の側の端部からは離間して、第1導電型のドレインエクステンション領域を、前記第1導電型の不純物元素のイオン注入により形成する工程と、
前記ポリシリコンパタ―ンの前記第1の側の端部に第1の側壁絶縁膜を、前記第2の側の端部に第2の側壁絶縁膜を形成し、さらに前記シリコン基板の、前記ポリシリコンパタ―ンの前記第2の側と前記ドレイン領域との間の部分を絶縁膜パタ―ンで覆う工程と、
前記半導体基板中に前記ポリシリコンパタ―ン、前記第1および第2の側壁絶縁膜、および前記絶縁膜パタ―ンをマスクに第1の導電型の不純物元素をイオン注入し、前記半導体基板中、前記第1の側壁絶縁膜の前記第1の側の領域に、前記第2のウェルに含まれるように第1導電型のソース領域を、また前記第2の側壁絶縁膜の前記第2の側の領域に、前記第1のウェルに含まれるように第1導電型のドレイン領域を形成する工程と、
前記半導体基板上に前記ポリシリコンパタ―ンを覆って層間絶縁膜を形成し、さらに前記層間絶縁膜を研磨して前記ポリシリコンパタ―ンの上面を露出する工程と、
前記ポリシリコンパタ―ンおよび前記第1の絶縁膜を、前記第1の側の端部を含む第1の部分において除去し、前記ポリシリコンパタ―ンの前記第1の側に前記半導体基板の主面を底面において露出するボイドを形成し、また前記ポリシリコンパタ―ンおよび前記第1の絶縁膜を、前記第2の側の端部を含む第2の部分において、前記第2のゲート電極および第2のゲート絶縁膜として残す工程と、
前記ボイドの底面および側壁面を、第2の絶縁膜により覆う工程と、
前記ボイドを、前記第2の絶縁膜を介して、導電性窒化膜あるいは高融点金属膜、またはポリシリコン膜により充填し、第1のゲート電極を、また前記第1のゲート電極の下の前記第2の絶縁膜により、前記第1のゲート電極の直下に第1のゲート絶縁膜を形成する工程と、を含むことを特徴とする、MOSトランジスタの製造方法。
(付記11)
前記ソース領域およびドレイン領域を形成する工程では、前記第1導電型の不純物元素のイオン注入の際、さらに前記ポリシリコンパタ―ンに前記第1導電型の不純物元素が導入されることを特徴とする付記10記載のMOSトランジスタの製造方法。
(付記12)
前記ソースエクステンション領域およびドレインエクステンション領域を形成する工程の後、かつ前記ソース領域およびドレイン領域を形成する工程の前に、前記ポリシリコンパタ―ンに前記第2導電型の不純物元素をイオン注入により導入する工程を含み、
前記ソース領域およびドレイン領域を形成する工程は、前記ポリシリコンパタ―ンをマスクパターンで覆って実行されることを特徴とする付記10記載のMOSトランジスタの製造方法。
(付記13)
前記ポリシリコンパタ―ンに前記第2導電型の不純物元素をイオン注入により導入する工程は、前記ソースエクステンション領域およびドレインエクステンション領域を別のマスクパターンで覆って実行されることを特徴とする付記12記載のMOSトランジスタの製造方法。
(付記14)
前記ソース領域およびドレイン領域を形成する工程の後、前記層間絶縁膜を形成する工程の前に、前記ポリシリコンパタ―ンの露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を、前記絶縁膜パターンをマスクに使いながら形成する工程を含むことを特徴とする付記10〜13のうち、いずれか一項記載のMOSトランジスタの製造方法。
(付記15)
前記第2の絶縁膜は、シリコン酸化膜よりも比誘電率の高い絶縁性金属酸化膜あるいは金属シリケート膜よりなり、前記第1のゲート電極は導電性窒化膜あるいは高融点金属膜よりなることを特徴とする付記10〜14のうち、いずれか一項記載のMOSトランジスタの製造方法。
(付記16)
前記第1のゲート電極および第1のゲート絶縁膜を形成する工程において前記第1の絶縁膜はシリコン酸化膜であり、前記第1のゲート電極はポリシリコン膜であり、
前記第1のゲート電極および第1のゲート絶縁膜を形成する工程の後、さらに前記第1および第2のゲート電極を第1導電型にドープする工程と、
前記層間絶縁膜を、前記第1のゲート電極および前記第2のゲート電極を残し、選択的に除去する工程と、
前記シリコン基板上であって、前記第2のゲート電極と前記ドレイン領域との間の部分を、第2の絶縁膜パタ―ンで覆う工程と、
前記第2の絶縁膜パターンをマスクとして、前記第1および第2のゲート電極の露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を形成する工程を含むことを特徴とする付記10記載のMOSトランジスタの製造方法。
11 シリコン基板
11A 素子領域
11I 素子分離領域
11NW n型ウェル
11PW p型ウェル
11Ss ソースシリサイド層
11Ds ドレインシリサイド層
12G1 第1のゲート絶縁膜
12G2 第2のゲート絶縁膜
12Hk 高誘電体膜
13G1 第1のゲート電極
13G2 第2のゲート電極
13SB シリサイドブロックパタ―ン
13SW1 第1の側壁絶縁膜
13SW2 第2の側壁絶縁膜
13n n型注入領域
13p p型注入領域
14,15,16,25 層間絶縁膜
14HM ハードマスクパタ―ン
15A,15B,15G ビアコンタクト
16A,16B,16G 配線パタ―ン
11a ソースエクステンション領域
11b ドレインエクステンション領域
11c ソース領域
11d ドレイン領域
24 仮の層間絶縁膜
CH チャネル領域
DR ドリフト領域
Claims (10)
- 第1導電型の第1のウェルが形成された半導体基板と、
前記第1のウェル中に、前記第1のウェルに隣接して形成され、前記第1のウェルに隣接して第2導電型のチャネル領域を含む第2のウェルと、
前記第2のウェル中、前記チャネル領域の第1の側に、前記チャネル領域に接して形成された第1導電型のソースエクステンション領域と、
前記第1のウェル中、前記チャネル領域の前記第1の側とは反対の第2の側に、前記チャネル領域から離間して形成された第1導電型のドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域と、前記チャネル領域の前記第2の側において前記第1のウェルを覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は少なくとも、前記半導体基板上を前記チャネル領域の第1の側から第2の側まで延在し前記チャネル領域を第1の膜厚で覆う第1のゲート絶縁膜と、前記第1のゲート絶縁膜に前記チャネル領域の第2の側で隣接し、前記第1のゲート絶縁膜とは異なる材料からなり前記第1のウェル上に前記第1の膜厚よりも大きい第2の膜厚で形成された第2のゲート絶縁膜と、を含み、
さらに前記ゲート電極構造は少なくとも、前記第1のゲート絶縁膜上の第1のゲート電極と、前記第1のゲート電極とは異なる材料からなる前記第2のゲート絶縁膜上の第2のゲート電極と、を含み、
前記第1のゲート電極と前記第2のゲート電極とは、前記第1のゲート絶縁膜から延在する絶縁膜で隔てられていることを特徴とするMOSトランジスタ。 - 前記第1のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第1のゲート絶縁膜は絶縁性金属酸化物膜よりなり、
前記第2のゲート電極は第1導電型のポリシリコンより形成され、前記第2のゲート絶縁膜はシリコン酸化膜よりなることを特徴とする請求項1記載のMOSトランジスタ。 - 第1導電型の第1のウェルが形成された半導体基板と、
前記第1のウェル中に、前記第1のウェルに隣接して形成され、前記第1のウェルに隣接して第2導電型のチャネル領域を含む第2のウェルと、
前記第2のウェル中、前記チャネル領域の第1の側に、前記チャネル領域に接して形成された第1導電型のソースエクステンション領域と、
前記第1のウェル中、前記チャネル領域の前記第1の側とは反対の第2の側に、前記チャネル領域から離間して形成された第1導電型のドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域と、前記チャネル領域の前記第2の側において前記第1のウェルを覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は少なくとも、前記半導体基板上を前記チャネル領域の第1の側から第2の側まで延在し前記チャネル領域を第1の膜厚で覆う第1のゲート絶縁膜と、前記第1のゲート絶縁膜に前記チャネル領域の第2の側で隣接し、前記第1のウェルを前記第1の膜厚よりも大きい第2の膜厚で覆う第2のゲート絶縁膜と、を含み、
さらに前記ゲート電極構造は少なくとも、前記第1のゲート絶縁膜上の第1のゲート電極と、前記第2のゲート絶縁膜上の第2のゲート電極と、を含み、
前記第1のゲート電極と前記第2のゲート電極とは、前記第1のゲート絶縁膜から延在する絶縁膜で隔てられており、
前記第1のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第1のゲート絶縁膜は絶縁性金属酸化膜あるいは金属シリケート膜よりなり、
前記第2のゲート電極は第2導電型のポリシリコンよりなり、前記第2のゲート絶縁膜はシリコン酸化膜よりなり、前記第2のゲート電極中には前記第2のゲート絶縁膜との界面に沿って、空乏層が生じていることを特徴とするMOSトランジスタ。 - 第1導電型の第1のウェルが形成された半導体基板と、
前記第1のウェル中に、前記第1のウェルに隣接して形成され、前記第1のウェルに隣接して第2導電型のチャネル領域を含む第2のウェルと、
前記第2のウェル中、前記チャネル領域の第1の側に、前記チャネル領域に接して形成された第1導電型のソースエクステンション領域と、
前記第1のウェル中、前記チャネル領域の前記第1の側とは反対の第2の側に、前記チャネル領域から離間して形成された第1導電型のドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域と、前記チャネル領域の前記第2の側において前記第1のウェルを覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は少なくとも、前記半導体基板上を前記チャネル領域の第1の側から第2の側まで延在し前記チャネル領域を第1の膜厚で覆う第1のゲート絶縁膜と、前記第1のゲート絶縁膜に前記チャネル領域の第2の側で隣接し、前記第1のウェルを前記第1の膜厚よりも大きい第2の膜厚で覆う第2のゲート絶縁膜と、を含み、
さらに前記ゲート電極構造は少なくとも、前記第1のゲート絶縁膜上の第1のゲート電極と、前記第2のゲート絶縁膜上の第2のゲート電極と、を含み、
前記第1のゲート電極と前記第2のゲート電極とは、前記第1のゲート絶縁膜から延在する絶縁膜で隔てられており、
前記第1および第2のゲート電極はいずれも第1導電型のポリシリコンよりなり、前記第1および第2のゲート絶縁膜はいずれもシリコン酸化膜よりなることを特徴とするMOSトランジスタ。 - さらに前記半導体基板上に前記ゲート電極構造を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲート配線パターンと、を有し、前記第1のゲート電極のみが前記ゲート配線パターンに、前記層間絶縁膜中のビアコンタクトを介して電気的に接続されることを特徴とする請求項2記載のMOSトランジスタ。
- 半導体基板中に第1導電型の第1のウェルと第2導電型の第2のウェルとを、前記第2のウェルが前記第1のウェルに含まれるように、また前記第2のウェルが、前記第1のウェルに隣接するように形成する工程と、
前記半導体基板上に前記第2のウェルから第1のウェルまで、第1の膜厚の第1の絶縁膜を介してポリシリコンパターンを形成する工程と、
前記半導体基板中、前記ポリシリコンパターンのうち、前記第2のウェルが形成されている第1の側に、前記第2のウェルに含まれるように、かつ前記ポリシリコンパターンの前記第1の側の端部に隣接して、第1の導電型のソースエクステンション領域を、また前記ポリシリコンパターンのうち、前記第1の側とは反対の第2の側に、前記第1のウェルに含まれるように、また前記ポリシリコンパターンの前記第2の側の端部からは離間して、第1導電型のドレインエクステンション領域を、前記第1導電型の不純物元素のイオン注入により形成する工程と、
前記ポリシリコンパターンの前記第1の側の端部に第1の側壁絶縁膜を、前記第2の側の端部に第2の側壁絶縁膜を形成し、さらに前記半導体基板の、前記ポリシリコンパターンの前記第2の側と前記ドレインエクステンション領域との間の部分を絶縁膜パターンで覆う工程と、
前記半導体基板中に前記ポリシリコンパターン、前記第1および第2の側壁絶縁膜、および前記絶縁膜パターンをマスクに第1の導電型の不純物元素をイオン注入し、前記半導体基板中、前記第1の側壁絶縁膜の前記第1の側の領域に、前記第2のウェルに含まれるように第1導電型のソース領域を、また前記第2の側壁絶縁膜の前記第2の側の領域に、前記第1のウェルに含まれるように第1導電型のドレイン領域を形成する工程と、
前記半導体基板上に前記ポリシリコンパターンを覆って層間絶縁膜を形成し、さらに前記層間絶縁膜を研磨して前記ポリシリコンパターンの上面を露出する工程と、
前記ポリシリコンパターンおよび前記第1の絶縁膜を、前記第1の側の端部を含む第1の部分において除去し、前記ポリシリコンパターンの前記第1の側に前記半導体基板の主面を底面において露出するボイドを形成し、また前記ポリシリコンパターンおよび前記第1の絶縁膜を、前記第2の側の端部を含む第2の部分において、第2のゲート電極および第2のゲート絶縁膜として残す工程と、
前記ボイドの底面および側壁面を、第2の絶縁膜により覆う工程と、
前記ボイドを、前記第2の絶縁膜を介して、導電性窒化膜あるいは高融点金属膜、またはポリシリコン膜により充填し、第1のゲート電極を、また前記第1のゲート電極の下の前記第2の絶縁膜により、前記第1のゲート電極の直下に第1のゲート絶縁膜を形成する工程と、を含むことを特徴とする、MOSトランジスタの製造方法。 - 前記ソース領域およびドレイン領域を形成する工程では、前記第1導電型の不純物元素のイオン注入の際、さらに前記ポリシリコンパターンに前記第1導電型の不純物元素が導入されることを特徴とする請求項6記載のMOSトランジスタの製造方法。
- 前記ソースエクステンション領域およびドレインエクステンション領域を形成する工程の後、かつ前記ソース領域およびドレイン領域を形成する工程の前に、前記ポリシリコンパターンに前記第2導電型の不純物元素をイオン注入により導入する工程を含み、
前記ソース領域およびドレイン領域を形成する工程は、前記ポリシリコンパターンをマスクパターンで覆って実行されることを特徴とする請求項6記載のMOSトランジスタの製造方法。 - 前記ソース領域およびドレイン領域を形成する工程の後、前記層間絶縁膜を形成する工程の前に、前記ポリシリコンパターンの露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を、前記絶縁膜パターンをマスクに使いながら形成する工程を含むことを特徴とする請求項6〜8のうち、いずれか一項記載のMOSトランジスタの製造方法。
- 前記第1のゲート電極および第1のゲート絶縁膜を形成する工程において前記第1の絶縁膜はシリコン酸化膜であり、前記第1のゲート電極はポリシリコン膜であり、
前記第1のゲート電極および第1のゲート絶縁膜を形成する工程の後、さらに前記第1および第2のゲート電極を第1導電型にドープする工程と、
前記層間絶縁膜を、前記第1のゲート電極および前記第2のゲート電極を残し、選択的に除去する工程と、
前記半導体基板上であって、前記第2のゲート電極と前記ドレイン領域との間の部分を、第2の絶縁膜パターンで覆う工程と、
第2の絶縁膜パターンをマスクとして前記第1および第2のゲート電極の露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を形成する工程を含むことを特徴とする請求項6記載のMOSトランジスタの製造方法。
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