JPH10189954A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高耐圧トランジスタの駆動能力および耐圧低
下を防止する。 【解決手段】 少なくとも一方の不純物領域が、チャネ
ル形成領域３ａ側から順に、低濃度なオフセット不純物
領域６ｂ（又は６ａ）、高濃度な不純物領域７ｂ（又は
７ａ）を隣接させて構成され、チャネル形成領域３ａ上
にゲート絶縁膜５を介して積層された第１の電極８と、
この第１の電極８及びオフセット不純物領域上に中間絶
縁膜９を介して積層され、第１の電極８上に開口する中
間絶縁膜９のコンタクト孔９ａを介して当該第１の電極
８と電気的に接続されている第２の電極１０と、を有す
る。第２の電極１０により、オフセット不純物領域が保
護されてＩdsについて初期値低下や動作時劣化が防止さ
れる。また、サリサイド化が容易で、フローティングゲ
ート構造の周辺トランジスタとのウェーハプロセス上の
整合性も高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば不揮発性メ
モリ等、高耐圧トランジスタを含む半導体装置に関す
る。

【０００２】

【従来の技術】たとえば不揮発性半導体メモリや高耐圧
仕様のマイクロプロセッサ等、高電圧を扱う半導体装置
において、高電圧をオペレーションするためのトランジ
スタは、比較的に低い電圧で駆動する通常のトランジス
タと構造が若干異なっている。

【０００３】図８には、この高耐圧トランジスタの一例
を、通常のトランジスタと比較して示す。同図（ａ）
は、通常のトランジスタ例として、ＬＤＤ(Lightly Dop
ed Drain) 構造のＮチャネルＭＯＳＦＥＴ(Metal-Oxide
-Semiconductor Field-EffectTransistor) の概略断面
図である。また、同図（ｂ）は、高耐圧ＮチャネルＭＯ
ＳＦＥＴの概略断面図である。図８において、符号１０
０はシリコンウェーハ等の半導体基板、１０１はＰウェ
ル、１０２はフィールド酸化膜、１０３はゲート絶縁
膜、１０４はゲート電極、１０５ａ，１０５ｂはｎ型不
純物が比較的に低濃度に導入されたＬＤＤ領域、１０６
はサイドウォール、１０７ａ，１０７ｂはそれぞれｎ型
不純物が比較的に高濃度に導入されたソース領域，ドレ
イン領域である。

【０００４】図８（ｂ）に示す高耐圧ＮチャネルＭＯＳ
ＦＥＴは、同図（ａ）に示す通常のＭＯＳＦＥＴと比較
すると、高電圧印加側（Ｎチャネル型では、ドレイン
側）の不純物領域１０５ｂ，１０７ｂの構造が若干異な
っている。すなわち、通常のＭＯＳＦＥＴでは、ゲート
電極１０４とドレイン領域１０７ｂとのオフセット量は
自己整合的にサイドウォール１０６の幅に決められてい
るのに対し、高耐圧ＭＯＳＦＥＴでは、両者間にサイド
ウォール１０６の幅より大きなオフセットＡをもたせて
ある。このようなオフセット構造のＦＥＴでは、高電圧
が印加されるドレイン領域１０７ｂについて、ゲート電
極１０４との間で電界集中が緩和され、この結果、通常
のＭＯＳＦＥＴに比べると、ソース〜ドレイン間耐圧を
高くすることができる。

【０００５】図９（ａ）〜（ｄ）は、上記構成の高耐圧
ＭＯＳＦＥＴの製造過程の一部を抜き出して示す概略断
面図である。図９（ａ）より前の工程については、特に
図示しないが、まずＰウェル１０１が形成された半導体
基板（ｐ型の半導体基板でも可）を用意し、常法に従っ
てフィールド酸化膜１０２を形成した後、ゲート絶縁膜
１０３とゲート電極１０４となる膜を成膜し加工する。
その後、加工後のゲート電極１０４とフィールド酸化膜
１０２をマスクとしたイオン注入によって、ＬＤＤ領域
１０５ａ，１０５ｂを自己整合的に形成する。図９
（ａ）は、このイオン注入後の状態を示す。

【０００６】次いで、例えば酸化シリコン膜または窒化
シリコン膜等の膜１０６ａを全面に成膜し（図９
（ｂ））、この形成膜全面に対しＲＩＥ(Reactive Ion
Etching)等の異方性エッチングを施し、形成膜をエッチ
バック(etch back) する。これにより、ゲート電極１０
４の側壁にサイドウォール１０６が形成される（図９
（ｃ））。

【０００７】図８（ａ）に示した通常のＭＯＳＦＥＴで
は、その後、サイドウォール１０６およびフィールド酸
化膜１０２をマスクとしたイオン注入によってソース領
域１０７ａとドレイン領域１０７ｂを自己整合的に形成
する。これに対し、当該高耐圧ＭＯＳＦＥＴでは、先に
記述したオフセット構造を実現するために、図９（ｄ）
に示すように、犠牲層（例えばレジストパターン１０
８）を、ドレイン側のＬＤＤ領域１０５ｂ上から周囲の
ゲート電極１０４上やフィールド酸化膜１０２上途中に
かけて形成する。このレジストパターン１０８によっ
て、図９（ｄ）に示すように、図８（ｂ）のオフセット
Ａとなる部分が被覆され、その外側が部分的に開口され
る。したがって、このレジストパターン１０８をマスク
としてイオン注入を行なうと、図８（ｂ）に示すよう
に、ドレイン側では、このレジストパターン１０８の開
口位置にドレイン領域１０７ｂが形成される。他方、ソ
ース側では、通常のＭＯＳＦＥＴと同様に、サイドウォ
ール１０６およびフィールド酸化膜１０２に対し自己整
合的にソース領域１０７ａが形成される。この後は、特
に図示しないが、所定の配線層等の形成によって電極取
出しが行なわれる。

【０００８】

【発明が解決しようとする課題】この従来の高耐圧ＭＯ
ＳＦＥＴの製造方法では、図９（ｂ）から図９（ｃ）に
かけて、サイドウォール１０６を形成するためのエッチ
バックの際、通常、オーバーエッチング(over etching)
が施される。すなわち、サイドウォール膜材１０６ａの
膜厚やエッチングのされ方がウェーハ面内で均一とは限
らないことから、ウェーハ面内どの箇所においてもソー
ス領域１０７ａやドレイン領域１０７ｂとなる部分に当
該膜材１０６ａが残らないようにするために、ジャスト
エッチ(just etch) の時間から更に所定割合だけ長い時
間（または、膜厚で規定してもよい）だけ余分にエッチ
ングされる。したがって、このＲＩＥ等におけるオーバ
エッチング時に、ＬＤＤ領域１０５ａ，１０５ｂの露出
表面がイオン化粒子等で叩かれることになる。

【０００９】このとき、当該膜材１０６ａとシリコン基
板（厳密には、ＬＤＤ領域１０５ａ，１０５ｂ）との選
択比が余り大きくない場合も少なくない。たとえば、酸
化シリコン膜とシリコンとの選択比は通常３〜５程度で
あり、この場合、オーバエッチングによって表出するＬ
ＤＤ領域１０５ａ，１０５ｂの表面が削れることは免れ
得ない。図８（ａ）の通常のＭＯＳＦＥＴでは、この削
れた表面全体に、その後に高濃度な不純物領域１０７
ａ，１０７ｂが形成されることから、この表面削れが特
性上問題となることは少ない。これに対し、同図（ｂ）
の高耐圧ＭＯＳＦＥＴでは、図中、符号Ｂで示す電流経
路途中のオフセット領域表面が削れることから、この部
分が高抵抗化してしまい、ソース〜ドレイン間電流Ｉds
がとれなくなるといった問題があった。

【００１０】加えて、このオフセット領域Ｂを含むＬＤ
Ｄ領域１０５ｂの表出部分は、オーバーエッチング時に
プラズマに曝されるため、その後に層間膜を形成したと
きに層間膜とＬＤＤ領域１０５ｂとの界面に界面準位が
残ってしまい、トランジスタ動作を繰り返すうちに、界
面準位に電子が次第に捕獲され、この結果、図１０に示
すようにＩdsが低下し、ひいては駆動能力が劣化すると
いった問題もあった。この２番目の問題は、特にトラン
ジスタサイズを縮小化しゲート長やオフセット長Ａを短
く設定した場合に顕著になってくることから、今後、高
耐圧トランジスタを有する半導体装置の更なる微細化を
進めていく上で、今以上に重要な解決課題となるものと
予想される。

【００１１】一方、この微細化過程で高速性能を確保す
るためには、スケーリング則にのっとって不純物領域の
深さ方向にも微細化（極浅化）を同時に進めなければな
らならず、このときの不純物領域の低抵抗化技術の一つ
にＳＡＬＩＣＩＤＥ(Self-Aligned Silicide) と称さ
れ、不純物領域をゲート電極とともに自己整合的にシリ
サイド化する技術がある。このシリサイドの形成のため
には、特定な高融点金属等の膜を全面に成膜し、熱処理
を施してシリコン或いはポリシリコン（ゲート電極材）
と反応させ、その後、未反応な絶縁膜上の金属膜を酸等
で除去することが、通常行なわれる。

【００１２】ＳＡＬＩＣＩＤＥ技術をそのまま高耐圧ト
ランジスタに適用するとした場合、図８（ｂ）のように
高濃度な不純物領域１０７ａ，１０７ｂを形成後、シリ
サイドの一括形成を行なう。このシリサイドの一括形成
によって、図１１に示すように、シリサイド１０９がゲ
ート電極１０４上と不純物領域１０５ａ，１０５ｂ，１
０７ａ，１０７ｂの露出表面上全域に形成され、図８
（ｂ）のオフセット領域Ｂにもシリサイド１０９が形成
されてしまう。シリサイド１０９がオフセット領域Ｂに
も形成されると、オフセットを設けた意味が失われ、当
該トランジスタは電界緩和を行うことが出来ずに耐圧が
低下してしまう。すなわち、高速デバイスに高耐圧トラ
ンジスタを搭載しようとした場合に、ＳＡＬＩＣＩＤＥ
（又は、シリサイド）技術をそのまま適用できず、この
結果、高耐圧トランジスタが必要なデバイスは高速化が
余り進展しないといった問題があった。

【００１３】以上のような問題点を回避するために、ゲ
ート電極に対する不純物領域の配置構造として、ＧＯＬ
Ｄ(Gate Overlaped Drain)構造を採用することも考えら
れる。図１２は、ＧＯＬＤ構造を有するＮチャネルＭＯ
Ｓトランジスタの一般的な概略断面図である。図１２
中、符号１０１はＰウェル、１０３はゲート絶縁膜、１
０４はゲート電極、１０５ａ，１０５ｂは低濃度な不純
物領域、１０７ａ，１０７ｂは高濃度な不純物領域を示
すことは、図８の場合と同様である。

【００１４】ＧＯＬＤ構造が図８の場合と異なるのは、
各不純物領域１０５ａ，１０５ｂ，１０７ａ，１０７ｂ
と、ゲート電極１０４との相対位置関係である。すなわ
ち、ＧＯＬＤ構造の低濃度な不純物領域１０５ａ，１０
５ｂは、ゲート電極１０４の下方で所定幅オーバラップ
し、ゲート電極１０４のエッジ外側には、高濃度な不純
物領域１０７ａ，１０７ｂが位置している。ＧＯＬＤ構
造の形成において、低濃度な不純物領域１０５ａ，１０
５ｂをゲート電極１０４の下方で所定幅オーバラップさ
せるには、不純物領域１０５ａ，１０５ｂを形成後に熱
処理して熱拡散させるか、又はゲート電極１０４の形成
前に対向間隔が狭い不純物領域１０５ａ，１０５ｂを予
め形成しておく方法が採られる。このため、図９（ｃ）
の工程のように、低濃度な不純物領域１０５ａ，１０５
ｂの表面がドライエッチング時のプラズマ中に曝される
ことがない。また、特に図示しないが、ゲート電極１０
４の側壁にサイドウォールを形成し、これを分離絶縁膜
としてシリサイドを形成する場合でも、低濃度な不純物
領域１０５ａ，１０５ｂはゲート電極１０４に保護さ
れ、構造上、この不純物領域１０５ａ，１０５ｂ上がシ
リサイド化されることもない。したがって、ＧＯＬＤ構
造では、先に指摘した駆動能力および耐圧の低下は回避
される。

【００１５】しかし、上記した熱拡散により不純物領域
１０５ａ，１０５ｂをオーバラップさせる方法では、十
分なオフセット量を得るための加熱条件下、高耐圧トラ
ンジスタ以外の微細なトランジスタへの悪影響が大き
い。たとえば、不揮発性メモリの場合、周辺回路を構成
する高耐圧トランジスタのオフセット量確保のための熱
処理によって、メモリアレイを構成する微細トランジス
タのチャネル形成領域の不純物プロファイルが変化した
り、拡散層が広がって短チャネル効果に弱くなるなど、
この加熱が特性劣化を引き起こす要因となる。また、ゲ
ート電極１０４の形成前に不純物領域１０５ａ，１０５
ｂを予め形成しておく方法では、不純物領域１０５ａ，
１０５ｂを形成する際のイオン注入時に、チャネル形成
領域上のゲート絶縁膜１０３にダメージが導入され、膜
質劣化が懸念される。

【００１６】本発明は、このような実情に鑑みてなさ
れ、高耐圧トランジスタの駆動能力および耐圧の低下を
防止し、加えて他のトランジスタの特性劣化も防止して
信頼性を高めた半導体装置を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明に係わ
る半導体装置では、半導体基板内の表面側でチャネル形
成領域を挟んで互いに離間する２つの不純物領域を有
し、少なくとも一方の前記不純物領域が、前記チャネル
形成領域側から順に、低濃度なオフセット不純物領域と
高濃度な不純物領域とを隣接させて構成されている高耐
圧トランジスタを有する半導体装置であって、前記チャ
ネル形成領域上にゲート絶縁膜を介して積層された第１
の電極と、前記第１の電極および前記オフセット不純物
領域上に中間絶縁膜を介して積層され、第１の電極上に
開口する前記中間絶縁膜の接続孔を介して当該第１の電
極と電気的に接続されている第２の電極と、を有するこ
とを特徴とする。このような構成の半導体装置では、オ
フセット不純物領域が第２の電極によって保護され、高
耐圧トランジスタのＩdsの初期値低下や動作時劣化が防
止される。

【００１８】また、本発明の半導体装置では、前記第２
の電極に対し、少なくとも前記オフセット不純物領域側
の側壁に側壁スペーサが設けられ、当該側壁スペーサを
挟んだ第２電極の上面と前記高濃度な不純物領域上に、
それぞれ導電層が形成されていることを他の特徴とす
る。この半導体装置では、オフセット不純物領域が第２
の電極で保護され、この領域上にシリサイドが形成され
ないことから、当該高耐圧トランジスタの不純物領域に
ついて、その部分的な（高濃度な不純物領域のみの）シ
リサイド化が可能となる。

【００１９】さらに、本発明の半導体装置では、前記高
耐圧トランジスタのほかに、積層電極構造のメモリトラ
ンジスタを多数有し、前記第１の電極が、前記メモリト
ランジスタのフローティングゲート電極と同じ階層の導
電膜で構成され、前記第２の電極が、前記メモリトラン
ジスタのコントロールゲート電極と同じ階層の導電膜で
構成されていることを他の特徴とする。この半導体装置
では、メモリトランジスタと高耐圧トランジスタとのウ
ェーハプロセス上の整合性が高い。すなわち、メモリト
ランジスタの形成において、半導体基板上に絶縁膜を介
してフローティングゲート電極とコントロールゲート電
極とを積層させて形成すると同時に、高耐圧トランジス
タの第１の電極と第２の電極とによる積層電極を形成さ
せることができる。したがって、本発明によって、ウェ
ーハプロセスの容易化され、低コストな半導体装置が提
供される。

【００２０】

【発明の実施の形態】以下、本発明に係わる半導体装置
およびその製造方法を、図面を参照しながら詳細に説明
する。

【００２１】第１実施形態 図１（ａ）は、本実施形態に係わる半導体装置におい
て、その高耐圧トランジスタのチャネル長方向に沿った
概略断面図であり、図（ｂ）はチャネル幅方向に沿った
概略断面図である。図中、符号１は高耐圧トランジス
タ、２はシリコンウェーハ等の半導体基板、３はＰウェ
ル、３ａはチャネル形成領域、４はフィールド酸化膜、
５はゲート絶縁膜、６ａ，６ｂはｎ型不純物が比較的に
低濃度に導入された低濃度領域、７ａ，７ｂはそれぞれ
ｎ型不純物が比較的に高濃度に導入されたソース領域，
ドレイン領域である。

【００２２】本実施形態の高耐圧トランジスタ１では、
チャネル形成領域３ａ上に、ゲート絶縁膜５を介して第
１の電極８が形成されている。第１の電極８は、図１
（ｂ）のチャネル幅方向でみると、チャネル形成領域３
ａを挟んで位置する２つのフィールド酸化膜４，４上に
それぞれ乗り上げたかたちで延在している。第１の電極
８は、不純物が導入されて導電化された第１ポリシリコ
ン膜で構成されている。第１の電極８上に中間絶縁膜９
が成膜され、この中間絶縁膜９上に、第２の電極１０が
形成されている。第２の電極１０は、図１（ａ）のチャ
ネル長方向でみると、第１の電極８上を覆い、低濃度領
域６ａ，６ｂのゲート絶縁膜５に直接的に接する各部分
（以下、この各部分をオフセット領域と称する）上に延
在している。また、図１（ｂ）のチャネル幅方向でみる
と、第２の電極１０は、一方側で第１の電極８上を覆
い、他方側でフィールド酸化膜４上に乗り上げた第１の
電極８部分の途中まで延在している。第２の電極１０
は、不純物が導入されて導電化された第２ポリシリコン
膜で構成されている。

【００２３】第２の電極１０上に、平坦化された層間絶
縁層１１が形成されている。層間絶縁層１１には、図１
（ｂ）に示すように、第２の電極１０の他端部を含む範
囲で開口するコンタクト孔１１ａが形成されている。こ
の層間絶縁層１１のコンタクト孔１１ａの内底部に位置
する前記中間絶縁膜９も部分的に除去され、これにより
中間絶縁膜９のコンタクト孔９ａが形成されている。こ
の互いに連通するコンタクト孔１１ａ，９ａ内に充填さ
れたかたちで、局部配線層１２が形成されている。局部
配線層１２を介して、第１の電極８と第２の電極１０と
が電気的に接続されている。

【００２４】このような構造の高耐圧トランジスタ１で
は、低濃度領域６ａ，６ｂが第１の電極８に対し自己整
合的に形成され、またソース領域７ａ及びドレイン領域
７ｂが第２の電極１０に対して自己整合的に形成されて
いる。これにより、ソース及びドレインの両方の側に、
低濃度領域６ａ，６ｂの前記オフセット領域が形成され
ている。一般に、このオフセット領域は、高電圧が印加
される側（この場合、ドレイン側）のみ設けられること
が多いが、ドレインとソースが入れ替わるスイッチとし
て用いるトランジスタ等においては、この実施形態のよ
うに、ソースおよびドレイン双方について、第２の電極
１０で保護されたオフセット領域を設けることが望まし
い。

【００２５】このようなオフセット構造のトランジスタ
１では、高電圧が印加されるドレイン領域７ｂ（又は、
ソース領域７ａ）について、第１の電極８および第２の
電極１０との間で電界集中が緩和され、この結果、耐圧
（ソース〜ドレイン間耐圧、ゲート〜ドレイン間耐圧）
が高めてある。この低濃度領域６ａ，６ｂの前記オフセ
ット領域が、第２の電極１０の下方に位置することか
ら、構造上、第２の電極１０の形成時にドライエッチン
グ等によってダメージが導入されることがない。また、
第１の電極８とチャネル形成領域３ａとの間にはゲート
絶縁膜５が介在するのに対し、第２の電極１０とオフセ
ット領域との間には、ゲート絶縁膜５に加えて中間絶縁
膜９が介在している。動作時に、このオフセット領域に
対しては、チャネル形成領域３ａに対するよりも弱いが
確実にゲート電極の支配能力が及ぶこととなる。このた
め、オフセット領域の表面側に電荷のトラップ準位が存
在しても、このトラップ準位によって電子がピンニング
されることがなく、ソース〜ドレイン間電流Ｉdsの低下
が防止されるといった効果もある。

【００２６】なお、この図１（ａ）では、ソース領域７
ａおよびドレイン領域７ｂは、それぞれの低濃度領域６
ａ，６ｂより浅く形成されている。これは空乏層が延び
ることを抑えた方が高耐圧化に有利なためであるが、こ
れに限らず、一般のＬＤＤ構造と同様に高濃度なソース
領域７ａおよびドレイン領域７ｂを、それぞれ低濃度領
域６ａ，６ｂより深く形成してもよい。一方、図１
（ｂ）において、局部配線層１２は、第１の電極８と第
２の電極を電気的に接続するとともに、ゲート電極の引
出し配線層としても機能させたものである。本発明で
は、第１の電極８と第２の電極１０とは、少なくとも中
間絶縁膜９に形成されたコンタクト孔９ａを介して電気
的に相互接続されていることを要件とし、この接続構造
は図１（ｂ）に限定されない。たとえば、コンタクト孔
９ａ上に第２の電極１０を延在させ、ゲート電極の引出
し配線層は別に設けるか、又は第２の電極１０自身を引
出し配線層として用いることもできる。

【００２７】つぎに、以上のように構成された高耐圧ト
ランジスタ１の製造方法について、図面を参照しながら
説明する。ここで、図２および図３は、図１に示す高耐
圧トランジスタ１の各製造過程を示す概略断面図であ
る。図２（ａ）では、まずシリコンウェーハ等の半導体
基板を用意し、その表面に例えばイオン注入法でｐ型不
純物を導入すること等によってＰウェル３を形成した
後、例えばＬＯＣＯＳ(Local Oxidation of Silicon)法
を用いてフィールド酸化膜４を選択的に形成する。フィ
ールド酸化膜４を形成するには、特に図示しないが、ま
ずパッド用酸化膜，窒化シリコン膜などの酸化阻止膜
を、この順に積層し、これらをドライエッチングにより
所定パターンに加工した後、ＬＯＣＯＳ酸化を行なう。
これにより、素子間分離が達成される。

【００２８】つぎに、必要に応じてチャネルストッパ形
成用のイオン注入を行い、そのアニール後に、上記酸化
阻止膜を除去し、この上に熱酸化法等を用いてゲート絶
縁膜５を成膜する。これにより、図２（ａ）に示すよう
に、フィールド酸化膜４によって囲まれた活性領域上
が、ゲート絶縁膜５で被膜される。

【００２９】図２（ｂ）では、例えばＣＶＤ（Chemical
Vapor Deposition)法を用いて、全面に第１ポリシリコ
ン膜８ａを堆積した後、この第１ポリシリコン膜８ａに
Ｐ（リン）等をドープして導電化する。導電化後の第１
ポリシリコン膜８ａ上に、所定形状のレジストパターン
１３を、通常のフォトリソグラフィ技術を用いて形成す
る。

【００３０】図２（ｃ）では、レジストパターン１３を
エッチングマスクとして、例えばＲＩＥ(Reactive Ion
Etching)法により第１ポリシリコン膜８ａを異方性エッ
チングし、所定形状にパターニングする。これにより、
第１の電極８が形成される。続いて、レジストパターン
１３を残したまま、イオン注入法により活性領域表面に
低濃度領域６ａ，６ｂを形成する。具体的には、例えば
Ａｓイオン等を注入した後、注入イオンを電気的に活性
化するための熱処理を行う。これにより、Ｐウェル３表
面に、チャネル形成領域３ａを挟んで相対する２つの低
濃度領域６ａと６ｂとが、第１の電極８に対して自己整
合的に形成される。

【００３１】図２（ｄ）では、レジストパターン１３を
除去後、例えばボトム酸化シリコン膜、窒化シリコン膜
およびトップ酸化シリコン膜を連続的に全面に成膜し、
中間絶縁膜９を形成する。中間絶縁膜９上の全面に、例
えばＣＶＤ法を用いて、第２ポリシリコン膜１０ａを堆
積する。

【００３２】図３（ｅ）では、導電化後の第２ポリシリ
コン膜１０ａ上に、所定形状のレジストパターン１４
を、通常のフォトリソグラフィ技術を用いて形成する。
レジストパターン１４をエッチングマスクとして、第２
ポリシリコン膜１０ａを例えばＲＩＥ法により異方性エ
ッチングし、所定形状にパターニングする。これによ
り、第２の電極１０が形成される。この異方性エッチン
グ時に、第２の電極１０下方の低濃度領域６ａ，６ｂ表
面部分（後の、オフセット領域となる部分）にダメージ
が導入されることがない。

【００３３】図３（ｆ）では、レジストパターン１４を
除去後、イオン注入法により低濃度領域６ａ，６ｂ表面
に、それぞれソース領域７ａ，ドレイン領域７ｂを形成
する。具体的には、例えばＰイオン等を注入した後、注
入イオンを電気的に活性化するための熱処理を行う。こ
れにより、低濃度領域６ａ，６ｂ表面の前記オフセッ領
域外側に、それぞれソース領域７ａ，ドレイン領域７ｂ
が、第２の電極１０に対して自己整合的に形成される。
このイオン注入時では、オフセット領域が第２の電極１
０で保護され、イオン注入時のダメージが当該オフセッ
ト領域に導入されることがない。

【００３４】図３（ｇ）では、全面に例えばＳＯＧから
なる層間絶縁層１１を成膜し、リフロー等で平坦化す
る。この工程では、層間絶縁層１１として酸化シリコン
膜等の他の絶縁膜を用いることができる。その場合、更
に絶縁膜上にレジストを成膜し、このレジストとともに
層間絶縁層１１の凸状段差をエッチバックすることによ
り平坦化する方法が採用できる。また、化学的機械研磨
によって平坦化してもよい。

【００３５】図３（ｈ）では、層間絶縁層１１及び下層
側の中間絶縁膜９に対し、コンタクト孔１１ａ，９ａを
同時形成する。具体的には、まず。図示せぬ所定形状の
レジストパターンを、前記フィールド酸化膜４上方に延
在する前記第２の電極の他端部上で開口するように形成
する。このレジストパターンをエッチングマスクとし、
少なくとも第２の電極１０と選択比がある程度とれる条
件で例えばＲＩＥ等の異方性エッチングを施す。これに
より、図３（ｈ）に示すように、第２の電極１０の他方
端部と第１の電極８の上面の一部が表面に露出する。

【００３６】続いて、図１に示す局部配線層１２となる
導電膜を全面に成膜し、第１の電極８と第２の電極１０
とを電気的に接続させた後、通常のフォトレジスト技術
とエッチング加工技術とを用いて、この導電膜を加工し
てする局部配線層１２を形成する。その後は、特に図示
しないが、他の層間絶縁層成膜，コンタクト孔形成，他
の金属配線層形成，オーバーコート膜成膜，パッド窓開
け等を経て、当該半導体装置を完成させる。

【００３７】以上説明してきたように、本発明の半導体
装置は、低濃度領域領域６ａ，６ｂのオフセット領域上
が、その形成後直ぐに、中間絶縁膜９及び第２の電極１
０となる第２ポリシリコン膜１０ａで被膜され、この状
態が当該半導体装置の製造過程を通じて最後まで維持さ
れる。このため、第２の電極１０の加工時、ソース領域
７ａ及びドレイン領域７ｂのイオン注入時に、オフセッ
ト領域が第２ポリシリコン膜１０ａで保護され、イオン
化粒子や不純物イオン等でたたかれることはない。した
がって、従来から問題であったオフセット領域の表面が
削れて高抵抗化し、ソース〜ドレイン間電流Ids がとれ
なくなるといった事態を構造上回避できる。電荷のトラ
ップ準位の導入も極力防止され、従来から問題であった
トランジスタ動作を繰り返すうちに、このトラップ準位
に電子が捕獲されて駆動能力が低下してしまうという問
題も、構造上回避できる。

【００３８】第２実施形態 本実施形態は、片側オフセット構造についてのものであ
る。図４は、この第２実施形態に係わる高耐圧トランジ
スタを示す概略断面図である。なお、図４に示す本実施
形態の高耐圧トランジスタ１は、基本的な構成要素は、
前記した図１の第１実施形態の場合と同様で、各構成要
素は同一符号を付し、その説明を省略する。

【００３９】本実施形態では、前記第１実施形態と異な
り、前記第１の電極８に対し、前記第２の電極１０を高
電圧印加側（このＮチャネルの場合、ドレイン側）のみ
オーバーラップさせている。また、第１の電極８に対し
自己整合的に形成される低濃度領域６ａ，６ｂと、第２
の電極に対し自己整合的に形成されるソース領域７ａ，
ドレイン領域７ｂとが、非対称に形成されている。この
ため、ドレイン側にのみオフセット領域が形成されてい
る。なお、第１の電極８と第２の電極との接続構造は、
第１実施形態の場合と同様である。

【００４０】この片側オフセット構造の電極形成は、図
５（第１実施形態の図３（ｅ）に対応）に示すように、
第１の電極８上からドレイン側にかけてレジストパター
ン１４を形成し、このレジストパターン１４をエッチン
グマスクとした異方性エッチングすることによって容易
に達成される。

【００４１】本実施形態の高耐圧トランジスタ１も、第
１実施形態と同様な効果を奏し、ソース〜ドレイン間電
流Ｉdsの初期値低下、動作中の駆動能力低下を効果的に
防止することができる。

【００４２】第３実施形態 本実施形態は、第１実施形態の高耐圧トランジスタにサ
リサイド技術を適用して低抵抗化した場合である。本発
明では、第２実施形態の片側オフセット構造の高耐圧ト
ランジスタについてサリサイドを形成することもできる
が、繰り返しを避けるため、ここでは第１実施形態の高
耐圧トランジスタの場合について説明する。図６は、こ
の第３実施形態に係わる高耐圧トランジスタを示す概略
断面図である。なお、図６に示す本実施形態の高耐圧ト
ランジスタも、ゲート電極のオーバーラップ及び不純物
領域のオフセット構造そのものは第１実施形態と同様で
あり、重複する各構成要素は同一符号を付し、その説明
を省略する。

【００４３】本実施形態の高耐圧トランジスタ１では、
第２の電極１０の両側壁にサイドウォール１５がそれぞ
れ形成され、このサイドウォール１５に対し、ソース領
域７ａ及びドレイン領域７ｂが自己整合的に形成されて
いる。したがって、第１実施形態の場合（図１）と比較
すると、このサイドウォール１５の幅だけ第２の電極１
０とソース領域７ａ又はドレイン領域７ｂとのチャネル
長方向の距離が離れている。サイドウォール１５を挟ん
だ第２の電極１０の上面とソース領域７ａ及びドレイン
領域７ｂ上には、それぞれ高融点金属シリサイド等から
なる導電層１６が形成されている。

【００４４】サイドウォール１５の形成は、先の第１実
施形態を示す図３の場合でいうと、図３（ｆ）の第２の
電極１０加工後に、所定のサイドウォール膜材を全面に
成膜し、これをＲＩＥ等の異方性エッチングでエッチバ
ックすることにより達成される。その後、第１実施形態
と同様に、ゲート絶縁膜５と中間絶縁膜９をエッチング
し、ソース領域７ａ及びドレイン領域７ｂをイオン注入
法により形成する。そして、表面に露出した第２の電極
１０および不純物領域７ａ，７ｂ上に、高融点金属シリ
サイド等からなる導電層１６を自己整合的に形成する。
具体的には、特に図示しないが、所定の高融点金属から
なる金属層を例えばスパッタ法等によって全面に皮膜
し、熱処理により露出表面部分のみシリサイド化した
後、絶縁膜上にあってシリサイド化していない金属層を
酸で除去する方法、あるいは、ＣＶＤ法で露出表面部分
のみに金属層を選択的に形成し熱処理でシリサイド化す
る方法などにより、この導電層１６が形成される。

【００４５】なお、図６の高耐圧トランジスタ１におけ
るサイドウォール１５は、導電層１６形成時の這い上が
りによっる電極間ショートを防止することを目的とす
る。したがって、導電層１６の這い上がりが殆どない場
合、あるいはゲート絶縁膜５と中間絶縁膜９が十分に厚
く分離層として機能する場合にあっては、サイドウォー
ル１５を省略してもよい。また、先の第１実施形態の説
明では、第２の電極１０をポリシリコン膜から構成させ
るとしたが、第２の電極１０が他の材料、例えばアルミ
ニュウム（Ａｌ）等の場合では、この第２の電極１０上
には抵抗抗化のための導電層１６は形成されず、単に不
純物領域７ａ，７ｂがシリサイド化されるのみとなる。

【００４６】本実施形態では、不純物領域７ａ，７ｂの
シリサイド、またはサリサイド技術をそのまま導入した
場合でも、低濃度領域６ａ，６ｂのオフセット領域には
シリサイド等の導電層１６が形成されない。このため、
従来懸念されていたような、オフセット領域で電界緩和
を行うことが出来ずに耐圧が低下してしまうとことは起
こらない。

【００４７】第４実施形態 本実施形態は、上記した高耐圧トランジスタを不揮発性
メモリの周辺回路に用いた場合である。なお、第１実施
形態の高耐圧トランジスタの場合も同様であることか
ら、繰り返しを避けるため、ここでは第２実施形態の高
耐圧トランジスタの場合について説明する。図７には、
この不揮発性メモリの要部を示す概略断面図である。な
お、この図では、簡略化のため、サイドウォール及び電
極配線等は省略してある。この不揮発性メモリは、メモ
リトランジスタを行列状に多数配列させたメモリアレイ
と、周辺回路とから構成されている。周辺回路は、第２
実施形態で説明した高耐圧トランジスタ１を備えてい
る。

【００４８】本実施形態では、メモリアレイを構成する
メモリトランジスタ１７について、そのゲート絶縁膜５
上の積層ゲート電極構造が、下層側からフローティング
ゲート１８と、中間絶縁膜１９と、コントロールゲート
２０とから構成されている。このフローティングゲート
１８は、周辺回路の高耐圧トランジスタ１における第１
の電極８と同じ階層の膜である前記第１ポリシリコン膜
８ａで構成されている。同様に、コントロールゲート２
０は第２の電極１０と同じ階層の膜である前記第２ポリ
シリコン膜１０ａで構成され、また中間絶縁膜１９も周
辺回路側の中間絶縁膜９と同じ階層の膜で構成されてい
る。

【００４９】本実施形態の半導体装置によれば、周辺回
路側とメモリアレイ側とが共に２層電極構造を有し、し
かも各層が同じ階層の膜から構成されていることから、
周辺回路の高耐圧トランジスタ１とメモリトランジスタ
１７とを一括形成でき、ウェーハプロセスの整合性が極
めて高い。この結果、当該不揮発性メモリは、製造が容
易で、高耐圧トランジスタ１を有することによるフォト
マスク数の増加もなく、コストパフォーマンスが高いと
いった利点を有する。

【００５０】

【発明の効果】以上説明してきたように、本発明に係わ
る半導体装置によれば、高耐圧トランジスタのオフセッ
ト不純物領域の表面削れによるソース〜ドレイン間電流
の初期値低下、及び当該領域表面の電荷トラップによる
ソース〜ドレイン間電流のトランジスタ動作中の劣化を
有効に防止することができる。また、シリサイド等の導
電層を、耐圧を低下させることなく不純物領域上に形成
することができる。すなわち、シリサイド又はサリサイ
ドプロセスとの適合性が高い高耐圧トランジスタを実現
できる。さらに、高耐圧トランジスタ以外に、フローテ
ィングゲートを有する積層電極構造のトランジスタ等と
のウェーハプロセスの整合性が高い。

【００５１】以上より、本発明によって、高耐圧トラン
ジスタの駆動能力低下を防止し、高速化のため不純物領
域の低抵抗化が図り易く、加えて積層電極構造のトラン
ジスタと高耐圧トランジスタとを一括形成することによ
って製造が容易化され低コストな半導体装置を提供する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わる半導体装置の要
部（高耐圧トランジスタ部分）を示す概略断面図であ
る。

【図２】図１の高耐圧トランジスタの製造過程におい
て、第２の電極の成膜までを示す概略断面図である。

【図３】図２に続き、層間絶縁層のコンタクト孔形成ま
で示す概略断面図である。

【図４】本発明の第２実施形態に係わる片側オフセット
構造の高耐圧トランジスタを示す概略断面図である。

【図５】図４の高耐圧トランジスタの製造過程のうち、
図３（ｅ）に対応する過程を示す概略断面図である。

【図６】本発明の第３実施形態に係わりサリサイド化さ
れた高耐圧トランジスタを示す概略断面図である。

【図７】本発明の第４実施形態に係わる半導体装置（不
揮発性メモリ）の要部を示す概略断面図である。

【図８】従来の半導体装置について、高耐圧トランジス
タ（図８（ｂ））の一例を、通常のトランジスタ（図８
（ａ））と比較して示す概略断面図である。

【図９】図９（ａ）〜（ｄ）は、図８（ｂ）の高耐圧ト
ランジスタの製造過程の一部を抜き出して示す概略断面
図である。

【図１０】図８（ｂ）の高耐圧トランジスタの動作中に
おけるソース〜ドレイン間電流の劣化を示すグラフであ
る。

【図１１】図８（ｂ）の高耐圧トランジスタをサリサイ
ド化した場合の概略断面図である。

【図１２】従来のＧＯＬＤ構造を有する半導体装置の概
略断面図である。

【符号の説明】

１…高耐圧トランジスタ、２…半導体基板、３…Ｐウェ
ル、３ａ…チャネル形成領域、４…フィールド酸化膜、
５…ゲート絶縁膜、６ａ，６ｂ…低濃度領域（低濃度な
オフセット不純物領域）、７ａ…ソース領域（高濃度な
不純物領域）、７ｂ…ドレイン領域（高濃度な不純物領
域）、８…第１の電極、８ａ…第１ポリシリコン膜（第
１の電極と同じ階層の導電膜）、９…中間絶縁膜、９ａ
…コンタクト孔（接続孔）、１０…第２の電極、１０ａ
…第２ポリシリコン膜（第２の電極と同じ階層の導電
膜）、１１…層間絶縁層、１１ａ…コンタクト孔、１２
…局部配線層、１３，１４…レジストパターン、１５…
サイドウォール、１６…シリサイド等の導電層、１７…
メモリトランジスタ、１８…フローティングゲート、１
９…中間絶縁膜、２０…コントロールゲート。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板内の表面側でチャネル形成領
   域を挟んで互いに離間する２つの不純物領域を有し、 少なくとも一方の前記不純物領域が、前記チャネル形成
   領域側から順に、低濃度なオフセット不純物領域と高濃
   度な不純物領域とを隣接させて構成されている高耐圧ト
   ランジスタを有する半導体装置であって、 前記チャネル形成領域上にゲート絶縁膜を介して積層さ
   れた第１の電極と、 前記第１の電極および前記オフセット不純物領域上に中
   間絶縁膜を介して積層され、第１の電極上に開口する前
   記中間絶縁膜の接続孔を介して当該第１の電極と電気的
   に接続されている第２の電極と、を有する半導体装置。
2. 【請求項２】 前記第２の電極に対し、少なくとも前記
   オフセット不純物領域側の側壁に側壁スペーサが設けら
   れ、 当該側壁スペーサを挟んだ第２電極の上面と前記高濃度
   な不純物領域上に、それぞれ導電層が形成されている請
   求項１に記載の半導体装置。
3. 【請求項３】 前記２つの不純物領域のうち他方の不純
   物領域も、前記チャネル形成領域側から順に、低濃度な
   オフセット不純物領域と高濃度な不純物領域とを隣接さ
   せて構成され、 前記第２の電極が、前記中間絶縁膜を介して前記第１の
   電極上から当該他方の不純物領域のオフセット領域上に
   延在されている請求項１に記載の半導体装置。
4. 【請求項４】 前記第２の電極に対し、前記他方の不純
   物領域を構成するオフセット不純物領域側の側壁にも側
   壁スペーサが設けられ、 当該側壁スペーサに隣接し前記他方の不純物領域を構成
   する高濃度な不純物領域上にも導電層が形成されている
   請求項３に記載の半導体装置。
5. 【請求項５】 前記高耐圧トランジスタのほかに、積層
   電極構造のメモリトランジスタを多数有し、 前記第１の電極が、前記メモリトランジスタのフローテ
   ィングゲート電極と同じ階層の導電膜で構成され、 前記第２の電極が、前記メモリトランジスタのコントロ
   ールゲート電極と同じ階層の導電膜で構成されている請
   求項１に記載の半導体装置。