JP2003017502A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、オフ電流値が低く、信頼性の高い
ＴＦＴおよび該ＴＦＴを備えた電子機器を得ることを課
題とする。 【解決手段】 層間絶縁膜１４を間に挟んでゲート電極
１３の上方に該ゲート電極と電気的に接続された電極１
７を設け、ソース領域１１ｃまたはドレイン領域１１ｂ
の一部、或いはＬＤＤ領域１１ｄ、１１ｅと重なるよう
に配置させることでオフ電流値の低減、信頼性の向上を
図り、また、ゲート電極１３と電極１７とのコンタクト
を半導体層１１と間隔を空けて配置することで微細化を
図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成し、このＴＦＴで形成し
た大面積集積回路を有する半導体装置の開発が進んでい
る。アクティブマトリクス型液晶表示装置、ＥＬ表示装
置、および密着型イメージセンサはその代表例として知
られている。特に、結晶質シリコン膜（典型的にはポリ
シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコ
ンＴＦＴと記す）は電界効果移動度が高いことから、い
ろいろな機能を備えた回路を形成することも可能であ
る。

【０００４】例えば、液晶表示装置に搭載される液晶モ
ジュールには、機能ブロックごとに画像表示を行う画素
回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回
路、レベルシフタ回路、バッファ回路、サンプリング回
路などの画素回路を制御するための駆動回路が一枚の基
板上に形成される。

【０００５】また、アクティブマトリクス型の液晶モジ
ュールの画素回路には、数十から数百万個の各画素にＴ
ＦＴ（画素ＴＦＴ）が配置され、その画素ＴＦＴのそれ
ぞれには画素電極が設けられている。液晶を挟んだ対向
基板側には対向電極が設けられており、液晶を誘電体と
した一種のコンデンサを形成している。そして、各画素
に印加する電圧をＴＦＴのスイッチング機能により制御
して、このコンデンサへの電荷を制御することで液晶を
駆動し、透過光量を制御して画像を表示する仕組みにな
っている。

【０００６】画素ＴＦＴはｎチャネル型ＴＦＴから成
り、スイッチング素子として液晶に電圧を印加して駆動
させるものである。液晶は交流で駆動させるので、フレ
ーム反転駆動と呼ばれる方式が多く採用されている。こ
の方式では消費電力を低く抑えるために、画素ＴＦＴに
要求される特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流）を十分低くすることが重要である。

【０００７】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drai
n）構造が知られている。この構造はチャネル形成領域
と、高濃度に不純物元素を添加して形成するソース領域
またはドレイン領域との間に低濃度に不純物元素を添加
した領域を設けたものであり、この領域をＬＤＤ領域と
呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和し
てホットキャリア注入による劣化を防ぐ効果がある。

【０００８】しかし、従来のＴＦＴにおいて、ＬＤＤ領
域を形成した場合、オフ電流値を低減することはできた
が、同時にオン電流値も低下していた。

【０００９】また、ホットキャリアによるオン電流値の
劣化を防ぐための手段として、ゲート絶縁膜を介してＬ
ＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧ
ＯＬＤ（Gate-drain Overlapped LDD）構造が知られて
いる。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン
近傍の電界を緩和してホットキャリア注入による劣化を
防ぐ効果がある。このようなＧＯＬＤ構造とすること
で、ドレイン近傍の電界強度が緩和されてホットキャリ
ア注入を防ぎ、劣化現象の防止に有効であることが知ら
れている。なお、本明細書では、ＬＤＤ領域がゲート絶
縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ
構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート
電極と重ならないＴＦＴ構造をＬＤＤ構造と呼ぶ。

【００１０】また、ＧＯＬＤ構造はＬＤＤ構造と比べて
オン電流値の劣化を防ぐ効果は高いが、その反面、ＬＤ
Ｄ構造と比べてオフ電流値が大きくなってしまう問題が
あった。

【００１１】また、ＧＯＬＤ構造は、ゲート絶縁膜を介
してＬＤＤ領域とゲート電極とが重ねて配置されている
ため、寄生容量が発生して周波数特性（ｆ特性と呼ばれ
る）が低くなり、高速動作を妨げていた。

【００１２】

【発明が解決しようとする課題】従来では、ＬＤＤ構造
を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成し
ようとすると、その製造工程が複雑なものとなり工程数
が増加してしまう問題があった。工程数の増加は製造コ
ストの増加要因になるばかりか、製造歩留まりを低下さ
せる原因となることは明らかである。

【００１３】本発明はこのような問題点を解決するため
の技術であり、ＴＦＴを用いて作製するアクティブマト
リクス型の液晶表示装置に代表される電気光学装置なら
びに半導体装置において、半導体装置の動作特性および
信頼性を向上させ、かつ、低消費電力化を図ると共に、
工程数を増加させることなく、製造コストの低減および
歩留まりの向上を実現するＴＦＴ構造を提供することを
目的としている。

【００１４】また、本発明は、液晶表示装置に代表され
る電気光学装置ならびに半導体装置において、今後のさ
らなる高精細化(画素数の増大)及び小型化に伴う各表示
画素ピッチの微細化を進められるように、ＴＦＴが占め
る面積を縮小したＴＦＴ構造を提供する。

【００１５】

【課題を解決するための手段】本発明は、ゲート電極と
電気的に接続する電極を層間絶縁膜上に設け、該電極が
下方に位置する半導体層と一部重なるように配置するこ
とでＴＦＴの動作特性および信頼性を向上させる。ま
た、本発明において、層間絶縁膜上に設ける電極は、ソ
ース電極やドレイン電極と同時に形成することができる
ので工程数を増加させることなく、製造コストの低減お
よび歩留まりの向上を実現することができる。

【００１６】本発明において、層間絶縁膜上に設ける電
極は、下方に位置する半導体層のうち、ソース領域の一
部または前記ドレイン領域の一部と重なるように配置し
てもよい。

【００１７】本明細書で開示する発明の構成１は、ゲー
ト電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟ん
で前記ゲート電極と重なるチャネル形成領域と、該チャ
ネル形成領域とドレイン領域またはソース領域との間に
ＬＤＤ領域とを備えたＴＦＴを具備した半導体装置にお
いて、前記ゲート電極を覆う層間絶縁膜上に前記ゲート
電極と電気的に接続された電極を有しており、該電極
は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と重な
ることを特徴とする半導体装置である。

【００１８】また、本発明において層間絶縁膜上に設け
る電極は、下方に位置する半導体層のうち、ＬＤＤ領域
の一部と重なるように配置してもよい。

【００１９】本明細書で開示する発明の構成２は、ゲー
ト電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟ん
で前記ゲート電極と重なるチャネル形成領域と、ドレイ
ン領域またはソース領域とを少なくとも備えたＴＦＴを
具備した半導体装置において、前記ゲート電極を覆う層
間絶縁膜上に前記ゲート電極と電気的に接続された電極
を有しており、該電極は、前記層間絶縁膜を間に挟んで
前記チャネル形成領域と前記ドレイン領域との境界また
は前記チャネル形成領域とソース領域との境界を少なく
とも覆うことを特徴とする半導体装置である。

【００２０】本明細書で開示する発明の構成３は、ゲー
ト電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟ん
で前記ゲート電極と重なるチャネル形成領域と、該チャ
ネル形成領域とドレイン領域またはソース領域との間に
ＬＤＤ領域とを備えたＴＦＴを具備した半導体装置にお
いて、前記ゲート電極を覆う層間絶縁膜上に前記ゲート
電極と電気的に接続された電極を有しており、該電極
は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域の一部
と重なることを特徴とする半導体装置である。

【００２１】また、本発明において層間絶縁膜上に設け
る電極は、下方に位置する半導体層のうち、ゲート電極
と重なるＬＤＤ領域と重なるように配置してもよい。

【００２２】本明細書で開示する発明の構成４は、ゲー
ト電極と、ゲート絶縁膜と、該ゲート絶縁膜を間に挟ん
で前記ゲート電極と重なるチャネル形成領域と、該チャ
ネル形成領域とドレイン領域またはソース領域との間に
ＬＤＤ領域とを備えたＴＦＴを具備した半導体装置にお
いて、前記ゲート電極は、第１の導電層と、前記第１の
導電層よりも幅の小さい第２の導電層との積層からな
り、前記チャネル形成領域は、前記第２の導電層と前記
第１の導電層および前記ゲート絶縁膜を間に挟んで重な
っており、前記ＬＤＤ領域は、前記第１の導電層の一部
とゲート絶縁膜を間に挟んで重なっており、前記ゲート
電極を覆う層間絶縁膜上に前記ゲート電極と電気的に接
続された電極を有しており、該電極は、前記層間絶縁膜
を間に挟んで前記ＬＤＤ領域と重なることを特徴とする
半導体装置である。

【００２３】また、上記構成１乃至４のいずれか一にお
いて、前記電極は、前記層間絶縁膜を間に挟んで前記ゲ
ート電極の端部と重なってもよい。また、前記電極の端
部とゲート電極の端部が一致してもよい。

【００２４】また、上記構成１乃至４のいずれか一にお
いて、前記層間絶縁膜上には、前記ソース領域に達する
ソース電極と、前記ドレイン領域に達するドレイン電極
が設けられ、前記電極と同一層上に形成されている。

【００２５】また、上記構成１乃至４のいずれか一にお
いて、前記電極は、２つに分岐しており、半導体層上で
並置されているＴＦＴ構成であってもよい。この場合、
層間絶縁膜を誘電体として前記電極とゲート電極とで形
成される寄生容量が低減できる。

【００２６】或いは、上記構成１乃至４のいずれか一に
おいて、前記電極は、層間絶縁膜、ゲート電極、及びゲ
ート絶縁膜を間に挟んで前記チャネル形成領域の全部と
重なるＴＦＴ構成であってもよい。

【００２７】或いは、上記構成１乃至４のいずれか一に
おいて、前記電極は、層間絶縁膜を間に挟んで前記チャ
ネル形成領域とドレイン領域との間、或いは前記チャネ
ル形成領域とソース領域との間のいずれか一方と重なる
ＴＦＴ構成であってもよい。

【００２８】また、本発明においてＴＦＴは、シングル
ゲート構造であってもよいし、ダブルゲート構造であっ
てもよいし、それ以上のマルチゲート構造であってもよ
い。

【００２９】本明細書で開示する発明の構成５は、複数
のゲート電極と、ゲート絶縁膜と、該ゲート絶縁膜を間
に挟んで前記複数のゲート電極とそれぞれ重なる複数の
チャネル形成領域と、該チャネル形成領域とドレイン領
域またはソース領域との間にＬＤＤ領域とを備えたマル
チゲート構造のＴＦＴを具備した半導体装置において、
前記複数のゲート電極を覆う層間絶縁膜上に前記複数の
ゲート電極と電気的に接続された電極を有しており、該
電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ領域と
重なることを特徴とする半導体装置である。

【００３０】また、上記構成５において、前記電極は、
前記層間絶縁膜を間に挟んで前記複数のチャネル形成領
域間の領域とも重なるように配置してもよい。

【００３１】また、本発明においてＴＦＴは、半導体層
の下方にも電極を備えたデュアルゲート構造であっても
よい。

【００３２】本明細書で開示する発明の構成６は、絶縁
表面上に第１の電極と、前記第１の電極を覆う絶縁膜
と、前記絶縁膜上に前記絶縁膜を間に挟んで前記第１の
電極の一部と重なる半導体層と、前記半導体層を覆うゲ
ート絶縁膜と、前記ゲート絶縁膜上に前記第１の電極と
電気的に接続するゲート電極と、前記ゲート電極を覆う
層間絶縁膜と、前記層間絶縁膜上に前記ゲート電極と電
気的に接続する第２の電極と、を有し、前記第２の電極
は、前記層間絶縁膜を間に挟んで前記半導体層の一部と
重なることを特徴とする半導体装置である。

【００３３】また、上記構成６において、前記半導体層
は、少なくともチャネル形成領域と、ソース領域と、ド
レイン領域とを有し、前記第２の電極は、前記層間絶縁
膜を間に挟んで前記チャネル形成領域と前記ドレイン領
域との境界または前記チャネル形成領域とソース領域と
の境界を少なくとも覆うことを特徴としている。

【００３４】或いは、上記構成６において、前記半導体
層は、少なくともチャネル形成領域と、ソース領域と、
ドレイン領域と、前記チャネル形成領域と前記ドレイン
領域または前記ソース領域との間にＬＤＤ領域とを有
し、前記第２の電極は、前記層間絶縁膜を間に挟んで前
記ＬＤＤ領域と重なることを特徴としている。

【００３５】また、本発明は、半導体基板を用い、ＬＯ
ＣＯＳ（Local Oxidation of Silicon）技術により得ら
れる半導体素子においても適用可能である。

【００３６】

【発明の実施の形態】本発明の実施形態について、以下
に説明する。

【００３７】（実施の形態１）本発明の一例を図１に示
す。図１（Ａ）は上面図であり、鎖線Ａ−Ａ’で切断し
た場合の断面図が図１（Ｂ）である。

【００３８】本発明は、図１に示すようにゲート電極１
３と電気的に接続する電極１７を層間絶縁膜１４上に設
け、該電極１７の下方に位置する半導体層１１において
発生するチャネル形成領域１１ａとＬＤＤ領域１１ｄと
の境界付近またはチャネル形成領域１１ａとＬＤＤ領域
１１ｅとの境界付近で生じる電界を緩和してホットキャ
リア注入による劣化を防ぐ。

【００３９】また、電極１７は、層間絶縁膜１４を間に
挟んでＬＤＤ領域１１ｄ、１１ｅと重なっており、ゲー
ト絶縁膜１２を介してゲート電極１３が半導体層１１に
与える電界よりも弱いが、ＬＤＤ領域１１ｄ、１１ｅに
電界を与える。即ち、本発明は、ＧＯＬＤ構造のＴＦＴ
と同等の特性を有するＴＦＴを得ることができる。

【００４０】ただし、本発明において、層間絶縁膜１４
の厚さ及び誘電率によって電極１７が半導体層１１に与
える電界を考慮して実施者が適宜調節する必要がある。
なお、ここでは、ゲート電極１３と重なる箇所のみにゲ
ート絶縁膜１２を設けた構成としたが、半導体層１１を
覆うゲート絶縁膜を形成してもよい。この場合、電極１
７は、ゲート絶縁膜１２と層間絶縁膜１４とを間に挟ん
で半導体層の上方に位置しているため、ゲート絶縁膜１
２及び層間絶縁膜１４の厚さ及び誘電率によって電極１
７が半導体層１１に与える電界を考慮して実施者が適宜
調節する必要がある。

【００４１】なお、ゲート電極１３と電極１７とのコン
タクトは、半導体層１１と離れた位置で形成することで
ＴＦＴが占める面積の増大を抑えることができる。従来
のＧＯＬＤ構造では、ゲート電極幅が増加することによ
ってＴＦＴが占める面積が増大していた。

【００４２】また、電極１７はソース電極１５またはド
レイン電極１６と同一の層上に同時に形成することがで
きるため、工程数を増やすことなく図１に示すＴＦＴ構
造を得ることができる。

【００４３】また、図１では、ＬＤＤ領域とソース領域
の境界と、電極の端部とがほぼ一致している例を示した
が、一致していない他の例を図２に示す。また、図２
中、２０は基板、２１ａはチャネル形成領域、２２はゲ
ート絶縁膜、２５はソース領域２１ｃと電気的に接続す
るソース電極、２６はドレイン領域２１ｂと電気的に接
続するドレイン電極である。

【００４４】図２（Ａ）は上面図であり、図２（Ｂ１）
が断面図の一例であり、図２（Ｂ２）も断面図の一例で
ある。また、図２（Ａ）において、上面における電極形
状も図１と異なっており、電極２７はコの字の形状とし
ている。なお、この電極２７の形状は、特に限定され
ず、図１に示した形状としてもよい。

【００４５】図２（Ｂ１）に示した構造は、ゲート電極
２３と電気的に接続する電極２７を層間絶縁膜２４上に
設け、層間絶縁膜２４を間に挟んで電極２７がＬＤＤ領
域の一部２１ｅ、２１ｇと重なるように配置した例であ
る。なお、ＬＤＤ領域の一部２１ｄ、２１ｆは、層間絶
縁膜２４を間に挟んで電極２７と重ならない。

【００４６】また、電極２７は、層間絶縁膜２４を間に
挟んでＬＤＤ領域の一部２１ｅ、２１ｇと重なってお
り、ゲート絶縁膜２２を介してゲート電極２３が半導体
層２１に与える電界よりも弱いが、ＬＤＤ領域の一部２
１ｅ、２１ｇに電界を与える。

【００４７】図２（Ｂ１）に示した構造においても半導
体層２１において発生する電界を緩和してホットキャリ
ア注入による劣化を防ぐ。

【００４８】一方、図２（Ｂ２）に示した構造は、図２
（Ｂ１）と半導体層２１の各領域の配置が異なっている
のみであるため、他の部分の説明は図２（Ｂ１）を参照
すればよい。図２（Ｂ２）中、２１ｈはチャネル形成領
域である。

【００４９】図２（Ｂ２）に示した構造は、電極２７が
層間絶縁膜２４を間に挟んで重なるＬＤＤ領域２１ｋ、
２１ｍおよびソース領域２１ｊまたはドレイン領域２１
ｉの一部と重なる例である。なお、本明細書中、ソース
領域２１ｊまたはドレイン領域２１ｉは、１×１０²⁰〜
１×１０²¹/cm³の濃度範囲でｎ型またはｐ型を付与する
不純物元素が添加された領域を指しており、ＬＤＤ領域
２１ｋ、２１ｍは、１×１０¹⁶〜１×１０²⁰/cm³未満の
濃度範囲、好ましくは１×１０¹⁸〜１×１０¹⁹/cm³の濃
度範囲でｎ型またはｐ型を付与する不純物元素が添加さ
れた領域を指している。

【００５０】また、図２（Ｂ２）に示した構造におい
て、電極２７は、層間絶縁膜２４を間に挟んでＬＤＤ領
域２１ｋ、２１ｍおよびソース領域２１ｊまたはドレイ
ン領域２１ｉの一部と重なっており、ゲート絶縁膜２２
を介してゲート電極２３が半導体層２１に与える電界よ
りも弱いが、２１ｋ、２１ｍおよびソース領域２１ｊま
たはドレイン領域２１ｉの一部に電界を与える。

【００５１】図２（Ｂ２）に示した構造においても半導
体層２１において発生する電界を緩和してホットキャリ
ア注入による劣化を防ぐ。

【００５２】また、図１及び図２では、チャネル形成領
域の両側にＬＤＤ領域を設けた例を示したが、チャネル
形成領域の片側のみに設ける他の例を図３に示す。ま
た、図３において、上面における電極形状も図１と異な
っており、電極３７はＬの字の形状としている。

【００５３】図３（Ａ）は上面図であり、図３（Ｂ）が
断面図である。また、図３中、３０は基板、３１ａはチ
ャネル形成領域、３２はゲート絶縁膜、３５はソース領
域３１ｃと電気的に接続するソース電極、３６はドレイ
ン領域３１ｂと電気的に接続するドレイン電極である。

【００５４】図３に示した構造は、ゲート電極３３と電
気的に接続する電極３７を層間絶縁膜３４上に設け、層
間絶縁膜３４を間に挟んで電極３７がＬＤＤ領域３１ｄ
の一部と重なるように配置した例である。なお、ＬＤＤ
領域の一部は、層間絶縁膜３４を間に挟んで電極３７と
重ならない。

【００５５】また、電極３７は、層間絶縁膜３４を間に
挟んでＬＤＤ領域３１ｄの一部と重なっており、ゲート
絶縁膜３２を介してゲート電極３３が半導体層３１に与
える電界よりも弱いが、ＬＤＤ領域３１ｄの一部に電界
を与える。

【００５６】図３に示した構造においても半導体層３１
において発生する電界を緩和してホットキャリア注入に
よる劣化を防ぐ。

【００５７】また、図４（Ａ）に示した本発明のＴＦＴ
モデルと、図４（Ｂ）に示したＬＤＤ構造のＴＦＴとで
活性層表面から５ｎｍ付近での電子温度分布のシミュレ
ーションを行い、比較を行った。

【００５８】図４（Ａ）及び図４（Ｂ）に示した両方の
ＴＦＴモデルは、半導体層の膜厚５０ｎｍ、ゲート絶縁
膜の膜厚１１０ｎｍであり、ゲート電極（チャネル長方
向の長さ６μｍ）とゲート絶縁膜とが重なるチャネル形
成領域のサイズは、Ｌ／Ｗ＝６μｍ／１μｍとし、ボロ
ン（Ｂ）が２×１０¹⁶／ｃｍ³の濃度で添加されている
ポリシリコン膜を想定している。また、チャネル形成領
域の両側にはリン（Ｐ）が４×１０¹⁷／ｃｍ³の濃度で
添加されているＬＤＤ領域（チャネル長方向の長さ１．
５μｍ）が設けられ、さらに隣接してリン（Ｐ）が５×
１０¹⁹／ｃｍ³の濃度で添加されているソース領域また
はドレイン領域が設けられている。なお、キャリア密度
は、上記値がピーク値で、深さ方向に密度が減少してい
るとする。

【００５９】図４（Ａ）においては、ゲート電極と同電
位の電極を２００ｎｍの膜厚の絶縁物を間に挟んでドレ
イン領域側のＬＤＤ領域と重なるように設けたモデルで
ある。

【００６０】図４（Ｃ）は、シミュレーションの結果で
ある。縦軸は、活性層表面から５ｎｍ付近での電子温度
を指しており、横軸は、距離Ｘμｍを示している。な
お、Ｘ＝１μｍの位置が、チャネル形成領域とＬＤＤ領
域の境界であり、Ｘ＝２．５μｍの位置がＬＤＤ領域と
ドレイン領域の境界である。

【００６１】図４（Ｃ）中、▲印が図４（Ａ）の構造の
シミュレーションでの値であり、■印が図４（Ｂ）のＬ
ＤＤ構造のシミュレーションでの値である。図４（Ａ）
に示す本発明の構造のほうが、図４（Ｂ）のＬＤＤ構造
よりも電子温度が低く、チャネル形成領域とＬＤＤ領域
との境界で発生する電界が緩和されている。このシミュ
レーション結果からも、本発明の構成は、非常に有用で
あることが読み取れる。

【００６２】（実施の形態２）本発明の一例を図５に示
す。図５（Ａ）は上面図であり、図５（Ｂ）が断面図で
ある。

【００６３】本発明は、図５に示すようにゲート電極５
３と電気的に接続する電極５７を層間絶縁膜５４上に設
け、該電極５７の下方に位置する半導体層５１において
発生するチャネル形成領域５１ａとドレイン領域５１ｂ
との境界付近またはチャネル形成領域５１ａとソース領
域５１ｂとの境界付近で生じる電界を緩和してホットキ
ャリア注入による劣化を防ぐ。

【００６４】また、電極５７が半導体層５１に与える電
界は、層間絶縁膜５４を間に挟んでいるため、ゲート電
極５３が半導体層５１に与える電界よりも弱くなり、ド
レイン領域５１ｂと同じ不純物濃度であるものの、層間
絶縁膜５４を間に挟んで電極５７と重なるドレイン領域
の一部５１αがＬＤＤ領域として機能する。同様に層間
絶縁膜５４を間に挟んで電極５７と重なるソース領域の
一部５１βもＬＤＤ領域として機能する。即ち、本発明
は、ＬＤＤ領域を設けなくともＧＯＬＤ構造のＴＦＴと
同等またはそれ以上の特性を有するＴＦＴを得ることが
できる。従って、従来では複数回のドーピングを行い、
マスクを用いてＬＤＤ領域と、ソース領域及びドレイン
領域とを選択的に形成していたが、本発明はその工程を
行う必要はなく、１回のドーピングでよい。

【００６５】ただし、本発明において、層間絶縁膜５４
の厚さ及び誘電率によって電極５７が半導体層５１に与
える電界を考慮して実施者が適宜調節する必要がある。
なお、ここでは、ゲート電極５３と重なる箇所のみにゲ
ート絶縁膜５２を設けた構成としたが、半導体層５１を
覆うゲート絶縁膜を形成してもよい。この場合、電極５
７は、ゲート絶縁膜５２と層間絶縁膜５４とを間に挟ん
で半導体層の上方に位置しているため、ゲート絶縁膜５
２及び層間絶縁膜５４の厚さ及び誘電率によって電極５
７が半導体層５１に与える電界を考慮して実施者が適宜
調節する必要がある。

【００６６】なお、ゲート電極５３と電極５７とのコン
タクトは、半導体層５１と離れた位置で形成することで
ＴＦＴが占める面積の増大を抑えることができる。従来
のＧＯＬＤ構造では、ゲート電極幅が増加することによ
ってＴＦＴが占める面積が増大していた。

【００６７】また、電極５７はソース電極５５またはド
レイン電極５６と同一の層上に同時に形成することがで
きるため、工程数を増やすことなく図５に示すＴＦＴ構
造を得ることができる。

【００６８】また、図５では、ゲート電極と同電位の電
極５７をソース領域及びドレイン領域と重なるように設
けたが、層間絶縁膜を間に挟んでドレイン領域の一部の
みと重なるように設けてもよい。

【００６９】（実施の形態３）本発明の一例を図６に示
す。図６（Ａ）は上面図であり、図６（Ｂ）が断面図で
ある。なお、ゲート電極は、２層構造となっており、下
層が６３ａ、下層よりも幅の狭い上層が６３ｂである。

【００７０】図６に示した構造は、ＧＯＬＤ構造であ
り、ゲート電極６３ａ、６３ｂの一部がゲート絶縁膜を
間に挟んでＬＤＤ領域６１ｄ、６１ｅと重なっている。
また、このＬＤＤ領域は、ゲート電極の下層６３ａのう
ち、上層６３ｂと重ならない部分のみを通過させてドー
ピングを行って自己整合的に形成されている。また、ゲ
ート電極６３ａ、６３ｂと電気的に接続する電極６７を
層間絶縁膜６４上に設け、層間絶縁膜６４を間に挟んで
電極６７がＬＤＤ領域６１ｄ、６１ｅと重なるように配
置した例である。

【００７１】また、電極６７は、ゲート絶縁膜６２を介
してゲート電極６３が半導体層６１に与える電界よりも
弱いが、ＬＤＤ領域６１ｄ、６１ｅに電界を与える。

【００７２】図６に示した構造においても、半導体層６
１において発生する電界を緩和してホットキャリア注入
による劣化を防ぐことができる。

【００７３】また、図６中、６０は基板、６１ａはチャ
ネル形成領域、６２はゲート絶縁膜、６５はソース領域
６１ｃと電気的に接続するソース電極、６６はドレイン
領域６１ｂと電気的に接続するドレイン電極である。

【００７４】また、本実施の形態は、上記実施の形態１
または実施の形態２と自由に組み合わせることが可能で
ある。

【００７５】（実施の形態４）本発明の一例を図７に示
す。図７（Ａ）は上面図であり、図７（Ｂ）が断面図で
ある。

【００７６】図７に示した構造は、デュアルゲート構造
とよばれる構造であり、基板上にゲート電極７１が形成
され、ゲート電極７１を覆う下地絶縁膜７２を形成した
後、下地絶縁膜７２上に半導体層７３を設け、該半導体
層７３上にゲート絶縁膜７４を設け、ゲート電極７４と
電気的に接続するゲート電極７５をゲート絶縁膜７４上
に設けている。

【００７７】さらに、図７に示した構造は、上記構成に
加え、ゲート電極７５と電気的に接続する電極７９を層
間絶縁膜７６上に設け、層間絶縁膜７６を間に挟んで電
極７９がＬＤＤ領域７３ｄ、７３ｅと重なるように配置
した例である。

【００７８】また、電極７９は、ゲート絶縁膜７４を介
してゲート電極７１が半導体層７３に与える電界よりも
弱いが、ＬＤＤ領域７３ｄ、７３ｅに電界を与える。ま
た、半導体層７３の下方に設けられたゲート電極７１も
半導体層７３に電界を与える。

【００７９】図７に示した構造においても、半導体層７
３において発生する電界を緩和してホットキャリア注入
による劣化を防ぐことができる。

【００８０】また、図７中、７０は基板、７３ａはチャ
ネル形成領域、７４はゲート絶縁膜、７７はソース領域
７３ｃと電気的に接続するソース電極、７８はドレイン
領域７３ｂと電気的に接続するドレイン電極である。

【００８１】また、図７においては、ゲート電極７１と
ゲート電極７５とを電気的に接続する例を示したが、ゲ
ート電極７１とゲート電極７５とを電気的に接続せず
に、ゲート電極７１を固定電位または接地電位としても
よい。

【００８２】また、本実施の形態は、上記実施の形態１
乃至３のいずれか一と自由に組み合わせることが可能で
ある。

【００８３】（実施の形態５）本発明の一例を図８に示
す。図８（Ａ）は上面図であり、図８（Ｂ）が断面図で
ある。

【００８４】図８に示した構造は、ダブルゲート構造と
よばれるマルチゲート構造の一例であり、複数のゲート
電極がゲート絶縁膜を間に挟んで半導体層８１と重なっ
ている。

【００８５】図８に示した構造は、ゲート電極８３と電
気的に接続する電極８７を層間絶縁膜８４上に設け、層
間絶縁膜８４を間に挟んで電極８７がＬＤＤ領域８１
ｄ、８１ｅ、８１ｆと重なるように配置した例である。
なお、半導体層８１には、ＬＤＤ領域８１ｄとＬＤＤ領
域８１ｅの間にチャネル形成領域８１ａと、ＬＤＤ領域
８１ｅとＬＤＤ領域８１ｆの間にチャネル形成領域８１
ａとが設けられている。

【００８６】また、電極８７は、層間絶縁膜８４を間に
挟んでＬＤＤ領域８１ｄ、８１ｅ、８１ｆと重なってお
り、ゲート絶縁膜８２を介してゲート電極８３が半導体
層８１に与える電界よりも弱いが、ＬＤＤ領域８１ｄ、
８１ｅ、８１ｆに電界を与える。

【００８７】図８に示した構造においても半導体層８１
において発生する電界を緩和してホットキャリア注入に
よる劣化を防ぐ。

【００８８】また、図８中、８０は基板、８３ａはチャ
ネル形成領域、８４はゲート絶縁膜、８７はソース領域
８３ｃと電気的に接続するソース電極、８８はドレイン
領域８３ｂと電気的に接続するドレイン電極である。

【００８９】また、本実施の形態は、上記実施の形態１
乃至４のいずれか一と自由に組み合わせることが可能で
ある。

【００９０】（実施の形態６）本発明の一例を図９に示
す。図９（Ａ）は上面図であり、図９（Ｂ１）が断面図
の一例であり、図９（Ｂ２）も断面図の一例である。

【００９１】また、図９（Ａ）において、上面における
電極形状が図１と異なっており、電極９７は矩形であ
る。なお、この電極９７の形状は、特に限定されない。

【００９２】また、図９（Ｂ１）において、電極９７
は、層間絶縁膜９４を間に挟んでＬＤＤ領域９１ｄ、９
１ｅと重なっており、ゲート絶縁膜９２を介してゲート
電極９３が半導体層９１に与える電界よりも弱いが、Ｌ
ＤＤ領域９１ｄ、９１ｅに電界を与える。即ち、本発明
は、ＧＯＬＤ構造のＴＦＴと同等の特性を有するＴＦＴ
を得ることができる。

【００９３】図９（Ｂ１）に示した構造においても半導
体層９１において発生する電界を緩和してホットキャリ
ア注入による劣化を防ぐ。また、図９中、９０は基板、
９１ａはチャネル形成領域、９２はゲート絶縁膜、９５
はソース領域９１ｃと電気的に接続するソース電極、９
６はドレイン領域９１ｂと電気的に接続するドレイン電
極である。

【００９４】一方、図９（Ｂ２）に示した構造は、図９
（Ｂ１）と電極９８が設けられている層が異なっている
のみであるため、他の部分の説明は図９（Ｂ１）を参照
すればよい。

【００９５】図９（Ｂ２）に示した構造は、電極９８が
層間絶縁膜９４上に設けられ、ソース電極９５、ドレイ
ン電極９６が層間絶縁膜９９上に設けられた例である。
図９（Ｂ２）の構造とすることにより、図９（Ｂ１）よ
りも工程数が増加するものの、電極９８とドレイン電極
９５（またはソース電極９６）との間隔を狭めることが
可能となるのでさらなる微細化が可能となる。

【００９６】また、本実施の形態は、上記実施の形態１
乃至５のいずれか一と自由に組み合わせることが可能で
ある。

【００９７】（実施の形態７）本発明の一例を図１０に
示す。図１０（Ａ）は上面図であり、図１０（Ｂ）が断
面図の一例である。

【００９８】図１０に示した構造は、層間絶縁膜を平坦
化して電極１０７と半導体層１０１との距離を短く調節
した例である。

【００９９】また、図１０に示した構造は、ゲート電極
１０３と電気的に接続する電極１０７を表面が平坦な層
間絶縁膜１０４上に設け、該電極１０７の下方に位置す
る半導体層１０１において発生するチャネル形成領域１
０１ａとＬＤＤ領域１０１ｄとの境界付近またはチャネ
ル形成領域１０１ａとＬＤＤ領域１０１ｅとの境界付近
で生じる電界を緩和してホットキャリア注入による劣化
を防ぐ。

【０１００】また、電極１０７は、平坦な層間絶縁膜１
０４を間に挟んでＬＤＤ領域１０１ｄ、１０１ｅと重な
っており、ゲート絶縁膜１０２を介してゲート電極１０
３が半導体層１０１に与える電界よりも弱いが、ＬＤＤ
領域１０１ｄ、１０１ｅに電界を与える。即ち、図１０
に示した構造は、ＧＯＬＤ構造のＴＦＴと同等の特性を
有するＴＦＴを得ることができる。

【０１０１】また、図１０に示した構造は、層間絶縁膜
を形成した後、平坦化処理を行う。この平坦化処理とし
て、塗布膜（レジスト膜等）を形成した後エッチングな
どを行って平坦化するエッチバック法や機械的化学的研
磨法（ＣＭＰ法）等を用いればよい。この平坦化処理を
行うことによって、電極１０７と半導体層１０１との距
離を自由に調節することができる。

【０１０２】また、平坦化処理を行わなくとも成膜段階
で平坦な絶縁膜、例えば塗布法により得られる無機絶縁
膜または有機樹脂膜を形成してもよい。

【０１０３】また、図１０中、１００は基板、１０２は
ゲート絶縁膜、１０５はソース領域１０１ｃと電気的に
接続するソース電極、１０６はドレイン領域３１ｂと電
気的に接続するドレイン電極である。

【０１０４】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。

【０１０５】（実施例） ［実施例１］本実施例では、画素部と、画素部の周辺に
設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチ
ャネル型ＴＦＴ）を同時に形成したアクティブマトリク
ス基板から、アクティブマトリクス型液晶表示装置を作
製する工程を以下に説明する。説明には図１０を用い
る。なお、図示しないが、画素部においては、画素電極
を有するｎチャネル型ＴＦＴからなる画素ＴＦＴと、保
持容量とが設けられている。また、反射型の液晶表示装
置を得る場合は、画素電極として光反射率の高い金属
膜、代表的にはアルミニウムまたは銀を主成分とする材
料膜、またはそれらの積層膜等を用いればよく、透過型
の液晶表示装置を得る場合は、透光性を有する導電膜、
代表的には、ＩＴＯ（酸化インジウム酸化スズ合金）、
酸化インジウム酸化亜鉛合金（Ｉｎ₂Ｏ₃―ＺｎＯ）、酸
化亜鉛（ＺｎＯ）等を用いればよい。

【０１０６】まず、上記実施の形態１乃至７のいずれか
一のＴＦＴを設けたアクティブマトリクス基板を得た
後、アクティブマトリクス基板上に配向膜を形成しラビ
ング処理を行う。なお、本実施例では配向膜を形成する
前に、アクリル樹脂膜等の有機樹脂膜をパターニングす
ることによって基板間隔を保持するための柱状のスペー
サを所望の位置に形成した。また、柱状のスペーサに代
えて、球状のスペーサを基板全面に散布してもよい。

【０１０７】次いで、対向基板を用意する。この対向基
板には、着色層、遮光層が各画素に対応して配置された
カラーフィルタが設けられている。また、駆動回路の部
分にも遮光層を設けた。このカラーフィルタと遮光層と
を覆う平坦化膜を設けた。次いで、平坦化膜上に透明導
電膜からなる対向電極を画素部に形成し、対向基板の全
面に配向膜を形成し、ラビング処理を施した。

【０１０８】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材で貼り
合わせる。シール材にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料を注入し、封止剤（図示せず）によって完全に
封止する。液晶材料には公知の液晶材料を用いれば良
い。このようにしてアクティブマトリクス型液晶表示装
置が完成する。そして、必要があれば、アクティブマト
リクス基板または対向基板を所望の形状に分断する。さ
らに、公知の技術を用いて偏光板等を適宜設けた。そし
て、公知の技術を用いてＦＰＣを貼りつけた。

【０１０９】こうして得られた液晶モジュールの構成を
図１１の上面図を用いて説明する。

【０１１０】アクティブマトリクス基板３０１の中央に
は、画素部３０４が配置されている。画素部３０４の上
側には、ソース信号線を駆動するためのソース信号線駆
動回路３０２が配置されている。画素部３０４の左右に
は、ゲート信号線を駆動するためのゲート信号線駆動回
路３０３が配置されている。本実施例に示した例では、
ゲート信号線駆動回路３０３は画素部に対して左右対称
配置としているが、これは片側のみの配置でも良く、液
晶モジュールの基板サイズ等を考慮して、設計者が適宜
選択すれば良い。ただし、回路の動作信頼性や駆動効率
等を考えると、図１１に示した左右対称配置が望まし
い。

【０１１１】各駆動回路への信号の入力は、フレキシブ
ルプリント基板（Flexible Print Circuit：ＦＰＣ）３
０５から行われる。ＦＰＣ３０５は、基板３０１の所定
の場所まで配置された配線に達するように、層間絶縁膜
および樹脂膜にコンタクトホールを開口し、接続電極３
０９を形成した後、異方性導電膜等を介して圧着され
る。本実施例においては、接続電極はＩＴＯを用いて形
成した。

【０１１２】駆動回路、画素部の周辺には、基板外周に
沿ってシール剤３０７が塗布され、あらかじめアクティ
ブマトリクス基板上に形成されたスペーサ３１０によっ
て一定のギャップ（基板３０１と対向基板３０６との間
隔）を保った状態で、対向基板３０６が貼り付けられ
る。その後、シール剤３０７が塗布されていない部分よ
り液晶素子が注入され、封止剤３０８によって密閉され
る。以上の工程により、液晶モジュールが完成する。

【０１１３】また、ここでは全ての駆動回路を基板上に
形成した例を示したが、駆動回路の一部に数個のＩＣを
用いてもよい。

【０１１４】本実施例では、駆動回路に用いるＴＦＴ、
または画素部に用いるＴＦＴとして実施の形態１乃至７
のいずれか一に示した電気特性、信頼性ともに高いＴＦ
Ｔを用いるため、従来に比べて信頼性の高い液晶表示装
置を形成することができる。また、そのような液晶表示
装置を表示部として用いることにより高性能な電気器具
を得ることができる。

【０１１５】また、本実施例は、実施の形態１乃至７の
いずれとも自由に組みあわせることが可能である。

【０１１６】［実施例２］本実施例では透過型の表示装
置の一例を示す。

【０１１７】アクティブマトリクス基板を用い、実施例
１に従って液晶モジュールを作製し、バックライト６０
４、導光板６０５を設け、カバー６０６で覆えば、図１
２にその断面図の一部を示したようなアクティブマトリ
クス型液晶表示装置が完成する。なお、カバーと液晶モ
ジュールは接着剤や有機樹脂を用いて貼り合わせる。ま
た、基板と対向基板を貼り合わせる際、枠で囲んで有機
樹脂を枠と基板との間に充填して接着してもよい。ま
た、透過型であるので偏光板６０３は、アクティブマト
リクス基板と対向基板の両方に貼り付ける。

【０１１８】本実施例においても、駆動回路に用いるＴ
ＦＴ、または画素部に用いるＴＦＴとして実施の形態１
乃至７のいずれか一に示した電気特性、信頼性ともに高
いＴＦＴを用いるため、従来に比べて信頼性の高い液晶
表示装置を形成することができる。また、そのような液
晶表示装置を表示部として用いることにより高性能な電
気器具を得ることができる。

【０１１９】また、本実施例は、実施の形態１乃至７の
いずれとも自由に組みあわせることが可能である。

【０１２０】［実施例３］本実施例では、ＥＬ（Electr
o Luminescence）素子を備えた発光表示装置を作製する
例を図１３に示す。

【０１２１】図１３（Ａ）は、ＥＬモジュールを示す上
面図、図１３（Ｂ）は図１３（Ａ）をＡ−Ａ’で切断し
た断面図である。絶縁表面を有する基板９００（例え
ば、ガラス基板、結晶化ガラス基板、もしくはプラスチ
ック基板等）に、画素部９０２、ソース側駆動回路９０
１、及びゲート側駆動回路９０３を形成する。これらの
画素部や駆動回路は、上記実施例に従えば得ることがで
きる。また、９１８はシール材、９１９はＤＬＣ膜であ
り、画素部および駆動回路部はシール材９１８で覆わ
れ、そのシール材は保護膜９１９で覆われている。さら
に、接着材を用いてカバー材９２０で封止されている。
熱や外力などによる変形に耐えるためカバー材９２０は
基板９００と同じ材質のもの、例えばガラス基板を用い
ることが望ましく、サンドブラスト法などにより図１３
に示す凹部形状（深さ３〜１０μｍ）に加工する。さら
に加工して乾燥剤９２１が設置できる凹部（深さ５０〜
２００μｍ）を形成することが望ましい。また、多面取
りでＥＬモジュールを製造する場合、基板とカバー材と
を貼り合わせた後、ＣＯ₂レーザー等を用いて端面が一
致するように分断してもよい。

【０１２２】なお、９０８はソース側駆動回路９０１及
びゲート側駆動回路９０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０９からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。本明細書における
発光装置には、発光装置本体だけでなく、それにＦＰＣ
もしくはＰＷＢが取り付けられた状態をも含むものとす
る。

【０１２３】次に、断面構造について図１３（Ｂ）を用
いて説明する。基板９００上に絶縁膜９１０が設けら
れ、絶縁膜９１０の上方には画素部９０２、ゲート側駆
動回路９０３が形成されており、画素部９０２は電流制
御用ＴＦＴ９１１とそのドレインに電気的に接続された
画素電極９１２を含む複数の画素により形成される。ま
た、ゲート側駆動回路９０３はｎチャネル型ＴＦＴ９１
３とｐチャネル型ＴＦＴ７１４とを組み合わせたＣＭＯ
Ｓ回路を用いて形成される。

【０１２４】これらのＴＦＴ（９１１、９１３、９１４
を含む）は、上記実施の形態１乃至７のいずれか一を用
いたｎチャネル型ＴＦＴ、上記実施の形態１乃至７のい
ずれか一を用いたｐチャネル型ＴＦＴに従って作製すれ
ばよい。

【０１２５】なお、ＴＦＴとＥＬ素子の間に設ける絶縁
膜としては、アルカリ金属イオンやアルカリ土金属イオ
ン等の不純物イオンの拡散をブロックするだけでなく、
積極的にアルカリ金属イオンやアルカリ土金属イオン等
の不純物イオンを吸着する材料が好ましく、更には後の
プロセス温度に耐えうる材料が適している。これらの条
件に合う材料は、一例としてフッ素を多く含んだ窒化シ
リコン膜が挙げられる。窒化シリコン膜の膜中に含まれ
るフッ素濃度は、１×１０¹⁹／ｃｍ³以上、好ましくは
窒化シリコン膜中でのフッ素の組成比を１〜５％とすれ
ばよい。窒化シリコン膜中のフッ素がアルカリ金属イオ
ンやアルカリ土金属イオン等と結合し、膜中に吸着され
る。また、他の例としてアルカリ金属イオンやアルカリ
土金属イオン等を吸着するアンチモン（Ｓｂ）化合物、
スズ（Ｓｎ）化合物、またはインジウム（Ｉｎ）化合物
からなる微粒子を含む有機樹脂膜、例えば、五酸化アン
チモン微粒子（Ｓｂ₂Ｏ₅・ｎＨ₂Ｏ）を含む有機樹脂膜
も挙げられる。なお、この有機樹脂膜は、平均粒径１０
〜２０ｎｍの微粒子が含まれており、光透過性も非常に
高い。この五酸化アンチモン微粒子で代表されるアンチ
モン化合物は、アルカリ金属イオン等の不純物イオンや
アルカリ土金属イオンを吸着しやすい。

【０１２６】画素電極９１２は発光素子（ＥＬ素子）の
陽極として機能する。また、画素電極９１２の両端には
バンク９１５が形成され、画素電極９１２上にはＥＬ層
９１６および発光素子の陰極９１７が形成される。

【０１２７】ＥＬ層９１６としては、発光層、電荷輸送
層または電荷注入層を自由に組み合わせてＥＬ層（発光
及びそのためのキャリアの移動を行わせるための層）を
形成すれば良い。例えば、低分子系有機ＥＬ材料や高分
子系有機ＥＬ材料を用いればよい。また、ＥＬ層として
一重項励起により発光（蛍光）する発光材料（シングレ
ット化合物）からなる薄膜、または三重項励起により発
光（リン光）する発光材料（トリプレット化合物）から
なる薄膜を用いることができる。また、電荷輸送層や電
荷注入層として炭化珪素等の無機材料を用いることも可
能である。これらの有機ＥＬ材料や無機材料は公知の材
料を用いることができる。

【０１２８】陰極９１７は全画素に共通の配線としても
機能し、接続配線９０８を経由してＦＰＣ９０９に電気
的に接続されている。さらに、画素部９０２及びゲート
側駆動回路９０３に含まれる素子は全て陰極９１７、シ
ール材９１８、及び保護膜９１９で覆われている。

【０１２９】なお、シール材９１８としては、できるだ
け可視光に対して透明もしくは半透明な材料を用いるの
が好ましい。また、シール材９１８はできるだけ水分や
酸素を透過しない材料であることが望ましい。

【０１３０】また、シール材９１８を用いて発光素子を
完全に覆った後、すくなくとも図１３に示すようにＤＬ
Ｃ膜等からなる保護膜９１９をシール材９１８の表面
（露呈面）に設けることが好ましい。また、基板の裏面
を含む全面に保護膜を設けてもよい。ここで、外部入力
端子（ＦＰＣ）が設けられる部分に保護膜が成膜されな
いように注意することが必要である。マスクを用いて保
護膜が成膜されないようにしてもよいし、ＣＶＤ装置で
マスキングテープとして用いるテフロン（登録商標）等
のテープで外部入力端子部分を覆うことで保護膜が成膜
されないようにしてもよい。

【０１３１】以上のような構造で発光素子をシール材９
１８及び保護膜で封入することにより、発光素子を外部
から完全に遮断することができ、外部から水分や酸素等
のＥＬ層の酸化による劣化を促す物質が侵入することを
防ぐことができる。従って、信頼性の高い発光装置を得
ることができる。

【０１３２】また、画素電極を陰極とし、ＥＬ層と陽極
を積層して図１３とは逆方向に発光する構成としてもよ
い。

【０１３３】本実施例では、駆動回路に用いるＴＦＴ、
または画素部に用いるＴＦＴとして実施の形態１乃至７
のいずれか一に示した電気特性、信頼性ともに高いＴＦ
Ｔを用いるため、従来の素子に比べて信頼性の高い発光
素子を形成することができる。また、そのような発光素
子を有する発光装置を表示部として用いることにより高
性能な電気器具を得ることができる。

【０１３４】なお、本実施例は実施の形態１〜７と自由
に組み合わせることが可能である。

【０１３５】［実施例４］本発明を実施して形成された
駆動回路や画素部は様々なモジュール（アクティブマト
リクス型液晶モジュール、アクティブマトリクス型ＥＬ
モジュール、アクティブマトリクス型ＥＣモジュール）
に用いることができる。即ち、それらを表示部に組み込
んだ電子機器全てに本発明を実施できる。

【０１３６】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１４〜図
１６に示す。

【０１３７】図１４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。

【０１３８】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。

【０１３９】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。

【０１４０】図１４（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。

【０１４１】図１４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。

【０１４２】図１４（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。

【０１４３】図１５（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。本発明は投射装置２６０１の一部を構成する液晶モ
ジュール２８０８に適用することができる。

【０１４４】図１５（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶モジュール２８０８に適用
することができる。

【０１４５】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１４６】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１５（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１４７】ただし、図１５に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬモジュールでの適
用例は図示していない。

【０１４８】図１６（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０
６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７
等を含む。本発明を表示部２９０４に適用することがで
きる。

【０１４９】図１６（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。

【０１５０】図１６（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。

【０１５１】ちなみに図１６（Ｃ）に示すディスプレイ
は中小型または大型のもの、例えば５〜２０インチの画
面サイズのものである。また、このようなサイズの表示
部を形成するためには、基板の一辺が１ｍのものを用
い、多面取りを行って量産することが好ましい。

【０１５２】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施例１〜
３のどのような組み合わせからなる構成を用いても実現
することができる。

【０１５３】

【発明の効果】本発明により工程数を増加させることな
く、ＧＯＬＤ構造と同等の効果を得ることができ、ＴＦ
Ｔが占める面積を縮小することができるため、今後のさ
らなる高精細化(画素数の増大)及び小型化に伴う各表示
画素ピッチの微細化を進められる。

【図面の簡単な説明】

【図１】 実施の形態１を示す図。

【図２】 実施の形態１を示す図。

【図３】 実施の形態１を示す図。

【図４】 シミュレーションにおけるモデル図および
シミュレーション結果を示す図。

【図５】 実施の形態２を示す図。

【図６】 実施の形態３を示す図。

【図７】 実施の形態４を示す図。

【図８】 実施の形態５を示す図。

【図９】 実施の形態６を示す図。

【図１０】 実施の形態７を示す図。

【図１１】 ＡＭ−ＬＣＤの外観を示す図。（実施例
１）

【図１２】 液晶表示装置の断面図の一例を示す図であ
る。（実施例２）

【図１３】 ＥＬモジュールの上面および断面を示す図
である。（実施例３）

【図１４】 電子機器の一例を示す図。

【図１５】 電子機器の一例を示す図。

【図１６】 電子機器の一例を示す図。

フロントページの続き Ｆターム(参考） 2H092 GA49 GA50 JA24 JA34 JA37 JA41 JB58 JB61 KA10 KB25 MA27 NA21 NA26 PA03 PA07 PA08 PA10 PA11 PA13 RA05 5C094 AA05 AA15 AA25 AA43 AA48 AA53 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA07 EB02 FA01 FA02 FB12 FB14 FB15 GB10 5F110 AA06 AA09 AA14 AA16 AA25 BB02 BB04 CC02 DD02 EE14 EE22 EE23 EE24 EE28 EE30 GG02 GG13 GG28 GG29 GG31 GG32 GG34 HJ01 HJ04 HM02 HM04 HM12 HM15 NN02 NN05 NN36 NN40 NN72 NN73 QQ11 QQ19

Claims (15)

【特許請求の範囲】
1. 【請求項１】ゲート電極と、ゲート絶縁膜と、該ゲート
   絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形
   成領域と、該チャネル形成領域とドレイン領域またはソ
   ース領域との間にＬＤＤ領域とを備えたＴＦＴを具備し
   た半導体装置において、前記ゲート電極を覆う層間絶縁
   膜上に前記ゲート電極と電気的に接続された電極を有し
   ており、該電極は、前記層間絶縁膜を間に挟んで前記Ｌ
   ＤＤ領域と重なることを特徴とする半導体装置。
2. 【請求項２】ゲート電極と、ゲート絶縁膜と、該ゲート
   絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形
   成領域と、ドレイン領域またはソース領域とを少なくと
   も備えたＴＦＴを具備した半導体装置において、前記ゲ
   ート電極を覆う層間絶縁膜上に前記ゲート電極と電気的
   に接続された電極を有しており、該電極は、前記層間絶
   縁膜を間に挟んで前記チャネル形成領域と前記ドレイン
   領域との境界または前記チャネル形成領域とソース領域
   との境界を少なくとも覆うことを特徴とする半導体装
   置。
3. 【請求項３】請求項１または請求項２において、前記電
   極は、前記層間絶縁膜を間に挟んで前記ソース領域の一
   部または前記ドレイン領域の一部と重なることを特徴と
   する半導体装置。
4. 【請求項４】ゲート電極と、ゲート絶縁膜と、該ゲート
   絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形
   成領域と、該チャネル形成領域とドレイン領域またはソ
   ース領域との間にＬＤＤ領域とを備えたＴＦＴを具備し
   た半導体装置において、前記ゲート電極を覆う層間絶縁
   膜上に前記ゲート電極と電気的に接続された電極を有し
   ており、該電極は、前記層間絶縁膜を間に挟んで前記Ｌ
   ＤＤ領域の一部と重なることを特徴とする半導体装置。
5. 【請求項５】ゲート電極と、ゲート絶縁膜と、該ゲート
   絶縁膜を間に挟んで前記ゲート電極と重なるチャネル形
   成領域と、該チャネル形成領域とドレイン領域またはソ
   ース領域との間にＬＤＤ領域とを備えたＴＦＴを具備し
   た半導体装置において、 前記ゲート電極は、第１の導電層と、前記第１の導電層
   よりも幅の小さい第２の導電層との積層からなり、 前記チャネル形成領域は、前記第２の導電層と前記第１
   の導電層および前記ゲート絶縁膜を間に挟んで重なって
   おり、 前記ＬＤＤ領域は、前記第１の導電層の一部とゲート絶
   縁膜を間に挟んで重なっており、前記ゲート電極を覆う
   層間絶縁膜上に前記ゲート電極と電気的に接続された電
   極を有しており、該電極は、前記層間絶縁膜を間に挟ん
   で前記ＬＤＤ領域と重なることを特徴とする半導体装
   置。
6. 【請求項６】請求項１乃至５のいずれか一において、前
   記電極は、前記層間絶縁膜を間に挟んで前記ゲート電極
   の端部と重なることを特徴とする半導体装置。
7. 【請求項７】請求項１乃至６のいずれか一において、前
   記層間絶縁膜上には、前記ソース領域に達するソース電
   極と、前記ドレイン領域に達するドレイン電極が設けら
   れ、前記電極と同一層上に形成されていることを特徴と
   する半導体装置。
8. 【請求項８】請求項１乃至７のいずれか一において、前
   記電極は、２つに分岐しており、半導体層上で並置され
   ていることを特徴とする半導体装置。
9. 【請求項９】請求項１乃至７のいずれか一において、前
   記電極は、層間絶縁膜、ゲート電極、及びゲート絶縁膜
   を間に挟んで前記チャネル形成領域の全部と重なること
   を特徴とする半導体装置。
10. 【請求項１０】請求項１乃至７のいずれか一において、
    前記電極は、層間絶縁膜を間に挟んで前記チャネル形成
    領域とドレイン領域との間、或いは前記チャネル形成領
    域とソース領域との間のいずれか一方と重なることを特
    徴とする半導体装置。
11. 【請求項１１】複数のゲート電極と、ゲート絶縁膜と、
    該ゲート絶縁膜を間に挟んで前記複数のゲート電極とそ
    れぞれ重なる複数のチャネル形成領域と、該チャネル形
    成領域とドレイン領域またはソース領域との間にＬＤＤ
    領域とを備えたマルチゲート構造のＴＦＴを具備した半
    導体装置において、前記複数のゲート電極を覆う層間絶
    縁膜上に前記複数のゲート電極と電気的に接続された電
    極を有しており、該電極は、前記層間絶縁膜を間に挟ん
    で前記ＬＤＤ領域と重なることを特徴とする半導体装
    置。
12. 【請求項１２】請求項１１において、前記電極は、前記
    層間絶縁膜を間に挟んで前記複数のチャネル形成領域間
    の領域とも重なることを特徴とする半導体装置。
13. 【請求項１３】絶縁表面上に第１の電極と、前記第１の
    電極を覆う絶縁膜と、前記絶縁膜上に前記絶縁膜を間に
    挟んで前記第１の電極の一部と重なる半導体層と、前記
    半導体層を覆うゲート絶縁膜と、前記ゲート絶縁膜上に
    前記第１の電極と電気的に接続するゲート電極と、前記
    ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜上に前
    記ゲート電極と電気的に接続する第２の電極と、を有
    し、前記第２の電極は、前記層間絶縁膜を間に挟んで前
    記半導体層の一部と重なることを特徴とする半導体装
    置。
14. 【請求項１４】請求項１３において、前記半導体層は、
    少なくともチャネル形成領域と、ソース領域と、ドレイ
    ン領域とを有し、前記第２の電極は、前記層間絶縁膜を
    間に挟んで前記チャネル形成領域と前記ドレイン領域と
    の境界または前記チャネル形成領域とソース領域との境
    界を少なくとも覆うことを特徴とする半導体装置。
15. 【請求項１５】請求項１３において、前記半導体層は、
    少なくともチャネル形成領域と、ソース領域と、ドレイ
    ン領域と、前記チャネル形成領域と前記ドレイン領域ま
    たは前記ソース領域との間にＬＤＤ領域とを有し、前記
    第２の電極は、前記層間絶縁膜を間に挟んで前記ＬＤＤ
    領域と重なることを特徴とする半導体装置。