WO2019171815A1 - 表示装置 - Google Patents

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WO2019171815A1
WO2019171815A1 PCT/JP2019/002674 JP2019002674W WO2019171815A1 WO 2019171815 A1 WO2019171815 A1 WO 2019171815A1 JP 2019002674 W JP2019002674 W JP 2019002674W WO 2019171815 A1 WO2019171815 A1 WO 2019171815A1
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WO
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display device
drain
source
tft
insulating film
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PCT/JP2019/002674
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English (en)
French (fr)
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武志 境
創 渡壁
坂本　道昭
幸生 田中
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株式会社ジャパンディスプレイ
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00

Definitions

  • the present invention relates to a display device such as a liquid crystal display device or an organic EL display device using the thin film transistor and the thin film transistor.
  • the organic EL display device arranges a first TFT as a switching element for each pixel (thin film transistor Thin Film Transistor, hereinafter referred to as TFT) to control the data signal capture, and the second TFT as a driving element controls the light emitting element.
  • TFT thin film transistor Thin Film Transistor
  • the current is controlled.
  • the drive circuit is constituted by TFTs.
  • a TFT is arranged as a switching element for each pixel to control data signal capture.
  • the drive circuit is constituted by TFTs.
  • the relationship between the drain voltage and the drain current of the TFT directly affects the display characteristics of the organic EL display device and the liquid crystal display device.
  • Patent Document 1 describes a configuration in which an edge portion in a TFT channel region has a high resistance, thereby suppressing a current flowing through the channel edge when viewed in a plane and preventing an Ids characteristic from becoming irregular. Has been. In Patent Document 1, a variation in threshold voltage is dealt with particularly in the Id-Vgs characteristic.
  • Vds source-drain voltage, hereinafter referred to as Vd
  • Vd source-drain voltage
  • LDD Lightly Doped Drain
  • this Kink decreases while driving at a high Vd. That is, the characteristics fluctuate in the initial stage and in the operation, and the display quality of the display device changes with time. Aging current can be reduced by aging. However, when a certain amount of heat is applied, a phenomenon occurs that the Kinking current is recovered. When the channel resistance is increased in order to suppress the Kink current, the drain current in a state where Vd is low also decreases.
  • An object of the present invention is to realize a display device that can suppress the Kink phenomenon without increasing channel resistance and can display stable quality even after long-term operation.
  • the present invention overcomes the above-mentioned problems, and main specific means are as follows.
  • a display device in which a gate insulating film is formed so as to cover a semiconductor layer made of polysilicon, and a plurality of pixels each having a thin film transistor (TFT) in which a gate electrode is formed on the gate insulating film.
  • An interlayer insulating film is formed to cover the TFT, and the semiconductor layer has a channel, a drain that is n +, a source that is n +, a gap between the channel and the drain, and a doping amount between the channel and the source.
  • An LDD region which is n ⁇ less than the drain and the source is formed, and negative charges exist on the side of the LDD region formed between the channel and the drain in contact with the gate insulating film.
  • a display device in which a gate insulating film is formed so as to cover a semiconductor layer made of polysilicon, and a plurality of pixels having a thin film transistor (TFT) in which a gate electrode is formed on the gate insulating film, An interlayer insulating film is formed to cover the TFT, and the semiconductor layer has a channel, a drain that is n +, a source that is n +, a gap between the channel and the drain, and a doping amount between the channel and the source. An LDD region which is n ⁇ less than the drain and the source is formed, and a source connected to the source via the interlayer insulating film is formed on the LDD region formed between the channel and the drain.
  • a display device comprising a pseudo gate branched from an electrode.
  • a display device in which a gate insulating film is formed so as to cover a semiconductor layer made of polysilicon, and a plurality of pixels having a thin film transistor (TFT) in which a gate electrode is formed on the gate insulating film.
  • TFT thin film transistor
  • An interlayer insulating film is formed to cover the TFT, and the semiconductor layer has a channel, a drain that is n +, a source that is n +, a gap between the channel and the drain, and a doping amount between the channel and the source.
  • An LDD region that is n ⁇ less than the drain and the source is formed, a source electrode is connected to the source, a drain electrode is connected to the drain, and an LDD formed between the channel and the drain
  • a pseudo gate exists independently of the source electrode through the interlayer insulating film, and the pseudo gate includes the pseudo gate. Display device characterized by a voltage lower than the voltage applied to the rain is applied.
  • FIG. 3 is an equivalent circuit of a pixel portion of an organic EL display device.
  • 2 is a layout of a pixel portion of an organic EL display device.
  • It is sectional drawing of the display area of an organic electroluminescence display. It is a graph which shows a Kink phenomenon.
  • It is sectional drawing which shows the principle of this invention.
  • 1 is a cross-sectional view showing a configuration of Example 1.
  • FIG. 3 is a cross-sectional view showing a process of Example 1.
  • FIG. 9 is a cross-sectional view showing a process following FIG. 8 of Example 1.
  • FIG. 10 is a cross-sectional view showing a process following FIG. 9 of Example 1.
  • FIG. 11 is a cross-sectional view showing a process following FIG. 10 of Example 1;
  • FIG. 12 is a sectional view illustrating a process following the process in FIG. 11 according to the first embodiment.
  • 6 is a cross-sectional view of Example 2.
  • FIG. 6 is a plan view of Example 2.
  • FIG. 6 is a cross-sectional view of Example 3.
  • FIG. 6 is a plan view of Example 3.
  • FIG. It is a top view of a liquid crystal display device. It is sectional drawing of the pixel part of a liquid crystal display device. It is a top view of the pixel part of the liquid crystal display device to which this invention is applied. It is a top view of the pixel part of the liquid crystal display device of the other example to which this invention is applied.
  • the present invention will be described in detail by way of examples.
  • the drain and source of a TFT are defined by the direction of current.
  • the drain and the source are switched at this period.
  • a direct current is applied between the drain and the source of the TFT.
  • the low voltage side is referred to as a source
  • the high voltage side is referred to as a drain.
  • FIG. 1 is a plan view of an organic EL display device to which the present invention is applied.
  • the organic EL display device of FIG. 1 has a display area 10 and a terminal area 30.
  • scanning lines 11 extend in the horizontal direction (x direction) and are arranged in the vertical direction (y direction).
  • the video signal lines 12 extend in the vertical direction and are arranged in the horizontal direction.
  • the power lines 13 extend in the vertical direction and are arranged in the horizontal direction.
  • a pixel 14 is formed in a region surrounded by the scanning line 11 and the video signal line 12 or the power supply line 13.
  • a terminal region 30 is formed in a portion other than the display region 10, and a driver IC 31 is mounted on the terminal region 30.
  • the video signal is arranged in the driver IC 31 and supplied to the display area 10.
  • a flexible wiring substrate 32 for supplying power and signals to the organic EL display device is connected to the terminal region 30.
  • scanning line driving circuits 20 are formed on both sides of the display area 10.
  • a current supply region 21 is formed above the display region 10 (upper side in the y direction). The current is supplied to the current bus line from the flexible wiring board 31 connected to the terminal area 30, and the current bus line is wired to the current supply area 21 on the upper side (upper side in the y direction) of the display area 10. The current is supplied from the current supply region 21 to each pixel 14 through the power supply line 13. This is to prevent the wiring from concentrating on the lower side of the display area 10.
  • FIG. 2 is an equivalent circuit showing a pixel configuration.
  • a pixel 14 is formed in a region surrounded by the scanning line 11, the video signal line 12, and the power supply line 13.
  • the cathode lines extend in the horizontal direction, but this is an expression on an equivalent circuit.
  • the cathodes are present in a planar shape over the entire display area.
  • an organic EL element EL formed of an organic EL layer and a driving TFT (T2) for driving the organic EL element EL are connected in series.
  • a storage capacitor Cs is disposed between the gate and drain of the driving TFT (T2).
  • a current is supplied from the driving TFT (T2) to the organic EL element (EL) according to the potential of the storage capacitor Cs.
  • the scanning line 11 is connected to the gate of the selection TFT (T1), and T1 is opened and closed according to the ON / OFF signal of the scanning line 11.
  • T1 When T1 is turned on, a video signal is supplied from the video signal line 12, charges are accumulated in the storage capacitor Cs by the video signal, the drive TFT (T2) is driven by the potential of the storage capacitor Cs, and an organic EL element (EL ) Current.
  • EL organic EL element
  • FIG. 3 is a plan view of the pixel portion corresponding to FIG.
  • the scanning lines 11 extend in the horizontal direction
  • the video signal lines 12 and the power supply lines 13 extend in the vertical direction.
  • a region surrounded by the scanning line 11, the video signal line 12, and the power supply line 13 is a pixel.
  • a region surrounded by the scanning lines 11 and the video signal lines 12 is a pixel.
  • a selection TFT (T1) is formed at a portion where the semiconductor layer 102 connected to the video signal line 12 intersects the scanning line 11.
  • a driving TFT (T2) is formed at a portion where the semiconductor layer 102 connected to the power supply line 13 intersects with one electrode constituting the storage capacitor Cs.
  • the other electrode of the storage capacitor Cs that is, the semiconductor layer imparted with conductivity is connected to the anode through the through hole 130.
  • the cathode is not particularly shown in FIG. 3 because it is formed in a planar shape over the entire display area in common with each pixel.
  • FIG. 4 is a cross-sectional view of the display area of the organic EL display device.
  • the TFT substrate 100 may be formed of glass or may be formed of a resin such as polyimide.
  • the thickness of the TFT substrate 100 can be set to 10 ⁇ m to 20 ⁇ m, so that a flexible display device can be obtained. Also, in the case of a glass substrate, if the thickness is 0.2 mm or less, it can be flexibly bent.
  • a base film 101 is formed on the TFT substrate 100.
  • the base film 101 is formed of a laminated film such as a silicon oxide (hereinafter referred to as SiO) film and a silicon nitride (hereinafter referred to as SiN) film, and prevents impurities from the TFT substrate 100 from contaminating the semiconductor layer 102.
  • SiO silicon oxide
  • SiN silicon nitride
  • an AlOx film may be further formed as a base film in order to further ensure barrier properties against moisture and the like.
  • a semiconductor layer 102 constituting a TFT is formed on the base film 101.
  • the semiconductor layer 102 is formed by initially forming a-Si by CVD and then irradiating an excimer laser to convert it to Poly-Si.
  • LTPS Low Temperature Poly-Si
  • a gate insulating film 103 is formed so as to cover the semiconductor layer 102.
  • the gate insulating film 103 is an SiO film formed by CVD (Chemical Vapor Deposition) using TEOS (Tetraethyl Orthosilicate) as a raw material.
  • a gate electrode 104 is formed on the gate insulating film 103. Thereafter, phosphorus (P) is ion-implanted using a mask having a slightly larger area than the gate electrode 104 to form an n + region. That is, the drain 1021 and the source 1022 are formed.
  • a smaller amount of phosphorus (P) than that of the drain 1021 or the source 1022 is doped by ion implantation, and an n ⁇ region, that is, an LDD region is formed between the channel and the source 1022 or the drain 1021.
  • P phosphorus
  • An interlayer insulating film 105 is formed of SiN or the like so as to cover the gate electrode 104. Through holes 121 and 122 are formed in the interlayer insulating film 105 and the gate insulating film 104, and the drain electrode 106 and the source electrode 107 are connected.
  • An organic passivation film 108 is formed covering the drain electrode 106 and the source electrode 107.
  • As a material for the organic passivation film 108 polyimide, acrylic, or the like is used.
  • the organic passivation film 108 is formed of a photosensitive resin. In the photosensitive resin, an exposed portion is dissolved in a developer, and a through hole or the like can be formed without using a resist.
  • a reflective electrode 109 is formed on the organic passivation film 108.
  • the reflective electrode 109 is connected to the source electrode 107 through a through hole formed in the organic passivation film 108.
  • the reflective electrode 109 is made of, for example, an Al alloy or Ag.
  • an anode 110 is formed of ITO (Indium Tin Oxide) or the like.
  • the bank 111 is formed of an organic material such as acrylic.
  • the bank 111 has a role of preventing the organic EL film 112 to be formed later from being disconnected or partitioning pixels.
  • An organic EL layer 112 is formed in the through hole formed in the bank 111.
  • the organic EL layer 112 is formed of a plurality of layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • the cathode 113 is formed of any one of ITO, IZO (Indium Zinc Oxide), AZO (Antimony Zinc Oxide), which are transparent conductive films.
  • the cathode 113 is formed in common over the entire display area.
  • the cathode 113 may be formed of a metal thin film. It is determined by the balance between light transmittance and electric resistance.
  • a protective film 114 is formed of SiN, SiO or the like by CVD or the like.
  • an AlOx film may be further formed.
  • the AlOx film is formed by sputtering. That is, the protective film may be formed of a stacked film of SiN, SiO, and AlOx.
  • a circularly polarizing plate 116 is attached on the protective film 114 with an adhesive material 115 interposed therebetween. Since the organic EL display device includes the reflective electrode 109, external light is reflected and the screen becomes difficult to see. The circularly polarizing plate 116 suppresses reflection of external light and improves visibility.
  • FIG. 5 is a graph showing the Kink phenomenon.
  • the horizontal axis represents the drain voltage (Vd), and the vertical axis represents the drain current (Id).
  • Vd drain voltage
  • Id drain current
  • the drain current (Id) increases as the drain voltage (Vd) increases.
  • the Vd-Id characteristic has a gentle slope from about 2.5V.
  • Vd exceeds 9 V, the curve is divided into a normal curve and a curve including the Kink phenomenon.
  • the Kink phenomenon is a phenomenon in which hot carriers are generated by a high electric field between the channel and the drain, and current increases due to the influence of the hot carriers.
  • the Kinking phenomenon only needs to exist stably in the product lifetime, but the current gradually decreases during the long-time operation and approaches the normal curve.
  • aging can be performed to reduce the Kink phenomenon, but when the product is heated to a certain temperature or higher, the Kink phenomenon appears again. That is, if there is a Kink phenomenon, the Vd-Id characteristics are not stable. Since the image adjustment is performed before product shipment, if the Vd-Id characteristic changes during the lifetime, the image reproducibility deteriorates and the image quality deteriorates.
  • FIG. 6 is a sectional view of a TFT portion showing the principle of the present invention.
  • a semiconductor layer 102 made of LTPS is formed on a base film.
  • a gate insulating film 103 is formed to cover the semiconductor layer 102, and a gate electrode 104 is formed thereon.
  • An interlayer insulating film 105 is formed to cover the gate electrode 104.
  • FIG. 6 is NTS (Not To Scale) for easy understanding of the configuration.
  • the semiconductor layer 102 is 50 nm, for example, and the gate insulating film 103 is 100 nm, for example.
  • a channel 102 is formed in a portion corresponding to the gate electrode 104 of the semiconductor layer 102. Both sides of the channel 102 are lightly doped with, for example, phosphorus (P) and are LDD regions formed of n-.
  • P phosphorus
  • the source 1022 is on the left side and the drain 1021 is on the right side.
  • the LDD region on the drain side is referred to as LDD region 1
  • the LDD region on the source side is referred to as LDD region 2.
  • a high electric field as shown by an arrow is formed between the channel 2 of the semiconductor layer 102 and the LDD region on the drain side, that is, the LDD region 1, and hot carriers are generated in this portion.
  • a fixed negative charge as shown by minus in FIG. 6 is formed on the upper side of the LDD region 1 to suppress the LDD region 1 side from becoming a high electric field, thereby suppressing the Kink phenomenon.
  • the feature of the present invention is that the generation of hot carriers is suppressed by forming a negative charge not on the lower side of the gate electrode 14 but on the upper portion of the LDD region 1. That is, a high electric field is directly suppressed by forming a negative charge on the surface of the LDD region 1.
  • Example 1 (this example) to Example 3 described below will explain a specific configuration showing the same effect as shown in FIG.
  • FIG. 7 is a cross-sectional view showing the configuration of the first embodiment of the present invention.
  • the basic configuration of FIG. 7 is the same as that described in FIG.
  • a surface layer 1025 is formed near the upper surface of the semiconductor layer 102 excluding the channel portion.
  • boron (B) is implanted into the surface layer 1025 by ion implantation.
  • the boron (B) supplies holes to the semiconductor layer 102, so that itself becomes a fixed negative charge.
  • the surface layer 1025 is formed in the entire region of the semiconductor layer 102 except for the channel, but the LDD region on the drain 1021 side, that is, the surface portion of the LDD region 1 exhibits the effect.
  • the surface layer 1025 is formed in a range of about 5 nm from the surface of the semiconductor layer 102, and its acceptor ion concentration is desirably about 10 to 10 times the donor ion concentration in the LDD region 1 region.
  • the surface layer formed on the surface of the drain layer 1021 Even when 1025 can be a resistance component, the surface layer 1025 is removed by dry etching at the time of forming the drain contact hole and does not become a resistance component.
  • the formation of the surface layer 1025 alleviates the high electric field formed at the boundary between the channel and the LDD region 1 and suppresses the generation of hot carriers. That is, the effect of the surface layer 1025 is particularly effective when the drain voltage Vd is large, and has almost no effect when the drain Id is low. Therefore, only the Kink phenomenon can be taken.
  • FIG. 8 is a cross-sectional view showing a state in which the semiconductor layer 102 made of LTPS is formed on the base film 101.
  • LTPS first forms a-Si by CVD, and converts this a-Si into poly-Si by irradiating it with an excimer laser. Thereafter, the semiconductor layer 102 which is LTPS is patterned by photolithography.
  • the film thickness of the semiconductor layer 102 is, for example, 50 nm.
  • a gate insulating film 103 is formed by CVD so as to cover the semiconductor layer 102.
  • the gate insulating film 103 is a SiO film using TEOS as a raw material.
  • the film thickness of the gate insulating film 103 is, for example, 100 nm.
  • a gate electrode 104 is formed on the gate insulating film 103 with a metal such as Mo or Ti, or an alloy such as MoW.
  • the gate electrode 104 is formed at the same time as the scanning line 11. However, when it is desired to reduce the resistance, a structure in which Al is sandwiched with Ti or the like is used.
  • phosphorus (P) is implanted by ion implantation using a mask 500 to form a drain 1021 and a source 1022 in the semiconductor layer 102.
  • Phosphorus (P) is doped, for example, in an amount of about 10 15 / cm 2 to 10 16 / cm 2 to form a drain 1021 and a source 1022 by an n + layer.
  • phosphorus (P) is implanted by ion implantation in a smaller amount than the n + region, and between the n + layers 1021 and 1022 and the channel layer 102.
  • An LDD region is formed. Doping amount of LDD regions, for example, greater than 10 12 / cm 2 10 15 / cm 2 less than.
  • boron (B) is implanted by ion implantation using the gate electrode 104 as a mask. This is a feature of this embodiment. At this time, the energy in the ion implantation of boron (B) is made smaller than the implantation energy of phosphorus so that boron (B) is distributed only on the surface of the semiconductor layer.
  • the implantation amount of boron (B) can be adjusted in a wide range, for example, 10 12 / cm 2 to 10 14 / cm 2 . Further, it is desirable that the concentration of boron (B) in the LDD region is lower than the impurity concentration that gives n ⁇ in the LDD region. Specifically, the concentration of boron (B) in the LDD region is lower than the concentration of phosphorus (P).
  • the doping amount of boron (B) may exceed the doping amount of phosphorus (P). That is, the surface layer 1025 may be p-type.
  • Such an impurity distribution can be realized by controlling the ion implantation energy and the ion implantation time.
  • Boron (B) supplies holes to the semiconductor layer 102, so that it has a negative charge and has a structure as shown in FIG.
  • the density distribution of boron (B) in the thickness direction of the semiconductor layer 102 other than the channel portion is distributed so as to gradually decrease from the interface with the gate insulating film 103. That is, the concentration of boron (B) is higher on the surface on the gate insulating film 103 side than on the surface on the base film 101 side.
  • the depth d1 in FIG. 12 schematically describes a region where boron (B) is particularly distributed.
  • boron (B) is also present in the gate insulating film 103.
  • the ion-implanted boron (B) has a certain density distribution, even if the surface of the LDD region is aimed, it is distributed up and down in the thickness direction of the surface of the LDD region.
  • the TFT characteristics are not affected.
  • Boron (B) is implanted over the entire surface of the semiconductor layer 102, but does not affect the TFT characteristics in portions other than the LDD region.
  • P phosphorus
  • B Boron
  • the Kink phenomenon can be reduced.
  • FIG. 13 is a sectional view showing Example 2 of the present invention.
  • FIG. 13 is an enlarged cross-sectional view of the TFT portion.
  • the process until the formation of the interlayer insulating film 105 is the same as that described with reference to FIG.
  • a through hole 121 is formed on the drain 1021 side to connect the drain electrode 106 to the interlayer insulating film 105 and the gate insulating film 103, and a through hole 122 is formed on the source 1022 side to connect the source electrode 107. To do.
  • the feature of the present invention is that the source electrode 107 is branched and extended on the LDD region on the drain 1021 side, that is, on the LDD region 1 with the interlayer insulating film 105 interposed therebetween. In this specification, this is called a pseudo gate 1071. Since the potential of the source electrode 107 is lower than the potential of the drain electrode 106, the same effect can be obtained as when negative charges are arranged on the side of the LDD region layer close to the gate insulating film 103. Therefore, the Kink phenomenon can be reduced.
  • the pseudo gate 1071 extends over the gate electrode 104, which is a schematic diagram for easy understanding.
  • the source electrode 107 and the gate electrode 104 overlap in a plane, a capacitance Cgs between the gate and the source increases, and a problem such as a large gate voltage jump occurs. Therefore, in the actual layout, the layout is made such that the overlapping of the branch wiring to the pseudo gate 1071 and the gate electrode 104 is as small as possible.
  • FIG. 14 is an example of such a layout.
  • the basic configuration of FIG. 14 is as described in FIG.
  • the semiconductor layer 102 constituting the driving TFT constitutes a source electrode in a wide portion doped with n +. That is, as indicated by a dotted line, one electrode of the storage capacitor Cs is configured.
  • the n + layer as one electrode constituting the storage capacitor Cs corresponds to the source electrode 107 in FIG.
  • the n + semiconductor layer constituting the source electrode is partly branched, connected to the pseudo gate 1071 through the through hole 1072, and extends above the LDD region 1 of the driving TFT.
  • the pseudo gate 1071 is formed in the same layer as the source electrode 107 or the drain electrode 106. With such a structure, overlap with the gate electrode 104 can be minimized. Since the width of the LDD region is, for example, about 1 ⁇ m, the width of the pseudo gate 1071 may be small. The amount that the pseudo gate 1071 overlaps with the gate electrode 104 may be limited to a narrow width within a range in which the pseudo gate 1071 can be processed. Note that the reason why the pseudo gate 1071 and the gate electrode 104 overlap in plan view is that it is difficult to completely match the end of the pseudo gate 1071 and the end of the gate electrode 104.
  • FIG. 15 is a sectional view showing Example 3 of the present invention.
  • FIG. 15 is an enlarged cross-sectional view of a TFT.
  • a through hole 121 is formed on the drain 1021 side to connect the drain electrode 106 to the interlayer insulating film 105 and the gate insulating film 103, and a through hole 122 is formed on the source 1022 side to connect the source electrode 107.
  • the process is the same as that shown in FIG. However, in FIG. 15, unlike FIG. 13, the source electrode 107 is not branched.
  • the pseudo gate 1061 is disposed on the LDD region 1 independently of the source electrode 107.
  • an arbitrary voltage can be applied to the pseudo gate 1061.
  • a cathode voltage can be applied. Since the voltage applied to the pseudo gate 1061 has a great influence on the effect of the pseudo gate 1061, the configuration in FIG. 15 has more flexibility than the configuration in FIG.
  • FIG. 16 is an example of a plan view of a pixel portion that realizes the configuration of FIG.
  • the basic configuration of FIG. 16 is as described in FIG.
  • the n + layer as one electrode constituting the storage capacitor Cs corresponds to the source electrode 107 in FIG.
  • a pseudo gate 1061 is formed on the LDD region of the driving TFT.
  • the pseudo gate 1061 is formed in the same layer as the video signal line 12, the source electrode 107, or the drain electrode 106. Since the pseudo gate is formed close to the gate electrode 1061 and the gate electrode 104, a part of the gate overlaps with the gate electrode 104 due to processing requirements, but the branch line does not overlap. This amount can be smaller than in the second embodiment.
  • a voltage is applied to the pseudo gate 1061 through the through hole 1062.
  • the voltage applied to the pseudo gate 1061 can be an arbitrary voltage within a range lower than the voltage of the drain electrode 106.
  • the voltage may be the same potential as that of the cathode 113 formed on the entire display area, a separate wiring may be formed in parallel with the scanning line 11, or a separate wiring may be formed in parallel with the power supply line 13 or the video signal line 12. May be.
  • the width of the LDD region is about 1 ⁇ m
  • the width of the pseudo gate 1061 may be a slight width within the processable range. According to the configuration of FIG. 16, the Kink phenomenon can be suppressed without substantially increasing the stray capacitance between the gate electrode 104 and the source electrode 107.
  • FIG. 17 is a plan view of the liquid crystal display device.
  • the TFT substrate 100 and the counter substrate 200 are bonded by the sealing material 40, and the liquid crystal layer is sandwiched between the TFT substrate 100 and the counter substrate 200.
  • scanning lines 11 extend in the horizontal direction and are arranged in the vertical direction.
  • the video signal lines 12 extend in the vertical direction and are arranged in the horizontal direction.
  • Pixels 14 are formed in a region surrounded by the scanning lines 11 and the video signal lines 12.
  • a switching TFT and a storage capacitor SC are formed in the pixel 14, and one end of the storage capacitor is connected to the common voltage VC.
  • the portion where the TFT substrate 100 does not overlap the counter substrate 200 is a terminal region 30.
  • a driver IC 31 for driving the video signal line 12 is mounted in the terminal area 30 and connected to a flexible wiring board 32 for supplying signals and power to the liquid crystal display device.
  • FIG. 18 is a cross-sectional view of the display area 10 of the liquid crystal display device. 18 is the same as FIG. 4 showing a cross-sectional view of the organic EL display device until the organic passivation film 108 is formed.
  • a common electrode 150 is formed on the organic passivation film 108
  • a capacitor insulating film 151 is formed on the common electrode 150
  • a pixel electrode 152 is formed thereon.
  • An example of the shape of the pixel electrode 152 is shown in FIG.
  • a storage capacitor SC is formed between the pixel electrode 152 and the common electrode 150 with a capacitor insulating film 151 interposed therebetween.
  • the pixel electrode 152 is connected to the source electrode 107 through a through hole formed in the organic passivation film 108.
  • An alignment film 153 is formed so as to cover the pixel electrode 152.
  • the counter substrate 200 is arranged with the liquid crystal layer 300 interposed therebetween.
  • a color filter 201 and a black matrix 202 are formed, and an overcoat film 203 is formed so as to cover them.
  • An alignment film 204 is formed so as to cover the overcoat film 203.
  • the drain 1021 and the source 1022 of the TFT are inverted every certain time, for example, every scanning period, in order to avoid electrolysis of the liquid crystal material. Even if the polarity is reversed, the problem of hot carriers is the same. Therefore, the configuration described in Embodiment 1, that is, the configuration in which negative charge is formed on the upper side of the LDD region by doping boron (B) or the like and the Kink phenomenon is suppressed is also applied to the liquid crystal display device as it is. I can do it.
  • FIG. 19 is an example of a plan view when the second embodiment is applied to a liquid crystal display device.
  • FIG. 19 is a plan view of a pixel portion of an IPS (In Plane Switching) liquid crystal display device.
  • IPS In Plane Switching
  • the scanning lines 11 extend in the horizontal direction and are arranged in the vertical direction
  • the video signal lines 12 extend in the vertical direction and are arranged in the horizontal direction.
  • a pixel electrode 152 exists in a region surrounded by the scanning line 11 and the video signal line 12.
  • the semiconductor layer 102 is connected to the video signal line 12 through a through hole 121, extends under the video signal line 12, and passes under the scanning line 11. At this time, a first TFT is formed. Thereafter, the semiconductor layer 102 bends and passes again under the scanning line 11, and at this time, a second TFT is formed.
  • the semiconductor layer 102 is connected to the source electrode 107 through the through hole 122.
  • the source electrode 107 is connected to the pixel electrode 152 in the through hole 130.
  • the source electrode 107 is formed in the same layer as the video signal line 12.
  • the source electrode 107 is branched and extends on the drain side LDD region of the second TFT to constitute a pseudo gate 1071.
  • the pseudo gate 1071 Since the same voltage as that of the source electrode is applied to the pseudo gate 1071 with the interlayer insulating film 105 interposed therebetween, the Kink phenomenon is suppressed as described in the second embodiment.
  • the pseudo gate 1071 intersects the scanning line 11 (gate electrode 104) with the interlayer insulating film 105 interposed therebetween, but the width of the pseudo gate 1071 may be narrowed within a processable range. An increase in capacitance between the source electrode 107 and the source electrode 107 can be suppressed small.
  • the width of the LDD region is about 1 ⁇ m at most, the width of the pseudo gate 1071 may be narrow. Further, since no current flows through the pseudo gate 1071, it is not necessary to increase the width. Since the configuration of FIG. 19 only changes the shape of the source electrode 107, the process load does not increase to implement the present invention.
  • FIG. 20 is a plan view of the pixel portion of the liquid crystal display device when the configuration of the third embodiment is applied to the liquid crystal display device.
  • the basic pixel configuration is as described in FIG. 20 differs from FIG. 19 in that the pseudo gate 1061 is formed independently of the source electrode 107. A potential is supplied to the pseudo gate 1061 from another wiring through the through hole 123.
  • pseudo gate 1061 An arbitrary voltage lower than the voltage applied to the drain region of the second TFT is applied to the pseudo gate 1061.
  • a pseudo gate 1061 is formed on both sides of the gate electrode 104 (scanning line 11) in FIG.
  • the two pseudo gates 1061 are periodically replaced to suppress the generation of hot carriers.
  • the width of the LDD region is 1 ⁇ m at most, the width of the pseudo gate 1061 may be very small. However, when a voltage is supplied to the pseudo gate 1061 through the through hole 123, the diameter of the through hole 123 tends to increase. In FIG. 20, through holes 123 are formed in each of the two pseudo gates. However, the through holes 123 can be combined into one.
  • the organic EL display device at least two TFTs are used in the organic EL display device.
  • the influence of Kink is more serious in the drive transistor that supplies current to the organic EL layer. Therefore, in the organic EL display device, the effect can be improved only by applying the configuration of the present invention described in Embodiments 1 to 3 to the driving TFT.
  • SYMBOLS 10 Display area, 11 ... Scan line, 12 ... Video signal line, 13 ... Power supply line, 14 ... Pixel, 15 ... Cathode line, 20 ... Scan line drive circuit, 21 ... Current supply area, 30 ... Terminal area, 31 ... Driver IC, 32 ... flexible wiring board, 40 ... sealing material, 100 ... TFT substrate, 101 ... base film, 102 ... semiconductor layer, 103 ... gate insulating film, 104 ... gate electrode, 105 ... interlayer insulating film, 106 ... drain electrode 107 ... Source electrode 108 ... Organic passivation film 109 ... Reflective electrode 110 ... Anode 111 ... Bank 112 ... Organic EL layer 113 ...

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Abstract

本発明の課題は、ＴＦＴを有する表示装置において、ホットキャリアによるＫｉｎｋ現象を抑制することである。このため、本発明の表示装置は、次のような構成をとる。すなわち、ポリシリコンによる半導体層１０２を覆ってゲート絶縁膜１０３が形成され、前記ゲート絶縁膜１０３の上にゲート電極１０４が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、前記ＴＦＴを覆って層間絶縁膜１０５が形成され、前記半導体層は、チャネル、ｎ＋であるドレイン１０２１、ｎ＋であるソース１０２２、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、前記チャネル１０２と前記ドレイン１０２１の間に形成されるＬＤＤ領域の前記ゲート絶縁膜１０３に接する側には、マイナス電荷が存在することを特徴とする表示装置である。

Description

表示装置
　本発明は薄膜トランジスタおよび薄膜トランジスタを用いた、液晶表示装置あるいは有機ＥＬ表示装置等の表示装置に関する。
　有機ＥＬ表示装置は画素毎にスイッチング素子としての第１のＴＦＴ（薄膜トランジスタ　Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ　以後ＴＦＴという）を配置してデータ信号の取り込みを制御し、駆動素子としての第２のＴＦＴによって発光素子への電流の制御をおこなっている。また、駆動回路をＴＦＴによって構成する場合もある。
　液晶表示装置では画素毎にスイッチング素子としてＴＦＴを配置し、データ信号の取り込みを制御している。また、駆動回路をＴＦＴによって構成する場合もある。
　したがって、ＴＦＴのドレイン電圧とドレイン電流の関係は、有機ＥＬ表示装置や液晶表示装置の表示特性に対して直接影響を与える。
　特許文献１には、ＴＦＴのチャネル領域におけるエッジ部を高抵抗にすることによって、平面で視た場合のチャネルエッジを流れる電流を抑制し、Ｉｄｓ特性が不規則になることを防止する構成が記載されている。特許文献１では、特にＩｄ－Ｖｇｓ特性において、スレッショルド電圧の、ばらつきを対策するものである。
特開２０００－１０１０８４号公報
　ＴＦＴの動作において、Ｖｄｓ(ソース―ドレイン電圧、以後Ｖｄという)が高くなると、チャネルとドレインとの境界で高電界となり、絶縁破壊を起こす。これを防止するために、チャネルとドレインの間にＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を形成する。
　しかし、チャネル長が短くなる、あるいは、Ｖｄがさらに高くなると、チャネルとＬＤＤ領域の間にホットキャリアが発生し、Ｖｄ－Ｉｄ特性において、Ｖｄの高電圧側において、電流が増加する現象が生ずる。これをＫｉｎｋと称している。
　しかし、このＫｉｎｋは、高いＶｄで駆動するうちに、低下する。つまり、初期と動作中で特性が変動することになり、表示装置の表示品質の経時変化が生じてしまう。エージングによって、Ｋｉｎｋ電流を低減することができるが、一定以上の熱が加わると、また、Ｋｉｎｋ電流が回復するという現象を生ずる。Ｋｉｎｋ電流を抑制するために、チャネル抵抗を上げると、Ｖｄが低い状態におけるドレイン電流も低下する。
　本発明の課題は、チャネル抵抗を大きくすることなく、Ｋｉｎｋ現象を抑制し、長期間動作後においても安定した品質の表示を行うことが出来る表示装置を実現することである。
　本発明は上記課題を克服するものであり、主な具体的な手段は次のとおりである。
　（１）ポリシリコンによる半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、前記ＴＦＴを覆って層間絶縁膜が形成され、前記半導体層は、チャネル、ｎ＋であるドレイン、ｎ＋であるソース、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、前記チャネルと前記ドレインの間に形成されるＬＤＤ領域の前記ゲート絶縁膜に接する側には、マイナス電荷が存在することを特徴とする表示装置。
　（２）ポリシリコンによる半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、前記ＴＦＴを覆って層間絶縁膜が形成され、前記半導体層は、チャネル、ｎ＋であるドレイン、ｎ＋であるソース、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、前記チャネルと前記ドレインの間に形成されるＬＤＤ領域の上には、前記層間絶縁膜を介して、前記ソースと接続するソース電極から分岐した疑似ゲートが存在することを特徴とする表示装置。
　（３）ポリシリコンによる半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、前記ＴＦＴを覆って層間絶縁膜が形成され、前記半導体層は、チャネル、ｎ＋であるドレイン、ｎ＋であるソース、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、前記ソースにはソース電極が接続し、前記ドレインにはドレイン電極が接続し、前記チャネルと前記ドレインの間に形成されるＬＤＤ領域の上には、前記層間絶縁膜を介して、前記ソース電極とは独立に、疑似ゲートが存在し、前記疑似ゲートには、前記ドレインに印加される電圧よりも低い電圧が印加されることを特徴とする表示装置。
有機ＥＬ表示装置の平面図である。 有機ＥＬ表示装置の画素部の等価回路である。 有機ＥＬ表示装置の画素部のレイアウトである。 有機ＥＬ表示装置の表示領域の断面図である。 Ｋｉｎｋ現象を示すグラフである。 本発明の原理を示す断面図である。 実施例１の構成を示す断面図である。 実施例１のプロセスを示す断面図である。 実施例１の図８に続くプロセスを示す断面図である。 実施例１の図９に続くプロセスを示す断面図である。 実施例１の図１０に続くプロセスを示す断面図である。 実施例１の図１１に続くプロセスを示す断面図である。 実施例２の断面図である。 実施例２の平面図である。 実施例３の断面図である。 実施例３の平面図である。 液晶表示装置の平面図である。 液晶表示装置の画素部の断面図である。 本発明を適用した液晶表示装置の画素部の平面図である。 本発明を適用した他の例の液晶表示装置の画素部の平面図である。
　以下に実施例によって本発明を詳細に説明する。まず、有機ＥＬ表示装置を例にとって本発明を説明し、その後、液晶表示装置について本発明を説明する。ＴＦＴのドレインとソースは電流の向きによって定義される。液晶表示装置では、ＴＦＴに印加される電圧が一定周期で入れ替わるので、この周期によって、ドレインとソースが入れ替わる。一方、有機ＥＬ表示装置では、ＴＦＴのドレインとソース間には直流が印加される。本明細書では、有機ＥＬ表示装置のように直流で動作する場合は、低電圧側をソースと称し、高電圧側をドレインと称する。
　図１は本発明が適用される有機ＥＬ表示装置の平面図である。図１の有機ＥＬ表示装置は、表示領域１０と端子領域３０が存在している。表示領域１０には横方向（ｘ方向）に走査線１１が延在し、縦方向（ｙ方向）に配列している。また、映像信号線１２が縦方向に延在して横方向に配列している。そして、電源線１３が縦方向に延在し、横方向に配列している。走査線１１と、映像信号線１２または電源線１３で囲まれた領域に画素１４が形成されている。
　図１において、表示領域１０以外の部分に端子領域３０が形成され、端子領域３０にはドライバＩＣ３１が搭載されている。映像信号はドライバＩＣ３１においてアレンジされ、表示領域１０に供給される。また、端子領域３０には、有機ＥＬ表示装置に電源や信号を供給するためのフレキシブル配線基板３２が接続している。
　図１において、表示領域１０の両側には走査線駆動回路２０が形成されている。また、表示領域１０の上側（ｙ方向上側）には、電流供給領域２１が形成されている。電流は端子領域３０に接続しているフレキシブル配線基板３１から電流バスラインに供給され、電流バスラインは、表示領域１０の上側（ｙ方向の上側）の電流供給領域２１に配線される。そして、電流は、電流供給領域２１から電源線１３によって各画素１４に供給される。表示領域１０の下側に配線が集中することを回避するためである。
　図２は画素の構成を示す等価回路である。図２において、走査線１１、映像信号線１２、電源線１３で囲まれた領域に画素１４が形成されている。図２において、カソード線が横方向に延在しているが、これは等価回路上の表現であって、実際の製品では、カソードは表示領域全面に平面状に存在している。画素内には、有機ＥＬ層で形成される有機ＥＬ素子ＥＬと、これを駆動する駆動ＴＦＴ（Ｔ２）が直列に接続している。駆動ＴＦＴ（Ｔ２）のゲートとドレインの間には蓄積容量Ｃｓが配置している。蓄積容量Ｃｓの電位にしたがって、駆動ＴＦＴ（Ｔ２）から有機ＥＬ素子（ＥＬ）に電流が供給される。
　図２において、選択ＴＦＴ（Ｔ１）のゲートに走査線１１が接続し、走査線１１のＯＮ、ＯＦＦ信号にしたがって、Ｔ１が開閉される。Ｔ１がＯＮになると、映像信号線１２から映像信号が供給され、映像信号によって蓄積容量Ｃｓに電荷が蓄積され、蓄積容量Ｃｓの電位によって、駆動ＴＦＴ（Ｔ２）が駆動され、有機ＥＬ素子（ＥＬ）に電流が流れる。
　図２において、選択ＴＦＴ（Ｔ１）、駆動ＴＦＴ（Ｔ２）のいずれのＶｄ－Ｉｄ特性が変動した場合でも、画像の再現性に問題を生ずる。特に、駆動ＴＦＴの特性変動は、画像の表示特性に直接影響する。
　図３は、図２に対応する画素部の平面図である。図３において、走査線１１が横方向に延在し、映像信号線１２と電源線１３が縦方向に延在している。走査線１１、映像信号線１２、電源線１３で囲まれた領域が画素になっている。あるいは、走査線１１と映像信号線１２とで囲まれた領域が画素になっているということも出来る。映像信号線１２と接続する半導体層１０２が走査線１１と交差する部分に選択ＴＦＴ（Ｔ１）が形成されている。
　電源線１３と接続する半導体層１０２が蓄積容量Ｃｓを構成する一方の電極と交差する部分において駆動ＴＦＴ（Ｔ２）が形成される。蓄積容量Ｃｓの他方の電極、つまり、導電性が付与された半導体層はスルーホール１３０において、アノードと接続する。なお、カソードは各画素共通に表示領域全面に平面状に形成されているので、図３では特に図示されていない。
　図４は、有機ＥＬ表示装置の表示領域の断面図である。図４において、ＴＦＴ基板１００は、ガラスで形成される場合もあるし、ポリイミド等の樹脂で形成される場合もある。樹脂基板とする場合、ＴＦＴ基板１００の厚さを１０μｍ乃至２０μｍとすることが出来るので、フレキシブル表示装置とすることが出来る。また、ガラス基板の場合も、厚さが０．２ｍｍ以下とすると、フレキシブルに湾曲させることが出来る。
　ＴＦＴ基板１００の上に下地膜１０１が形成されている。下地膜１０１は酸化シリコン（以後ＳｉＯという）膜と、窒化シリコン（以後ＳｉＮという）膜等の積層膜で形成され、ＴＦＴ基板１００からの不純物が半導体層１０２を汚染することを防止する。なお、水分等に対するバリア特性をより確実にするために、さらにＡｌＯｘ膜が下地膜として形成される場合もある。
　下地膜１０１の上にＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を構成する半導体層１０２が形成される。半導体層１０２は当初はＣＶＤによってａ-Ｓｉを形成し、その後、エキシマレーザを照射してＰｏｌｙ-Ｓｉに変換したものである。以後、このようなポリシリコンをＬＴＰＳ（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ－Ｓｉ）と呼ぶこともある。半導体層１０２を覆って、ゲート絶縁膜１０３が形成される。ゲート絶縁膜１０３は、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料として、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって形成したＳｉＯ膜である。
　ゲート絶縁膜１０３の上に、ゲート電極１０４が形成される。その後、ゲート電極１０４よりも若干面積の大きなマスクを用いてリン（Ｐ）をイオンインプランテーションすることによって、ｎ＋領域を形成する。すなわち、ドレイン１０２１及びソース１０２２を形成する。
　その後、ゲート電極をマスクにして、ドレイン１０２１あるいはソース１０２２よりも少ない量のリン（Ｐ）をイオンインプランテーションによってドープし、チャネルとソース１０２２あるいはドレイン１０２１との間にｎ－領域、すなわち、ＬＤＤ領域を形成する。特に、チャネルとドレイン１０２１との境界における絶縁破壊を防止するためである。
　ゲート電極１０４を覆って層間絶縁膜１０５がＳｉＮ等によって形成される。層間絶縁膜１０５およびゲート絶縁膜１０４にスルーホール１２１、１２２を形成し、ドレイン電極１０６および、ソース電極１０７を接続する。ドレイン電極１０６およびソース電極１０７を覆って有機パッシベーション膜１０８が形成される。有機パッシベーション膜１０８の材料としては、ポリイミド、アクリル等が使用される。有機パッシベーション膜１０８は感光性の樹脂で形成される。感光性の樹脂は、露光された部分が現像液に溶解するものであり、レジストを用いずに、スルーホール等の形成を行うことが出来る。
　その後、有機パッシベーション膜１０８の上に反射電極１０９を形成する。反射電極１０９は、有機パッシベーション膜１０８に形成されたスルーホールを介してソース電極１０７と接続する。反射電極１０９は例えば、Ａｌ合金あるいはＡｇで形成される。
　反射電極１０９の上にはＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等でアノード１１０が形成されている。その後、アクリル等の有機材料によってバンク１１１が形成される。バンク１１１は、後で形成される有機ＥＬ膜１１２が段切れを生ずることを防止する、あるいは、画素間を区画する、等の役割を有している。バンク１１１に形成されたスルーホール内に有機ＥＬ層１１２を形成する。有機ＥＬ層１１２は、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層等の複数層から形成される。
　その後、陰極１１３を透明導電膜である、ＩＴＯ、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＡＺＯ（Ａｎｔｉｍｏｎｙ　Ｚｉｎｃ　Ｏｘｉｄｅ）等のいずれかによって形成する。陰極１１３は表示領域全面に共通に形成される。陰極１１３は金属薄膜によって形成される場合もある。光透過率と電気抵抗の兼ね合いで決められる。
　陰極１１３を覆って、ＳｉＮ、ＳｉＯ等によって保護膜１１４がＣＶＤ等によって形成される。バリア特性をより確実にするために、さらに、ＡｌＯｘ膜が形成される場合もある。ＡｌＯｘ膜はスパッタリングによって形成される。つまり、保護膜は、ＳｉＮ、ＳｉＯ、ＡｌＯｘの積層膜で形成される場合もある。
　図４において、円偏光板１１６が粘着材１１５を介して、保護膜１１４の上に貼り付けられる。有機ＥＬ表示装置は、反射電極１０９を有しているので、外光が反射し、画面が視づらくなる。円偏光板１１６は、外光の反射を抑制して、視認性を向上する。
　図５は、Ｋｉｎｋ現象を示すグラフである。図５のグラフにおいて、横軸はドレイン電圧（Ｖｄ）、縦軸はドレイン電流（Ｉｄ）である。測定回路、及び定義は、グラフの下に示す等価回路のとおりである。
　図５において、ドレイン電圧（Ｖｄ）を上げるとともに、ドレイン電流（Ｉｄ）は増加する。図５において、２，５Ｖ程度からＶｄ－Ｉｄ特性はなだらかな傾斜をとるようになる。図５において、Ｖｄが９Ｖを過ぎたころから、ｎｏｒｍａｌ曲線とＫｉｎｋ現象を含む曲線とに分かれる。
　Ｋｉｎｋ現象は、チャネルとドレインとの間の高電界によってホットキャリアが生成され、このホットキャリアの影響によって、電流が増大する現象である。Ｋｉｎｋ現象が製品寿命期間に安定して存在すればよいが、長時間動作中に徐々に電流が減少し、ｎｏｒｍａｌ曲線に近づく。
　製品完成後、エージングを行うことによって、Ｋｉｎｋ現象を小さくすることができるが、製品がある温度以上に加熱されると、Ｋｉｎｋ現象が再び現れるという現象が生ずる。すなわち、Ｋｉｎｋ現象があると、Ｖｄ－Ｉｄ特性が安定しなくなる。画像の調整は、製品出荷前に行われるので、寿命期間中にＶｄ－Ｉｄ特性が変化すれば、画像の再現性が悪くなり、画質の劣化をもたらす。
　Ｋｉｎｋ現象を抑制するために、チャネル抵抗を大きくすると、Ｖｄが低い場合の電流を小さくしてしまい、動作スピードを劣化させる。このように、従来は、Ｋｉｎｋ現象によって、製品寿命期間中に安定した画像再現性を得ることが困難であった。
　本発明は、Ｋｉｎｋ現象を抑制して、長時間、画像を安定して再現することが出来る構成を与えるものである。図６は本発明の原理を示すＴＦＴ部分の断面図である。図６において下地膜の上にＬＴＰＳによる半導体層１０２が形成されている。半導体層１０２を覆ってゲート絶縁膜１０３が形成され、その上にゲート電極１０４が形成されている。ゲート電極１０４を覆って層間絶縁膜１０５が形成されている。
　図６は、構成をわかり易くするために、ＮＴＳ（Ｎｏｔ　Ｔｏ　Ｓｃａｌｅ）となっている。図６において、半導体層１０２は例えば５０ｎｍ、ゲート絶縁膜１０３は例えば１００ｎｍである。
　図６において、半導体層１０２のゲート電極１０４に対応する部分にチャネル１０２が形成されている。チャネル１０２の両側が、例えばリン（Ｐ）が軽くドープされ、ｎ－で形成されたＬＤＤ領域となっている。図６において、左側がソース１０２２、右側がドレイン１０２１となっている。以後ドレイン側のＬＤＤ領域をＬＤＤ領域１と言い、ソース側のＬＤＤ領域をＬＤＤ領域２という。
　ＴＦＴを動作させると、半導体層１０２のチャネル２とドレイン側のＬＤＤ領域、すなわち、ＬＤＤ領域１との間に矢印に示すような高電界が形成され、この部分において、ホットキャリアが発生し、Ｋｉｎｋ現象を引き起こす。本発明は、ＬＤＤ領域１の上側に、図６にマイナスで示すような、固定のマイナス電荷を形成し、ＬＤＤ領域１側が高電界になることを抑え、Ｋｉｎｋ現象を抑制している。
　本発明の特徴は、ゲート電極１４の下側ではなく、ＬＤＤ領域１の上部にマイナス電荷を形成することによって、ホットキャリア発生を抑制していることである。すなわち、ＬＤＤ領域１の表面にマイナス電荷を形成することによって、高電界を直接抑制するものである。以下に示す実施例１（本実施例）乃至実施例３は、図６に示すのと同様な効果を示す具体的構成を説明するものである。
　図７は、本発明の実施例１の構成を示す断面図である。図７の基本構成は図６で説明したのと同じである。図７では、チャネル部分を除く半導体層１０２の上面付近に、表面層１０２５を形成している。表面層１０２５には例えば、ボロン（Ｂ）がイオンインプランテーションによって打ち込まれている。ボロン（Ｂ）をチャネルを除く半導体層１０２の表面にイオンインプランテーションによって打ち込むと、ボロン（Ｂ）は半導体層１０２に対してホールを供給するので、自身は固定のマイナス電荷になる。表面層１０２５は半導体層１０２の、チャネルを除く全域に形成されているが、効果を発揮するのは、ドレイン１０２１側のＬＤＤ領域、すなわち、ＬＤＤ領域１の表面部分である。表面層１０２５は半導体層１０２表面から５ｎｍ程度の範囲に形成され、そのアクセプタイオン濃度はＬＤＤ領域１領域のドナーイオン濃度と同等乃至１０倍程度が望ましく、ドレイン層１０２１表面上に形成された表面層１０２５が抵抗成分となり得る場合でも、ドレインコンタクトホール形成時のドライエッチングにて表面層１０２５が除去されて抵抗成分とはならない。
　表面層１０２５の形成によって、チャネルとＬＤＤ領域１との境界に形成される高電界を緩和し、ホットキャリアの生成を抑制している。つまり、表面層１０２５の効果は特に、ドレイン電圧Ｖｄが大きい場合に効果があるものであり、ドレインＩｄが低い場合には影響はほとんどない。したがって、Ｋｉｎｋ現象のみを対策することが出来る。
　図８乃至図１１に図７の構成を実現するプロセスを説明する。図８は、下地膜１０１の上にＬＴＰＳによる半導体層１０２を形成した状態を示す断面図である。ＬＴＰＳはまず、ａ-ＳｉをＣＶＤによって形成し、このａ-Ｓｉにエキシマレーザを照射することによってｐｏｌｙ－Ｓｉに変換する。その後、ＬＴＰＳである半導体層１０２をフォトリソグラフィによってパターニングしたものである。半導体層１０２の膜厚は例えば５０ｎｍである。
　次に、図９に示すように、半導体層１０２を覆ってゲート絶縁膜１０３をＣＶＤによって形成する。このゲート絶縁膜１０３は、ＴＥＯＳを原料としたＳｉＯ膜である。ゲート絶縁膜１０３の膜厚は例えば１００ｎｍである。ゲート絶縁膜１０３の上にゲート電極１０４をＭｏ、あるいはＴｉ等の金属、または、ＭｏＷ等の合金によって形成する。ゲート電極１０４は走査線１１と同時に形成されるが、抵抗を小さくしたい場合は、ＡｌをＴｉ等でサンドイッチした構成が使用される。
　その後、図１０に示すように、マスク５００を用いて例えば、リン（Ｐ）をイオンインプランテーションによって注入し、半導体層１０２にドレイン１０２１およびソース１０２２を形成する。リン（Ｐ）は、例えば１０１５/ｃｍ２乃至１０１６/ｃｍ２程度の量、ドーピングされ、ｎ＋層によるドレイン１０２１及びソース１０２２を形成する。
　その後、図１１に示すように、ゲート電極１０４をマスクにして、例えばリン（Ｐ）をイオンインプランテーションによって、ｎ＋領域よりも少ない量注入し、ｎ＋層１０２１、１０２２とチャネル層１０２との間にＬＤＤ領域を形成する。ＬＤＤ領域のドーピング量は、例えば、１０１２/ｃｍ２より大きく１０１５/ｃｍ２より小さい。
　その後、図１２に示すように、ゲート電極１０４をマスクにして、ボロン（Ｂ）をイオンインプランテーションによって打ち込む。これが本実施例の特徴である。この時、ボロン（Ｂ）のイオンインプランテーションにおけるエネルギーはリンの打ち込みエネルギーよりも小さくし、ボロン（Ｂ）が半導体層の表面にのみ分布するようにする。
　ボロン（Ｂ）の打ち込み量は、例えば、１０１２/ｃｍ２乃至１０１４/ｃｍ２というように広い範囲で調整することが出来る。また、ボロン（Ｂ）のＬＤＤ領域内での濃度は、ＬＤＤ領域のｎ－を与える不純物濃度よりも少ないことが望ましい。具体的には、ＬＤＤ領域におけるボロン（Ｂ）の濃度はリン（Ｐ）の濃度よりも少ない。
　しかし、ＬＤＤ領域のゲート絶縁膜１０３側、すなわち、表面層１０２５においては、ボロン（Ｂ）のドープ量がリン（Ｐ）のドープ量を上回る場合がある。すなわち、表面層１０２５はｐ型になっている場合がある。このような不純物の分布は、イオンインプランテーションのエネルギーとイオン打ち込み時間を制御することによって実現できる。
　ボロン（Ｂ）は、半導体層１０２にホールを供給するので、自身はマイナス電荷となり、図６に示すような構成となる。図１２において、チャネル部分以外の半導体層１０２の厚さ方向におけるボロン(Ｂ)の密度分布は、ゲート絶縁膜１０３との界面から徐々に低下するように分布する。つまり、ボロン（Ｂ）の濃度は、下地膜１０１側の面よりもゲート絶縁膜１０３側の面で大きい。図１２における深さｄ１は、ボロン（Ｂ）が特に多く分布する領域を模式的に記載したものである。
　なお、このような構成においては、ボロン(Ｂ)は、ゲート絶縁膜１０３にも存在することになる。つまり、イオンインプランテーションされたボロン(Ｂ)はある程度密度分布を持つために、ＬＤＤ領域の表面を狙っても、ＬＤＤ領域表面の厚さ方向上下に分布する。しかし、ボロン(Ｂ)がゲート絶縁膜１０３に存在しても、ＴＦＴ特性には影響を与えない。
　ボロン(Ｂ)は、半導体層１０２の表面全域に打ち込まれるが、ＬＤＤ領域以外の部分では、ＴＦＴの特性には影響を与えない。つまり、ｎ＋領域では、ボロン(Ｂ)のドーピング量に比べて桁違いの量のリン（Ｐ）がドープされているので、ｎ＋層の表面にボロン(Ｂ)が存在していても、導電性に対する影響は殆ど無い。
　以上のように、本実施例によれば、イオンインプランテーションにおいて、ＬＤＤ領域のためのリン（Ｐ）の打ち込みのあと、リン（Ｐ）の打ち込みとはイオンインエネルギーを変えて、ボロン（Ｂ）を打ち込むだけで、Ｋｉｎｋ現象を軽減することが出来る。
　図１３は、本発明の実施例２を示す断面図である。図１３はＴＦＴ部分の拡大断面図である。図１３において、層間絶縁膜１０５を形成するまでは、図６で説明したのと同じである。図１３において、層間絶縁膜１０５とゲート絶縁膜１０３に対し、ドレイン１０２１側にスルーホール１２１を形成してドレイン電極１０６を接続し、ソース１０２２側にスルーホール１２２を形成してソース電極１０７を接続する。
　本発明の特徴は、ソース電極１０７を分岐させ、ドレイン１０２１側のＬＤＤ領域、すなわち、ＬＤＤ領域１の上に、層間絶縁膜１０５を挟んで、延在させていることである。本明細書では、これを疑似ゲート１０７１と呼ぶ。ソース電極１０７の電位は、ドレイン電極１０６の電位よりも低いので、ＬＤＤ領域層のゲート絶縁膜１０３に近い側において、マイナス電荷を配置したのと同じ効果を得ることが出来る。したがって、Ｋｉｎｋ現象を軽減することが出来る。
　図１３において、疑似ゲート１０７１はゲート電極１０４の上を延在しているが、これは、わかり易くするための模式図である。ソース電極１０７とゲート電極１０４が平面で重複すると、ゲートとソースの間の容量Ｃｇｓが大きくなり、ゲート電圧の飛び込みが大きくなる等お弊害を生ずる。したがって、実際のレイアウトでは、疑似ゲート１０７１への分岐配線とゲート電極１０４の重複はできるだけ小さくなるようにレイアウトする。
　図１４は、このようなレイアウトの例である。図１４の基本的な構成は図３で説明したとおりである。図１４において、駆動ＴＦＴを構成する半導体層１０２は、ｎ＋にドープされた広い部分において、ソース電極を構成している。つまり、点線で示すように、蓄積容量Ｃｓの一方の電極を構成している。このように、蓄積容量Ｃｓを構成する一方の電極としてのｎ＋層は、図１３におけるソース電極１０７に対応する。
　図１４では、このソース電極を構成するｎ＋半導体層を一部分岐させ、スルーホール１０７２を介して疑似ゲート１０７１と接続し、駆動ＴＦＴのＬＤＤ領域１の上方に延在させている。なお、疑似ゲート１０７１は、ソース電極１０７あるいはドレイン電極１０６と同じ層に形成される。このような構成であれば、ゲート電極１０４とのオーバーラップは最小限に抑えることが出来る。ＬＤＤ領域の幅は例えば、１μｍ程度であるから、疑似ゲート１０７１の幅はわずかでよい。疑似ゲート１０７１がゲート電極１０４とオーバーラップする量は、疑似ゲート１０７１の加工が可能な範囲で狭い幅に抑えればよい。なお、疑似ゲート１０７１とゲート電極１０４を平面で視てオーバーラップするのは、疑似ゲート１０７１の端部とゲート電極１０４の端部を完全に一致させるような加工が困難だからである。
　図１５は、本発明の実施例３を示す断面図である。図１５はＴＦＴの拡大断面図である。図１５において、層間絶縁膜１０５とゲート絶縁膜１０３に対し、ドレイン１０２１側にスルーホール１２１を形成してドレイン電極１０６を接続し、ソース１０２２側にスルーホール１２２を形成してソース電極１０７を接続するまでは、図１３と同じである。しかし、図１５では、図１３と異なりソース電極１０７は分岐していない。
　図１５において、疑似ゲート１０６１はソース電極１０７と独立してＬＤＤ領域１の上に配置している。図１５の構成では、任意の電圧を疑似ゲート１０６１に印加することが可能である。例えばカソード電圧を印加することが出来る。疑似ゲート１０６１への印加電圧は、疑似ゲート１０６１の効果に大きな影響を与えるので、図１５の構成は、図１３の構成に比べてより自由度がある。
　図１６は図１５の構成を実現する、画素部の平面図の例である。図１６の基本的な構成は図３で説明したとおりである。なお、図１４と同様に、蓄積容量Ｃｓを構成する一方の電極としてのｎ＋層は、図１５におけるソース電極１０７に対応する。
　図１６において、駆動ＴＦＴのＬＤＤ領域の上に、疑似ゲート１０６１が形成されている。疑似ゲート１０６１は映像信号線１２、ソース電極１０７、あるいは、ドレイン電極１０６と同じ層に形成されている。疑似ゲートは１０６１、ゲート電極１０４と近接して形成されるので、加工上の要請から、一部がゲート電極１０４とオーバーラップするが、分岐線がオーバーラップしないので、ゲート電極１０４とのオーバーラップの量は実施例２の場合よりも小さくてすむ。
　図１６において、疑似ゲート１０６１には、スルーホール１０６２を介して電圧が印加される。疑似ゲート１０６１に印加される電圧は、ドレイン電極１０６の電圧よりも低い範囲で任意の電圧とすることが出来る。電圧は、例えば、表示領域全面に形成されるカソード１１３と同じ電位でもよいし、走査線１１と平行に別途配線を形成してもよいし、電源線１３あるいは映像信号線１２と平行に別途配線してもよい。
　ＬＤＤ領域の幅は１μｍ程度であるから、疑似ゲート１０６１の幅は、加工可能な範囲におけるわずかな幅でよい。図１６の構成によれば、ゲート電極１０４とソース電極１０７との間の浮遊容量を殆ど増大させることなく、Ｋｉｎｋ現象を抑えることが出来る。
　本発明は、液晶表示装置にも適用することが出来る。液晶表示装置は各画素にスイッチングＴＦＴが存在する。ＬＴＰＳでＴＦＴを構成した場合の、ホットキャリアによるＫｉｎｋ現象は液晶表示装置についても同様である。図１７は液晶表示装置の平面図である。図１７において、ＴＦＴ基板１００と対向基板２００がシール材４０によって接着し、ＴＦＴ基板１００と対向基板２００の間に液晶層が挟持されている。
　表示領域１０には走査線１１が横方向に延在し、縦方向に配列している。また、映像信号線１２が縦方向に延在し、横方向に配列している。走査線１１と映像信号線１２で囲まれた領域に画素１４が形成されている。画素１４内には、スイッチングＴＦＴと保持容量ＳＣが形成され、保持容量の一端はコモン電圧ＶＣに接続している。
　ＴＦＴ基板１００が対向基板２００と重なっていない部分は端子領域３０となっている。端子領域３０には、映像信号線１２を駆動するドライバＩＣ３１が搭載され、液晶表示装置に信号や電源を供給するためのフレキシブル配線基板３２が接続している。
　図１８は、液晶表示装置の表示領域１０の断面図である。図１８において、有機パッシベーション膜１０８を形成するまでは、有機ＥＬ表示装置の断面図を示す図４と同じである。図１８において、有機パッシベーション膜１０８の上にコモン電極１５０が形成され、コモン電極１５０の上に容量絶縁膜１５１が形成され、その上に画素電極１５２が形成されている。画素電極１５２の形状の例は図１９に示す。画素電極１５２とコモン電極１５０の間に容量絶縁膜１５１を挟んで保持容量ＳＣが形成される。画素電極１５２は、有機パッシベーション膜１０８に形成されたスルーホールを介してソース電極１０７と接続している。画素電極１５２を覆って配向膜１５３が形成されている。
　図１８において、液晶層３００を挟んで対向基板２００が配置している。対向基板２００には、カラーフィルタ２０１とブラックマトリクス２０２が形成され、これらを覆ってオーバーコート膜２０３が形成されている。オーバーコート膜２０３を覆って配向膜２０４が形成されている。図１８において、画素電極１５２とコモン電極１５０の間に電圧が印加されると、矢印のような電気力線が発生し、液晶分子３０１を回転させて、画素毎に液晶層３００の透過率を変化させ、画像を形成する。
　液晶表示装置では、液晶材料が電気分解することを避けるために、ＴＦＴのドレイン１０２１とソース１０２２が一定時間ごと、例えば、走査期間ごとに反転する。極性が反転してもホットキャリアの問題は同じである。したがって、実施例１で説明した構成、すなわち、ボロン（Ｂ）等をドーピングすることによって、ＬＤＤ領域の上側にマイナス電荷を形成して、Ｋｉｎｋ現象を抑える構成は、液晶表示装置においてもそのまま適用することが出来る。
　実施例２及び３の構成を液晶表示装置に適用するには、液晶表示装置の平面構成に合わせて若干修正をすればよい。図１９は実施例２を液晶表示装置に適用する場合の平面図の例である。図１９は、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式の液晶表示装置の画素部の平面図である。
　図１９において、走査線１１が横方向に延在して縦方向に配列し、映像信号線１２が縦方向に延在して横方向に配列している。走査線１１と映像信号線１２で囲まれた領域に画素電極１５２が存在している。半導体層１０２は映像信号線１２とスルーホール１２１で接続し、映像信号線１２の下を延在し、走査線１１の下を通過する。この時、第１のＴＦＴが形成される。その後、半導体層１０２は屈曲して再び走査線１１の下を通過し、この時第２のＴＦＴが形成される。
　半導体層１０２はスルーホール１２２においてソース電極１０７と接続する。ソース電極１０７はスルーホール１３０において画素電極１５２と接続する。ソース電極１０７は映像信号線１２と同じ層に形成されている。ソース電極１０７は分岐して、第２のＴＦＴのドレイン側ＬＤＤ領域の上に延在して、疑似ゲート１０７１を構成する。
　疑似ゲート１０７１には、層間絶縁膜１０５を挟んでソース電極と同じ電圧が印加されるので、実施例２で説明したように、Ｋｉｎｋ現象を抑制する。図１９の構成では、疑似ゲート１０７１は層間絶縁膜１０５を挟んで走査線１１（ゲート電極１０４）と交差するが、疑似ゲート１０７１の幅は加工可能な範囲で狭くしてよいので、ゲート電極１０４とソース電極１０７間の容量の増大は小さく抑え込むことが出来る。
　すなわち、ＬＤＤ領域の幅はせいぜい１μｍ程度であるから、疑似ゲート１０７１の幅は狭くてよい。また、疑似ゲート１０７１には、電流が流れるわけではないので、幅を大きくする必要もないからである。図１９の構成は、ソース電極１０７の形状を変えるだけであるので、本発明を実施するためにプロセス負荷が増大するわけではない。
　図２０は、実施例３の構成を液晶表示装置に適用する場合の液晶表示装置の画素部の平面図である。基本的な画素構成は図１９で説明したとおりである。図２０が図１９と異なる点は、疑似ゲート１０６１がソース電極１０７とは独立に形成されている点である。そして、疑似ゲート１０６１には、スルーホール１２３を介して、他の配線から電位を供給する。
　疑似ゲート１０６１には第２のＴＦＴのドレイン領域に印加される電圧よりも低い任意の電圧を印加する。液晶表示装置では、ＴＦＴのドレイン電極とソース電極は定期的に入れ替わるので、図２０では、ゲート電極１０４（走査線１１）を挟んで両側に疑似ゲート１０６１が形成されている。そして、２つの疑似ゲート１０６１が定期的に交替してホットキャリアの発生を抑制することになる。
　ＬＤＤ領域の幅はせいぜい１μｍなので、疑似ゲート１０６１の幅は非常に小さくてよい。しかし、スルーホール１２３を介して疑似ゲート１０６１に電圧が供給される場合は、スルーホール１２３の径が大きくなりがちである。図２０では、２つの疑似ゲートの各々にスルーホール１２３が形成されているが、このスルーホール１２３は一つにまとめることも出来る。
　有機ＥＬ表示装置に戻り、有機ＥＬ表示装置では、少なくとも２個のＴＦＴが使用されるが、これらの内、有機ＥＬ層に電流を供給する駆動トランジスタでは、Ｋｉｎｋの影響がより深刻である。したがって、有機ＥＬ表示装置において、駆動ＴＦＴに実施例１乃至３で説明した本発明の構成を適用するだけでも効果を上げることが出来る。
　１０…表示領域、　１１…走査線、　１２…映像信号線、　１３…電源線、　１４…画素、　１５…カソード線、　２０…走査線駆動回路、　２１…電流供給領域、　３０…端子領域、　３１…ドライバＩＣ、　３２…フレキシブル配線基板、　４０…シール材、　１００…ＴＦＴ基板、　１０１…下地膜、　１０２…半導体層、　１０３…ゲート絶縁膜、　１０４…ゲート電極、　１０５…層間絶縁膜、　１０６…ドレイン電極、　１０７…ソース電極、　１０８…有機パッシベーション膜、　１０９…反射電極、　１１０…アノード、　１１１…バンク、　１１２…有機ＥＬ層、　１１３…カソード、　１１４…保護膜、　１１５…粘着材、　１１６…円偏光板、　１２１…スルーホール、　１２２…スルーホール、　１２３…スルーホール、　１３０…スルーホール、　１５０…コモン電極、　１５１…容量絶縁膜、　１５２…画素電極、　１５３…配向膜、　２００…対向基板、　２０１…カラーフィルタ、　２０２…ブラックマトリクス、　２０３…オーバーコート膜、　２０４…配向膜、　３００…液晶層、　３０１…液晶分子、　５００…露光マスク、　１０６１…疑似ゲート、　１０７１…疑似ゲート、　Ｔ１…スイッチングＴＦＴ、　Ｔ２…駆動ＴＦＴ、　Ｃｓ…保持容量、　ＥＬ…有機ＥＬ素子

Claims (20)

  1. 　ポリシリコンによる半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    　前記ＴＦＴを覆って層間絶縁膜が形成され、
    　前記半導体層は、チャネル、ｎ＋であるドレイン、ｎ＋であるソース、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、
    　前記チャネルと前記ドレインの間に形成されるＬＤＤ領域の前記ゲート絶縁膜に接する側には、マイナス電荷が存在することを特徴とする表示装置。
  2. 　前記マイナス電荷は、前記ゲート絶縁膜内にも形成されていることを特徴とする請求項１に記載の表示装置。
  3. 　前記マイナス電荷は、前記ドレイン、前記ソース、前記ソースと前記チャネルの間のＬＤＤ領域の前記ゲート絶縁膜側にも形成されていることを特徴とする請求項１に記載の表示装置。
  4. 　前記マイナス電荷はボロン（Ｂ）をイオンインプランテーションによって形成したことを特徴とする請求項１に記載の表示装置。
  5. 　前記ボロン（Ｂ）の濃度は、前記ドレインにおけるｎ＋の不純物濃度よりも少ないことを特徴とする請求項４に記載の表示装置。
  6. 　前記ボロン（Ｂ）の濃度は、前記ドレイン側の前記ＬＤＤ領域におけるｎ－の不純物濃度と同等乃至１０倍程度であることを特徴とする請求項４に記載の表示装置。
  7. 　前記ボロン（Ｂ）の濃度は、前記ＬＤＤ領域の厚さ方向において、前記ゲート絶縁膜に近い面のほうが、反対側の面よりも大きいことを特徴とする請求項４の表示装置。
  8. 　前記表示装置は有機ＥＬ表示装置であり、前記ＴＦＴは直流駆動されることを特徴とする請求項１に記載の表示装置。
  9. 　前記表示装置は有機ＥＬ表示装置であり、前記ＴＦＴは有機ＥＬ層に電流を供給する駆動ＴＦＴであることを特徴とする請求項１に記載の表示装置。
  10. 　前記表示装置は液晶表示装置であり、前記ＴＦＴはスイッチングＴＦＴであり、前記ＴＦＴの前記ドレインと前記ソースは定期的に入れ替わることを特徴とする請求項１に記載の表示装置。
  11. 　ポリシリコンによる半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    　前記ＴＦＴを覆って層間絶縁膜が形成され、
    　前記半導体層は、チャネル、ｎ＋であるドレイン、ｎ＋であるソース、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、
    　前記チャネルと前記ドレインの間に形成されるＬＤＤ領域の上には、前記層間絶縁膜を介して、前記ソースと接続するソース電極から分岐した疑似ゲートが存在することを特徴とする表示装置。
  12. 　前記疑似ゲートは、前記ソース電極と同じ材料で同じ層に形成され、前記ソース電極と連続して形成されていることを特徴とする請求項１１に記載の表示装置。
  13. 　前記疑似ゲートは、前記ゲート電極の前記ＬＤＤ領域側端部と、平面で視てオーバーラップしていることを特徴とする請求項１１に記載の表示装置。
  14. 　前記疑似ゲートは、前記半導体層の前記ソースとスルーホールを介して接続していることを特徴とする請求項１１に記載の表示装置。
  15. 　前記表示装置は有機ＥＬ表示装置であり、前記ＴＦＴは有機ＥＬ層に電流を供給する駆動ＴＦＴであることを特徴とする請求項１１に記載の表示装置。
  16. 　ポリシリコンによる半導体層を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にゲート電極が形成された薄膜トランジスタ（ＴＦＴ）を有する画素が複数形成された表示装置であって、
    　前記ＴＦＴを覆って層間絶縁膜が形成され、
    　前記半導体層は、チャネル、ｎ＋であるドレイン、ｎ＋であるソース、前記チャネルと前記ドレインの間、及び、前記チャネルと前記ソースの間に、ドープ量が前記ドレインおよび前記ソースよりも少ないｎ－であるＬＤＤ領域が形成され、
    　前記ソースにはソース電極が接続し、前記ドレインにはドレイン電極が接続し、
    　前記チャネルと前記ドレインの間に形成されるＬＤＤ領域の上には、前記層間絶縁膜を介して、前記ソース電極とは独立に、疑似ゲートが存在し、前記疑似ゲートには、前記ドレインに印加される電圧よりも低い電圧が印加されることを特徴とする表示装置。
  17. 　前記疑似ゲートは、前記ソース電極及び前記ドレイン電極と同時に同じ材料で同じ層に形成されることを特徴とする請求項１６に記載の表示装置。
  18. 　前記表示装置は有機ＥＬ表示装置であり、前記疑似ゲートにカソード電圧が印加されることを特徴とする請求項１６に記載の表示装置。
  19. 　前記表示装置は液晶表示装置であり、前記疑似ゲートにはコモン電圧が印加されることを特徴とする請求項１６に記載の表示装置。
  20. 　前記表示装置は有機ＥＬ表示装置であり、前記ＴＦＴは有機ＥＬ層に電流を供給する駆動ＴＦＴであることを特徴とする請求項１６に記載の表示装置。
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