JP2002190597A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リーク電流を低減しつつオン電流を大きくで
きる薄膜トランジスタおよびその製造方法を提供する。 【解決手段】 半導体薄膜２上にゲート絶縁膜３を介し
てゲート電極４が形成され、半導体薄膜２にゲート電極
４下のチャネル領域５を挟んでソース領域とドレイン領
域が形成されている薄膜トランジスタにおいて、ソース
領域,ドレイン領域は、チャネル領域５から離れる方向
に向って順に配置された第１の低濃度不純物領域６Ａ,
６Ｂと第２の低濃度不純物領域７Ａ,７Ｂおよび高濃度
不純物領域８Ａ,８Ｂからなる。上記第１の低濃度不純
物領域６Ａ,６Ｂと第２の低濃度不純物領域７Ａ,７Ｂお
よび高濃度不純物領域８Ａ,８Ｂは、第１の低濃度不純
物領域６Ａ,６Ｂ、第２の低濃度不純物領域７Ａ,７Ｂ、
高濃度不純物領域８Ａ,８Ｂの順にキャリア濃度を濃く
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶ディスプレ
イや密着型イメージセンサ等に用いられる薄膜トランジ
スタおよびその製造方法に関する。

【０００２】

【従来の技術】従来、薄膜トランジスタとしては、アク
ティブマトリクス型液晶ディスプレイにおいて画素をオ
ンオフさせるためのスイッチング素子として用いられて
いるものがある。この薄膜トランジスタは、順次液晶画
素に画像を書き込むためのものであるが、一旦書き込ん
だ後に次に書き込むまでの時間(すなわち１フレーム)、
画像信号を保持する必要があるため、リーク電流(Ｉof
f)が小さいことが要求される。また、画素数の増加すな
わち高精細化に伴い、より短時間で画像信号を書き込む
必要があり、十分なオン電流(Ｉon)の確保が必要とな
る。

【０００３】そこで、このような問題を解決すべく、リ
ーク電流を低減する構造として、低濃度不純物領域をソ
ース・ドレイン領域とチャネル領域の間に介在させたＬ
ＤＤ(Light Doped Drain)構造の薄膜トランジスタが一
般的に知られており、様々な改良がなされている。

【０００４】上記ＬＤＤ構造の薄膜トランジスタとし
て、図４に示すものがある(特開平５−７２５５５号公
報)。このＬＤＤ構造の薄膜トランジスタは、図４に示
すように、絶縁基板４１上に形成された半導体薄膜４２
と、絶縁膜４３を介して配置されたゲート電極４４とを
有している。上記半導体薄膜４２は、ゲート電極４４よ
り外側に位置する高濃度不純物領域４７Ａ,４７Ｂと、
ゲート電極４４と整合するチャネル領域４５と、高濃度
不純物領域４７Ａ,４７Ｂとチャネル領域４５との間の
低濃度不純物領域(ＬＤＤ領域)４６Ａ,４６Ｂからな
る。上記低濃度不純物領域４６Ａ,４６Ｂの長さと不純
物濃度(比抵抗)とゲートチャネル長を限定することによ
り、リーク電流の低減とオン電流の維持を図っている。

【０００５】図５は図４に示す薄膜トランジスタの製造
方法を示す工程図であり、以下、図５に従って上記薄膜
トランジスタの製造方法を説明する。

【０００６】まず、図５(a)に示すように、石英基板５
１上に、ＬＰＣＶＤ(低圧化学気相成長)法により、６０
０℃で厚さ約１００ｎｍのＰoly−Ｓi薄膜を成膜する。
次に、Ｐoly−Ｓi薄膜を素子領域にパターニングして半
導体薄膜５２を形成する。次に、Ｐチャネル領域は真性
状態(イントリンシック)のまま用いるか、または必要に
応じてＰ型の不純物(ボロン)をドープして、閾値電圧を
予め制御しておく。

【０００７】続いて、図５(b)に示すように、１１００
℃でドライ酸化して、厚さ約１２０ｎｍのゲート酸化膜
５３を形成する。

【０００８】次に、図５(c)に示すように、不純物をド
ーピングした厚さ４００ｎｍの低抵抗Ｐoly−Ｓi薄膜を
成膜し、レジストにより所定のパターニングを施してゲ
ート電極５４を形成する。次に、レジスト５５とゲート
電極５４をマスクにして、Ｐ ⁺イオン５６を１×１０¹⁵
／ｃｍ²,９０ｋｅｖで注入し、ソース・ドレイン領域５
７,５７を形成する。

【０００９】次に、図５(d)に示すように、ゲート多結
晶シリコン膜をフレオンガスでオーバーエッチし、レジ
スト５５を剥離する。ここでのサイドオーバーエッチ量
がＬＤＤ領域の長さとなる。この段階で、Ｐ⁺イオンの
打ち込みをソース・ドレイン領域５７,５７よりも低濃
度に行えばＬＤＤ領域が形成される。ｎ型チャネルの場
合、Ｐ⁺イオンを１×１０¹³／ｃｍ²以下で注入する。た
だし、ＬＤＤ領域をイントリンシック領域とする場合に
は、注入は行わない。

【００１０】次に、図５(e)に示すように、ＬＰＣＶＤ
法で層間絶縁膜５８を成膜する。続いて１０００〜９０
０℃程度のアニールを施し、注入不純物の活性化を行
う。次に、ソース・ドレイン領域５７,５７上にコンタ
クトホールを開口する。その後、金属アルミニウムを約
６００ｎｍの厚みで成膜し、所定の形状にパターニング
して、ソース電極５９,ドレイン電極６０を形成する。

【００１１】また、この図４に示す薄膜トランジスタ
は、図６に示す他の製造方法を用いても作製できる。

【００１２】まず、図６(a)に示すように、石英基板上
に、ＬＰＣＶＤ法により、６００℃でＰoly−Ｓi薄膜を
約１００ｎｍの厚みで成膜する。次に、Ｐoly−Ｓi薄膜
を素子領域にパターニングする。次に、チャネル領域は
真性状態(イントリンシック)のまま用いるか、または必
要に応じてＰ型(ボロン)の不純物をドープして、閾値電
圧を予め制御しておく。続いて、１１００℃でドライ酸
化して、ゲート酸化膜を約１２０ｎｍの厚みで形成す
る。そして、不純物をドーピングした低抵抗Ｐoly−Ｓi
薄膜を４００ｎｍの厚みで成膜し、所定のパターニング
を施してゲート電極６１を形成する。

【００１３】ここでＬＤＤ領域を低濃度不純物領域とす
る場合には、ゲート電極６１の形成直後に、予めＰ⁺イ
オンを１×１０¹³／ｃｍ²注入しておく。ＬＤＤ領域を
イントリンシック領域にする場合には、注入は行わな
い。

【００１４】次に、図６(b)に示すように、全面に絶縁
膜を１０００ｎｍの厚みで成膜した後、異方性ドライエ
ッチ法でエッチングして、ゲート電極６１の側壁に絶縁
膜６２を形成する。この側壁の絶縁膜６２とゲート電極
６１をマスクとしてセルフアライメントでイオン注入す
ることにより、高濃度不純物領域６４,６４を形成す
る。

【００１５】次に、図６(c)に示すように、ＬＰＣＶＤ
法で層間絶縁膜６５を成膜する。続いて、１０００〜９
００℃程度のアニールを施し、注入不純物の活性化を行
う。

【００１６】次に、図６(d)に示すように、ソース・ド
レイン領域上にコンタクトホールを開口する。次に、金
属アルミニウムを約６００ｎｍの厚みで成膜し、所定の
形状にパターニングして、ソース電極６６,ドレイン電
極６７を形成する。

【００１７】また、他のもう１つのＬＤＤ構造の薄膜ト
ランジスタとして、図７に示すものがある(特開平７−
２３５６８０号公報)。このＬＤＤ構造の薄膜トランジ
スタは、図７に示すように、絶縁基板１０１上に形成さ
れた半導体薄膜１０３と、絶縁膜１０４を介して配置さ
れたゲート電極１０７bとを有している。上記半導体薄
膜１０３は、ゲート電極１０７bに対向するチャネル領
域と、チャネル領域の外側に位置するイントリンシック
領域(ｉ層)１１０,１１０と、さらにそのイントリンシ
ック領域１１０,１１０の外側に位置する低濃度不純物
領域１０９,１０９と、その低濃度不純物領域１０９,１
０９の外側に位置する高濃度不純物領域１０８,１０８
からなる。上記薄膜トランジスタでは、通常のＬＤＤ構
造の低濃度不純物領域１０９,１０９とチャネル領域１
０３との間にイントリンシック領域１１０,１１０を設
けることにより、さらにリーク電流を低減している。

【００１８】また、図８は図７に示す薄膜トランジスタ
の製造方法を示す工程図である。

【００１９】まず、図８(a)に示すように、石英基板１
０１上に、ＣＶＤ(化学気相成長)法により、ＳiＯx膜１
０２を成膜し、さらに厚さ約５０ｎｍのａ−Ｓi：Ｈ薄
膜を成膜する。その後、４５０℃、１時間の炉アニール
を行った後、例えばエキシマレーザーアニールにより、
ａ−Ｓi：Ｈ薄膜を溶融再結晶化させ、Ｐoly−Ｓi薄膜
を形成する。そして、Ｐoly−Ｓi薄膜をパターニングし
て素子領域である半導体薄膜１０３を形成する。このと
き、チャネル領域は真性状態(イントリンシック)のまま
用いるか、または必要に応じてＰ型(ボロン)の不純物を
ドープして閾値電圧を予め制御しておく。

【００２０】次に、図８(b)に示すように、ＣＶＤ法に
より、ゲート絶縁膜１０４を成膜した後、ゲート酸化膜
１０５としてＳiＯx膜を約１００ｎｍの厚みで成膜す
る。

【００２１】次に、図８(c)に示すように、リンをドー
ピングしたａ−Ｓi薄膜を４００ｎｍの厚みで成膜す
る。次に、フォトリソグラフィにより、レジスト１０６
をパターニングした後に、上記ａ−Ｓi薄膜を例えばＣ
ＤＥ(化学的ドライエッチング)法により、θ１＝２５°
の角度が付くようにエッチングを行うことによりゲート
電極１０７aを形成する。

【００２２】次に、図８(d)に示すように、イオン注入
法により、Ｐ⁺イオンを１×１０¹⁵／ｃｍ²、１００ｋｅ
ｖ注入する。これにより、ゲート電極１０７aがない領
域は、Ｐ⁺イオンがヘビードープされて高濃度不純物領
域１０８になり、ゲートテーパ端部は、Ｐ⁺イオンがラ
イトリィドープされて低濃度不純物領域１０９になり、
ゲート電極１０７aの膜厚が２１５ｎｍ以上あるテーパ
部直下の領域は、イントリンシック領域１１０のままと
なって、ＬＤＤ構造をもつ薄膜トランジスタが得られ
る。

【００２３】次に、図８(e)に示すように、ＲＩＥ(反応
性イオンエッチング)法により、θ２＝８７°のテーパ
角でゲート電極１０７a(図８(d)に示す)を再度エッチン
グし、ゲート電極１０７bを形成する。

【００２４】次に、図８(f)に示すように、レジスト１
０６(図８(e)に示す)の剥離を行った後、ＣＶＤ法によ
り厚さ４００ｎｍの層間絶縁膜１１１を成膜する。

【００２５】次に、図８(g)に示すように、エキシマレ
ーザアニールにより注入不純物の活性化を行う。

【００２６】次に、図８(h)に示すように、ソース・ド
レイン領域１０８,１０８上にコンタクトホールＨ,Ｈを
開口する。

【００２７】そして、図８(i)に示すように、スパッタ
法により、金属アルミニウムを約６００ｎｍの厚みで成
膜し、所定の形状にパターニングしてソース・ドレイン
電極１１２,１１２を形成する。

【００２８】

【発明が解決しようとする課題】ところで、図４に示す
薄膜トランジスタでは、オン電流の減少をとどめて、リ
ーク電流の低減が図れるものの、ＬＤＤ領域が低濃度不
純物領域(ｎ^-)のみで構成されているため、低濃度不純
物領域(ｎ^-)とイントリンシック領域(ｉ)を組み合わせ
た図７に示す薄膜トランジスタに比べるとリーク電流は
大きく、リーク電流を低減する効果が十分でないという
欠点がある。一方、図７に示す薄膜トランジスタでは、
リーク電流は小さいものの、チャネル領域(ｐ)と低濃度
不純物領域(ｎ^-)の間に高抵抗なイントリンシック領域
(ｉ)があるため、オン電流が小さいという欠点がある。
すなわち、不純物濃度を高くすると、オン電流は高くな
るがリーク電流は増大してしまい、逆に不純物濃度を低
くすると、リーク電流は低下するがオン電流も低下し、
低濃度不純物濃度に対してリーク電流とオン電流はトレ
ードオフの関係にある。

【００２９】そこで、この発明の目的は、リーク電流を
低減しつつオン電流を大きくできる薄膜トランジスタお
よびその製造方法を提供することにある。

【００３０】

【課題を解決するための手段】上記目的を達成するた
め、この発明の薄膜トランジスタは、半導体薄膜上に絶
縁膜を介してゲート電極が形成され、上記半導体薄膜に
ゲート電極下のチャネル領域を挟んでソース領域とドレ
イン領域が形成されている薄膜トランジスタにおいて、
上記ソース領域,ドレイン領域は、上記チャネル領域か
ら離れる方向に向って順に配置された第１の低濃度不純
物領域,第２の低濃度不純物領域および高濃度不純物領
域からなり、上記第１の低濃度不純物領域,第２の低濃
度不純物領域および高濃度不純物領域は、上記第１の低
濃度不純物領域,第２の低濃度不純物領域および高濃度
不純物領域の順にキャリア濃度が濃くなっていることを
特徴としている。

【００３１】上記構成の薄膜トランジスタによれば、チ
ャネル注入とＬＤＤ注入を組み合わせて、ＬＤＤ領域が
２つの第１,第２低濃度不純物領域からなる薄膜トラン
ジスタ構造を採用することによって、リーク電流を低減
しつつオン電流を大きくできる。

【００３２】また、一実施形態の薄膜トランジスタは、
上記ソース領域の上記第１の低濃度不純物領域の長さと
上記ドレイン領域の上記第１の低濃度不純物領域の長さ
とが略等しいことを特徴としている。

【００３３】上記実施形態の薄膜トランジスタによれ
ば、上記ソース領域の第１の低濃度不純物領域の長さと
ドレイン領域の第１の低濃度不純物領域の長さとを略等
しくすることによって、対称な特性が得られるので、ア
クティブマトリクス型液晶ディスプレイのスイッチング
素子である薄膜トランジスタを介して充放電する場合に
表示性能を向上できる。

【００３４】また、一実施形態の薄膜トランジスタは、
上記ソース領域の上記第２の低濃度不純物領域の長さと
上記ドレイン領域の上記第２の低濃度不純物領域の長さ
とが略等しいことを特徴としている。

【００３５】上記実施形態の薄膜トランジスタによれ
ば、上記ソース領域の第２の低濃度不純物領域の長さと
ドレイン領域の第２の低濃度不純物領域の長さとを略等
しくすることによって、対称な特性が得られるので、ア
クティブマトリクス型液晶ディスプレイのスイッチング
素子である薄膜トランジスタを介して充放電する場合に
表示性能を向上できる。

【００３６】また、この発明の薄膜トランジスタの製造
方法は、上記構成の薄膜トランジスタを製造する薄膜ト
ランジスタの製造方法であって、絶縁性基板上に半導体
薄膜を形成する工程と、上記半導体薄膜の中央部に第１
の導電種の不純物を導入する第１不純物導入工程と、上
記第１不純物導入工程で上記第１の導電種を導入した上
記半導体薄膜の中央部のさらに内側中央の領域上にゲー
ト電極を形成する工程と、上記半導体薄膜の上記ゲート
電極に対向する領域以外の領域に上記ゲート電極をマス
クとして第２の導電種の不純物を導入する第２不純物導
入工程と、上記第２不純物導入工程の後、上記第１不純
物導入工程で上記第１の導電種の不純物を導入した領域
を除く他の領域のうちの両端側の所定領域に第２の導電
種の不純物を導入する第３不純物導入工程とを有し、上
記第１の低濃度不純物領域,第２の低濃度不純物領域お
よび高濃度不純物領域の多数キャリアの種類が同じにな
るようにしたことを特徴としている。

【００３７】上記薄膜トランジスタの製造方法によれ
ば、絶縁性基板上に半導体薄膜を形成した後、第１不純
物導入工程で半導体薄膜の中央部に第１の導電種の不純
物を導入する。次に、上記第１不純物導入工程で上記第
１の導電種を導入した上記半導体薄膜の中央部のさらに
内側中央の領域上にゲート電極を形成した後、第２不純
物導入工程で上記半導体薄膜のゲート電極に対向する領
域以外の領域にゲート電極をマスクとして第２の導電種
の不純物を導入する。そして、上記第２不純物導入工程
の後の第３不純物導入工程で、上記第１不純物導入工程
で第１の導電種の不純物を導入した領域を除く他の領域
のうちの両端側の所定領域に第２の導電種の不純物を導
入する。上記各不純物導入工程では、上記第１の低濃度
不純物領域,第２の低濃度不純物領域および高濃度不純
物領域の多数キャリアの種類が同じになるように、不純
物の導電種と注入量を決定する。こうして、ＬＤＤ領域
が２つの第１,第２低濃度不純物領域からなる薄膜トラ
ンジスタ構造を採用することによって、リーク電流を低
減しつつオン電流を大きくできる薄膜トランジスタを実
現できる。

【００３８】

【発明の実施の形態】以下、この発明の薄膜トランジス
タおよびその製造方法を図示の実施の形態により詳細に
説明する。

【００３９】図１はこの発明の実施の一形態の薄膜トラ
ンジスタの断面図であり、１は石英基板、２は上記石英
基板１上に形成された半導体薄膜、３は上記半導体薄膜
２を覆うゲート絶縁膜、４は上記ゲート絶縁膜３上に形
成されたゲート電極である。上記半導体薄膜２は、ゲー
ト電極４に対向するチャネル領域５と、上記チャネル領
域５の両端外側に設けられた第１の低濃度不純物領域６
Ａ,６Ｂと、上記第１の低濃度不純物領域６Ａ,６Ｂの外
側に設けられた第２の低濃度不純物領域７Ａ,７Ｂと、
上記第２の低濃度不純物領域７Ａ,７Ｂの外側に設けら
れた高濃度不純物領域８Ａ,８Ｂとからなる。

【００４０】上記ＬＤＤ構造の薄膜トランジスタでは、
ソース領域,ドレイン領域をチャネル領域から離れる方
向に向って順に配置された第１の低濃度不純物領域６
Ａ,６Ｂと第２の低濃度不純物領域７Ａ,７Ｂと高濃度不
純物領域８Ａ,８Ｂで構成し、第１の低濃度不純物領域
６Ａ,６Ｂと第２の低濃度不純物領域７Ａ,７Ｂと高濃度
不純物領域８Ａ,８Ｂの多数キャリアの種類を同じと
し、チャネル領域５のみ異なる種類としている(キャリ
アの種類：ｎタイプ(電子)とｐタイプ(正孔))。

【００４１】また、多数キャリア濃度は、第１の低濃度
不純物領域６Ａ,６Ｂ、第２の低濃度不純物領域７Ａ,７
Ｂ、高濃度不純物領域８Ａ,８Ｂの順に濃くなるように
する。

【００４２】例えば、ｎチャネル型薄膜トランジスタの
場合、この実施形態の薄膜トランジスタでは、第１の低
濃度不純物領域(ｎ^--)６Ａ,６Ｂと第２の低濃度不純物
領域(ｎ^-)７Ａ,７Ｂの２段にできるので、よりゆるやか
な不純物濃度分布が実現でき、したがって電界集中が小
さくリーク電流が低減することができる。また、上記薄
膜トランジスタでは、イントリンシック領域(ｉ)の代わ
りに、キャリア数が多く低抵抗な第２の低濃度不純物領
域(ｎ^-)７Ａ,７Ｂが存在するため、オン電流Ｉonを増大
させることができる。

【００４３】図２,図３は上記薄膜トランジスタの製造
方法を示す工程図であり、以下、図２,図３に従って薄
膜トランジスタの製造方法を説明する。なお、この薄膜
トランジスタはｎチャネル型とする。

【００４４】まず、図２(a)に示すように、石英基板１
上に、ＬＰＣＶＤ法で厚さ約４５ｎｍのα−Ｓi薄膜２
ａを成膜する。このときの原料ガスにＳi₂Ｈ₆を用い
る。なお、上記α−Ｓi薄膜は、プラズマＣＶＤ法で１
５０〜２５０℃程度の温度で成膜してもよい。次に、窒
素雰囲気中で６００℃程度,２４時間の炉アニールでＰo
ly−Ｓi薄膜を大粒径化する。また、ＬＰＣＶＤ法でＰo
ly−Ｓi薄膜を成膜してもよい。必要ならば、さらにＳi
イオンをイオン注入して一旦非晶質化させ、次に、６０
０℃程度の炉アニールでＰoly−Ｓi薄膜を大粒径化す
る。さらにレーザーアニールを施して結晶性を改善して
もよい。

【００４５】次に、図２(b)に示すように、Ｐoly−Ｓi
薄膜を素子領域にパターニングして半導体薄膜２を形成
する。

【００４６】次に、図２(c)に示すように、フォトレジ
ストをマスク２０として、Ｂ⁺イオンを１×１０¹¹〜５
×１０¹²ｃｍ^-2程度のドーズ量でイオン注入Ａをする
(第１不純物導入工程)。

【００４７】次に、図２(d)に示すように、マスク２０
を除去した後、ＨＴＯ(High Temperture Oxide)を約８
０ｎｍの厚みに成膜してゲート絶縁膜３を形成する。な
お、このゲート絶縁膜は、酸化により形成してもよい。

【００４８】次に、図２(e)に示すように、ＬＰＣＶＤ
法で厚さ４００ｎｍのＰoly−Ｓi薄膜を成膜した後、塩
化ホスホリルＰＯＣｌ₃ガスから燐をドーピングし、低
抵抗Ｐoly−Ｓi薄膜を形成する。所定のパターニングを
施してゲート電極４を形成する。このとき、ゲート電極
４下のチャネル長を１.５μｍとし、チャネル幅を１μ
ｍとし、ゲート電極４の外側のイオン注入Ａの領域の長
さを０.７５μｍとする。

【００４９】次に、図２(f)に示すように、ゲート電極
４をマスクとしてセルフアライメントでイオン注入Ｂを
する(第２不純物導入工程)。このｎチャネル型薄膜トラ
ンジスタの場合は、Ｐ⁺イオンを５×１０¹²〜５×１０
¹³ｃｍ^-2程度のドーズ量で注入する。なお、Ｐ⁺イオン
の代わりにＡs⁺イオンでもよい。

【００５０】次に、図３(a)に示すように、ゲート電極
４の側面から長さ１.５μｍ、幅１μｍの領域をＬＤＤ
領域として残すようにレジスト３０を形成する。このレ
ジスト３０をマスクとしてイオン注入Ｃを行う(第３不
純物導入工程)。このとき、Ｐ⁺イオンを５×１０¹⁴〜５
×１０¹⁵ｃｍ^-2のドーズ量で注入し、高濃度不純物領域
８Ａ,８Ｂを形成する。これによって、第２の低濃度不
純物領域７Ａ,７Ｂが形成される。上記ゲート電極４の
外側のイオン注入Ｃの領域までのＬＤＤ領域(６Ａ,６
Ｂ,７Ａ,７Ｂ)の長さを１.５μｍとする。

【００５１】次に、図３(b)に示すように、常圧ＣＶＤ
法でＢＰＳＧ(ホウ素・リン・シリケート・ガラス)膜１
０を６００ｎｍの厚みで成膜する。続いて、窒素雰囲気
中で９５０℃,３０分間のアニールを施し、注入不純物
の活性化を行う。そして、ソース領域の高濃度不純物領
域８Ａ上およびドレイン領域の高濃度不純物領域８Ｂ上
に第１コンタクトホール１１,１１を開口する。その
後、ＡlＳiを約６００ｎｍの厚みで成膜し、所定の形状
にパターニングしてソース電極１２Ａ,ドレイン電極１
２Ｂを形成する。

【００５２】次に、図３(c)に示すように、プラズマＣ
ＶＤ法で厚さ約２００ｎｍのＰ−ＳiＮＯ膜１３を成膜
し、さらに厚さ約７００ｎｍのＰ−ＳiＯ膜１４を成膜
した後、アニールを施し、Ｐ−ＳiＮＯ膜１４中の水素
をＰoly−Ｓi薄膜である半導体薄膜２中に拡散させて水
素化する。

【００５３】次に、ドレイン電極１２Ｂ上に第２コンタ
クトホール１５を開口し、ＩＴＯ等からなる透明電極を
約１５０ｎｍの厚みで形成し、所定の形状にパターニン
グして、透明電極１６を形成する。

【００５４】このように、上記薄膜トランジスタの構造
は、次の以下の３つの注入の組み合わせによって実現さ
れる(注入Ａは第１不純物導入工程、注入Ｂは第２不純
物導入工程、注入Ｃは第３不純物導入工程)。

【００５５】 注入Ａ：ゲート電極の形成前の閾値電圧制御用のイオン
注入 注入Ｂ：ゲート電極の形成後の低濃度イオン注入 注入Ｃ：ゲート電極の形成後の高濃度イオン注入 また、表１は、ｎチャネル型薄膜トランジスタの場合の
注入領域と注入イオンの組み合わせについて示している
(○は注入有りを表す)。

【表１】

【００５６】なお、ｐチャネル型薄膜トランジスタの場
合は、上記表１で、Ｂ⁺(またはＢＦ ₂ ⁺)とＰ⁺(またはＡs
⁺)を入れ替えればよい。

【００５７】そして、第１の低濃度不純物領域６Ａ,６
Ｂと第２の低濃度不純物領域７Ａ,７Ｂと高濃度不純物
領域８Ａ,８Ｂの順にキャリア濃度が濃くなるようにす
るため、注入量は、 注入量Ａ：１×１０¹¹〜５×１０¹²ｃｍ^-2、 注入量Ｂ：５×１０¹²〜５×１０¹³ｃｍ^-2、 注入量Ｃ：５×１０¹⁴〜５×１０¹⁵ｃｍ^-2 の範囲内で注入Ａ＜注入Ｂ＜注入Ｃの条件を満足させ
る。

【００５８】上記薄膜トランジスタの製造方法におい
て、第１の低濃度不純物領域６Ａ,６Ｂの長さをそれぞ
れL1s,L1dとし、第２の低濃度不純物領域７Ａ,７Ｂの長
さをそれぞれL2s,L2dとすると、 L1s＝L1d または L2s＝L2d の少なくとも一方を満足させることが望ましい。これに
より、アクティブマトリクス型液晶ディスプレイのよう
に、スイッチング素子である薄膜トランジスタを介して
充放電する場合すなわち双方向で使用する場合、薄膜ト
ランジスタの特性が対称となるので、表示品位やコント
ラスト等の表示性能が向上する。

【００５９】

【発明の効果】以上より明らかなように、この発明の薄
膜トランジスタおよびその製造方法によれば、ソース領
域およびドレイン領域を第１,第２の低濃度不純物領域
を含む３段階に不純物濃度を変えることによって、従来
のＬＤＤ構造に比べ、サイズを拡大することなく、リー
ク電流の低減とオン電流の増大を同時に実現することが
できる。今後のＨＤＴＶ(High Definition TeleVisio
n；高精細テレビ)対応等の超高精細液晶ディスプレイの
ように、画素面積の微細化や画素数の増大が進むにつ
れ、この発明は、パネルの高表示品位化,高コントラス
ト化を実現する上で、益々、より顕著な効果が得られ
る。

【図面の簡単な説明】

【図１】 図１はこの発明の実施の一形態の薄膜トラン
ジスタの断面図である。

【図２】 図２は上記薄膜トランジスタの製造方法を示
す工程図である。

【図３】 図３は図２に続く上記薄膜トランジスタの製
造方法を示す工程図である。

【図４】 図４は従来の薄膜トランジスタの断面図であ
る。

【図５】 図５は上記薄膜トランジスタの製造方法を示
す工程図である。

【図６】 図６は上記薄膜トランジスタの他の製造方法
を示す工程図である。

【図７】 図７は従来の他の薄膜トランジスタの断面図
である。

【図８】 図８は上記薄膜トランジスタの製造方法を示
す工程図である。

【符号の説明】

１…石英基板、 ２…半導体薄膜、 ３…ゲート絶縁膜、 ４…ゲート電極、 ５…チャネル領域、 ６Ａ,６Ｂ…第１の低濃度不純物領域、 ７Ａ,７Ｂ…第２の低濃度不純物領域、 ８Ａ,８Ｂ…高濃度不純物領域、 １０…層間絶縁膜、 １１…第１コンタクトホール、 １２Ａ…ソース電極、 １２Ｂ…ドレイン電極、 １３…Ｐ−ＳiＮＯ膜、 １４…Ｐ−ＳiＯ膜、 １５…第２コンタクトホール。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA05 BB01 BB10 CC02 DD03 EE09 EE45 FF02 FF23 FF29 GG02 GG13 GG25 GG28 GG29 GG32 GG34 GG47 GG52 HJ01 HJ04 HJ13 HJ23 HL03 HM15 NN03 NN04 NN22 NN23 NN35 NN72 PP01 PP10 PP13 PP33 QQ11 QQ23

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体薄膜上に絶縁膜を介してゲート電
   極が形成され、上記半導体薄膜にゲート電極下のチャネ
   ル領域を挟んでソース領域とドレイン領域が形成されて
   いる薄膜トランジスタにおいて、 上記ソース領域,ドレイン領域は、上記チャネル領域か
   ら離れる方向に向って順に配置された第１の低濃度不純
   物領域,第２の低濃度不純物領域および高濃度不純物領
   域からなり、 上記第１の低濃度不純物領域,第２の低濃度不純物領域
   および高濃度不純物領域は、上記第１の低濃度不純物領
   域,第２の低濃度不純物領域および高濃度不純物領域の
   順にキャリア濃度が濃くなっていることを特徴とする薄
   膜トランジスタ。
2. 【請求項２】 請求項１に記載の薄膜トランジスタにお
   いて、 上記ソース領域の上記第１の低濃度不純物領域の長さと
   上記ドレイン領域の上記第１の低濃度不純物領域の長さ
   とが略等しいことを特徴とする薄膜トランジスタ。
3. 【請求項３】 請求項１または２に記載の薄膜トランジ
   スタにおいて、 上記ソース領域の上記第２の低濃度不純物領域の長さと
   上記ドレイン領域の上記第２の低濃度不純物領域の長さ
   とが略等しいことを特徴とする薄膜トランジスタ。
4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
   薄膜トランジスタの製造方法であって、 絶縁性基板上に半導体薄膜を形成する工程と、 上記半導体薄膜の中央部に第１の導電種の不純物を導入
   する第１不純物導入工程と、 上記第１不純物導入工程で上記第１の導電種を導入した
   上記半導体薄膜の中央部のさらに内側中央の領域上にゲ
   ート電極を形成する工程と、 上記半導体薄膜の上記ゲート電極に対向する領域以外の
   領域に上記ゲート電極をマスクとして第２の導電種の不
   純物を導入する第２不純物導入工程と、 上記第２不純物導入工程の後、上記第１不純物導入工程
   で上記第１の導電種の不純物を導入した領域を除く他の
   領域のうちの両端側の所定領域に第２の導電種の不純物
   を導入する第３不純物導入工程とを有し、 上記第１,第２,第３不純物導入工程により上記第１の低
   濃度不純物領域,第２の低濃度不純物領域および高濃度
   不純物領域の多数キャリアの種類が同じになるようにし
   たことを特徴とする薄膜トランジスタの製造方法。