JP3417402B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリッ
クス液晶ディスプレイやイメージセンサー、三次元ＬＳ
Ｉデバイスなど、絶縁性物質上に作成される薄膜半導体
装置の製造方法に関する。 【０００２】 【従来の技術】近年液晶ディスプレイの大画面化、高解
像度化に伴いその駆動方式は単純マトリックス方式から
アクティブマトリックス方式へと移行し、大容量の情報
を表示出来る様になりつつ有る。アクティブマトリック
ス方式は数十万を超える画素を有する液晶ディスプレイ
が可能で有り、各画素毎にスイッチング・トランジスタ
を形成する物で有る。 【０００３】これらのスイッチング素子は通常絶縁性物
質上に作成される薄膜トランジスタ（以下ＴＦＴと略
記）が用いられる。ＴＦＴの能動層としては、アモルフ
ァス・シリコンや多結晶シリコンが用いられるが、駆動
回路迄一体化してＴＦＴで作成しようとする場合や画素
の高密度高精細化を進める場合には動作速度の速い多結
晶シリコンが有利である。こうした多結晶シリコンを用
いたＴＦＴを画素のスイッチング素子として用いた時、
画素に対して信号を入力する所謂トランジスタのＯＮ状
態に於いてはアモルファス・シリコンＴＦＴに比べて一
桁以上高いオン電流が得られる。 【０００４】これに対して入力された信号を保持してい
るトランジスタのＯＦＦ状態では、多結晶シリコンを用
いたＴＦＴはアモルファス・シリコンＴＦＴに比べて多
量の漏洩電流ＩOFF が生じ、画質の低下を引き起こす原
因となている。 【０００５】従来この漏洩電流ＩOFF を減少させる為に
多結晶シリコンＴＦＴに於いてソース・ドレイン領域に
添加するドナー又はアクセプターとなる不純物の濃度を
変えるライト・ドープ・ドレイン法（ＬＤＤ法）が採用
されている（Ｋ．ＮＡＫＡＺＡＷＡ ｅｔ ａｌ Ｓ１
Ｄ９０ｄｉｇｅｓｔ ３１１'９０）。即ちソース領域
及びドレイン領域内に於いて取り出し電極側の領域で不
純物濃度を高くし、チャンネル側の領域で低くする構造
としたＴＦＴを作成して漏洩電流ＩOFFを減らしてい
る。 【０００６】このＬＤＤ構造を有するＴＦＴの従来技術
に依る製造方法を図２を用いて説明する。まず絶縁基板
２０１上に不純物が高濃度に添加されたソース・ドレイ
ン領域２０２を形成する。これは例えば燐添加された多
結晶シリコン膜を減圧気相化学堆積法（ＬＰＣＶＤ法）
などで形成する。（図２ａ）次に真性シリコン膜２０３
を形成し、更にゲート絶縁膜２０４を堆積後ゲート電極
２０５を形成する。（図２ｂ）その後ゲート電極２０５
をマスクとして不純物２０６を１×１０15ｌ／ｃｍ2程
度以下打ち込みＬＤＤ領域２０８及びチャンネル部２０
７を形成する。（図２ｃ）その後必要に応じて層間絶縁
膜２０９を堆積し、不純物が高濃度に添加されたソース
・ドレイン領域にコンタクト・ホールを開口し、ソース
・ドレイン取り出し電極２１０を形成してＴＦＴが完成
する。 【０００７】 【発明が解決しようとする課題】しかしながら前述した
従来技術に依るＬＤＤ作成には幾つかの問題が有る。ま
ず第一に不純物が高濃度に添加されたソース・ドレイン
領域２０２を最初に形成する為、その存在に依りＴＦＴ
の微細化が困難となる。この結果画素部に於けるＴＦＴ
のしめる面積が大きくなり、開口率が低くなって暗い画
面の液晶ディスプレイとなったり、微細化出来ぬ事から
画素数を増大出来ず、高精細な画面を提供し得ないとの
問題点が出現する。加えて工程が長い為、歩留りの低下
や製品価格を低下出来ないとの問題が有る。更に、アラ
イメントの位置合わせの都合上ＬＤＤ領域２０８の距離
が４〜５μｍと大きくなり、この為ＬＤＤ領域への添加
量が少な過ぎるとＴＦＴに寄生抵抗が生じ、オン電流値
が低下したり、多過ぎるとＬＤＤとならず、オフ漏洩電
流が増大して仕舞うとの問題点が有る。 【０００８】そこで本発明はこの様な諸問題点の解決を
目指し、その目的とする所は工程を簡略化した上でＴＦ
Ｔの微細化を進められ得るＬＤＤ構造のＴＦＴの製造方
法を提供する事に有る。 【０００９】 【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、少なくとも表面が絶縁性物質である基板
上に、半導体層を形成する工程と、該半導体層上にゲー
ト絶縁膜を形成した後、該ゲート絶縁膜上にゲート電極
を形成する工程と、前記ゲート電極端部を覆うようにレ
ジストマスクを形成して、前記半導体層上のゲート絶縁
膜を必要量だけ除去して、前記レジストマスクに覆われ
ていた領域は厚いゲート絶縁膜領域、前記レジストマス
クに覆われていなかった領域は薄いゲート絶縁膜領域と
するゲート絶縁膜除去工程と、前記厚いゲート絶縁膜領
域及び薄いゲート絶縁膜領域を介し、且つ、前記ゲート
電極をマスクとして不純物イオンを前記半導体層に導入
することにより、前記厚いゲート絶縁膜領域に対応する
前記半導体層を低濃度半導体層とし、前記薄いゲート絶
縁膜領域に対応する前記半導体層を不純物を高濃度半導
体層とし、前記低濃度半導体層と前記高濃度半導体層よ
りなるソース領域及びドレイン領域を形成する工程と、
前記半導体層、前記ゲート絶縁膜及びゲート電極上に層
間絶縁膜を形成し、前記半導体層に水素を打ち込む工程
と、当該水素を打ち込む工程後に前記層間絶縁膜にコン
タクトホールを形成する工程を有することを特徴とす
る。 【００１０】 【実施例】以下本発明に係るＴＦＴの製造方法について
実施例に基づいて詳述するが、本発明が以下の実施例に
限定される物では無い。 【００１１】図１（ａ）〜（ｄ）は本発明に依るＬＤＤ
構造を有するＭＩＳ型電界効果トランジスタを形成する
ＴＦＴの製造工程を断面で示した図で有る。まず表面が
絶縁性物質で有る基板上にシリコン膜１０１を成膜す
る。この膜厚は１５００オングストローム程度以下が好
ましいが、特に限定される必要も無い。本実施例では５
００オングストロームの膜厚に堆積する。次にゲート絶
縁膜１０２を堆積する。ここではゲート絶縁膜材として
二酸化硅素（ＳｉＯ2）膜を選び電子サイクロトロン共
鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）で１２５
０オングストロームの膜厚に堆積する。この他にも常圧
ＣＶＤ法（ＡＰＣＶＤ法）やスパッター法などでもゲー
ト絶縁膜は形成され得る。続いてゲート電極１０３を形
成する。本実施例ではゲート電極材料として３０００オ
ングストロームの膜厚を有する燐添加多結晶シリコン膜
を用いたが、これ以外にも金属材料なども可能で有る。
ゲート電極材料堆積後パターニングを行い、ゲート電極
１０３を形成する（図１（ａ））。次に不純物を高濃度
に添加したい領域上のゲート絶縁膜を必要量丈エッチン
グし、その領域上のゲート絶縁膜を薄くする（１０
４）。本実施例ではこの薄いゲート絶縁膜１０４の膜厚
をゼロとした。即ち、不純物を高濃度に添加したい領域
の上からゲート絶縁膜を完全に取り除きシリコン面を露
出させた。しかしながらゲート絶縁膜１０２の膜厚と不
純物イオン種及び、打ち込みエネルギーと、添加濃度に
応じて、薄いゲート絶縁膜１０４の膜厚を任意に変え得
る。次に添加したいイオン種１０５を該基板に打ち込む
（図１（ｂ））。本実施例では不純物イオンとして燐を
選び+Ｐ31を６０ＫｅＶで１×１０16ｌ／ｃｍ2打ち込
む。この場合ＬＳＳ理論（Ｊ．Ｌｉｎｄｈａｒｄ ｅｔ
ａｌ．Ｍａｔ．Ｆｙｓ．Ｍｅｄｄ．Ｄａｎ．Ｖｉｄ．
Ｓｅｌｓｋ３３，Ｎｏ１４，１，１９６３） 【００１２】 【化１】 に依って実効的な添加量を計算すると、シリコン中の投
影飛程ＲP＝０．０７３μｍ、投影飛程分散△ＲP＝０．
０２９８μｍでＳｉＯ2中の投影飛程ＲP＝０．０５８６
μｍ、投影飛程分散△ＲP＝０．０２１６μｍで有る
為、不純物を高濃度に添加した領域１０７では７．８×
１０15ｌ／ｃｍ2相当の打ち込み量となり、ＬＤＤ領域
１０６では１．１×１０13ｌ／ｃｍ2相当の打ち込みと
なる（図１（ｃ））。イオン打ち込み後、基板に５００
℃２時間程度の熱処理を加え、添加イオンを活性化す
る。この活性化は本実施例の如く熱に依り行っても良い
し、又レーザー光照射やラピッド・サーマル・アニーリ
ング法などで行っても良い。又、不純物元素を水素化物
を原料として、質量分析装置の付いていないイオン打ち
込み装置で添加する場合、活性化熱処理は３５０℃２時
間程度で有っても構わない。例えば燐添加を試みる場
合、ホスフィン（ＰＨ3）と水素の混合ガスを原料ガス
として、質量分析装置の付いていないイオン打ち込み装
置にてＰＨX +（Ｘ＝０、１、２、３）やＨ+、Ｈ2 +を同
時に打ち込む事で、活性化熱処理温度を３５０℃程度以
下へと低く押え、その熱処理時間も２時間程度以下と短
縮可能となる。不純物イオン活性化後、層間絶縁膜１０
８を必要に応じて堆積し、コンタクト・ホールを開口し
てアルミニウムなどで配線１０９をし、ＬＤＤ構造を有
するＴＦＴが完成する（図１（ｄ））。尚、コンタクト
・ホール開口前に質量分析装置の付いていないイオン打
ち込み装置に依り水素（Ｈ+、Ｈ2 +）を適当量打ち込ん
で、トランジスタ特性を改善しても良い。本実施例では
８０ＫｅＶのエネルギーで水素を５×１０15ｌ／ｃｍ2
打ち込んだ。 【００１３】以上説明した工程に依り製作したＴＦＴ特
性の一例Ｉds−Ｖgs曲線を図３３−ａに示した。本実施
例ではトランジスタ・サイズはＬ＝Ｗ＝１０μｍで、不
純物を高濃度に添加した領域１０７の長さが１０μｍ、
ＬＤＤ領域１０６の長さが２μｍで有った。図３３−ｂ
には比較の為従来技術に依って製作したセルフ・アライ
ンＴＦＴの電気的特性図を示した。図３より本発明のＬ
ＤＤ構造ＴＦＴはオン電流の低下は殆ど見られず、且つ
漏洩電流ＩOFFを大幅に低減させている様子が窺い知ら
れる。 【００１４】本実施例では薄いゲート絶縁膜１０４の膜
厚をゼロとしたが、この膜厚はゲート絶縁膜の膜質、膜
厚、打ち込みイオン種とその量、打ち込みエネルギー、
及び不純物を高濃度に添加する領域１０７とＬＤＤ領域
１０６との濃度比に応じて変えられ、必ずしもゼロにす
る必要は無い。本実施例では、通常ゲート絶縁膜１０２
と層間絶縁膜１０８の膜質が異なる為、ソース・ドレイ
ン領域に配線１０９を行う場合、最初に層間絶縁膜１０
８にコンタクト・ホールを開口し、次にゲート絶縁膜１
０２にコンタクト・ホールを開口した上で配線を行う等
の二回の開口作業が有り、本実施例ではそれらの内一回
を薄いゲート絶縁膜１０４の作成と兼行させた。こうし
た手法を取る事に依り、余分な工程を加える事なく、安
定なＬＤＤ構造ＴＦＴを簡便な工程で作成し得る。 【００１５】 【発明の効果】以上述べて来た様に、本発明に依ればＬ
ＤＤ構造を有するＴＦＴを二種類以上の異ったゲート絶
縁膜を作成し、その後不純物イオンを打ち込む事で、電
気的特性が良好なＬＤＤ構造を有するＴＦＴを作成出
来、しかもＴＦＴの微細化を可能とした。これに依り、
液晶ディスプレイの開口率を高めたり、高精細画素を提
供出来る等、アクティブ・マトリックス液晶ディスプレ
イの高性能化や低価格化を実現すると云う多大な効果を
有する。
クス液晶ディスプレイやイメージセンサー、三次元ＬＳ
Ｉデバイスなど、絶縁性物質上に作成される薄膜半導体
装置の製造方法に関する。 【０００２】 【従来の技術】近年液晶ディスプレイの大画面化、高解
像度化に伴いその駆動方式は単純マトリックス方式から
アクティブマトリックス方式へと移行し、大容量の情報
を表示出来る様になりつつ有る。アクティブマトリック
ス方式は数十万を超える画素を有する液晶ディスプレイ
が可能で有り、各画素毎にスイッチング・トランジスタ
を形成する物で有る。 【０００３】これらのスイッチング素子は通常絶縁性物
質上に作成される薄膜トランジスタ（以下ＴＦＴと略
記）が用いられる。ＴＦＴの能動層としては、アモルフ
ァス・シリコンや多結晶シリコンが用いられるが、駆動
回路迄一体化してＴＦＴで作成しようとする場合や画素
の高密度高精細化を進める場合には動作速度の速い多結
晶シリコンが有利である。こうした多結晶シリコンを用
いたＴＦＴを画素のスイッチング素子として用いた時、
画素に対して信号を入力する所謂トランジスタのＯＮ状
態に於いてはアモルファス・シリコンＴＦＴに比べて一
桁以上高いオン電流が得られる。 【０００４】これに対して入力された信号を保持してい
るトランジスタのＯＦＦ状態では、多結晶シリコンを用
いたＴＦＴはアモルファス・シリコンＴＦＴに比べて多
量の漏洩電流ＩOFF が生じ、画質の低下を引き起こす原
因となている。 【０００５】従来この漏洩電流ＩOFF を減少させる為に
多結晶シリコンＴＦＴに於いてソース・ドレイン領域に
添加するドナー又はアクセプターとなる不純物の濃度を
変えるライト・ドープ・ドレイン法（ＬＤＤ法）が採用
されている（Ｋ．ＮＡＫＡＺＡＷＡ ｅｔ ａｌ Ｓ１
Ｄ９０ｄｉｇｅｓｔ ３１１'９０）。即ちソース領域
及びドレイン領域内に於いて取り出し電極側の領域で不
純物濃度を高くし、チャンネル側の領域で低くする構造
としたＴＦＴを作成して漏洩電流ＩOFFを減らしてい
る。 【０００６】このＬＤＤ構造を有するＴＦＴの従来技術
に依る製造方法を図２を用いて説明する。まず絶縁基板
２０１上に不純物が高濃度に添加されたソース・ドレイ
ン領域２０２を形成する。これは例えば燐添加された多
結晶シリコン膜を減圧気相化学堆積法（ＬＰＣＶＤ法）
などで形成する。（図２ａ）次に真性シリコン膜２０３
を形成し、更にゲート絶縁膜２０４を堆積後ゲート電極
２０５を形成する。（図２ｂ）その後ゲート電極２０５
をマスクとして不純物２０６を１×１０15ｌ／ｃｍ2程
度以下打ち込みＬＤＤ領域２０８及びチャンネル部２０
７を形成する。（図２ｃ）その後必要に応じて層間絶縁
膜２０９を堆積し、不純物が高濃度に添加されたソース
・ドレイン領域にコンタクト・ホールを開口し、ソース
・ドレイン取り出し電極２１０を形成してＴＦＴが完成
する。 【０００７】 【発明が解決しようとする課題】しかしながら前述した
従来技術に依るＬＤＤ作成には幾つかの問題が有る。ま
ず第一に不純物が高濃度に添加されたソース・ドレイン
領域２０２を最初に形成する為、その存在に依りＴＦＴ
の微細化が困難となる。この結果画素部に於けるＴＦＴ
のしめる面積が大きくなり、開口率が低くなって暗い画
面の液晶ディスプレイとなったり、微細化出来ぬ事から
画素数を増大出来ず、高精細な画面を提供し得ないとの
問題点が出現する。加えて工程が長い為、歩留りの低下
や製品価格を低下出来ないとの問題が有る。更に、アラ
イメントの位置合わせの都合上ＬＤＤ領域２０８の距離
が４〜５μｍと大きくなり、この為ＬＤＤ領域への添加
量が少な過ぎるとＴＦＴに寄生抵抗が生じ、オン電流値
が低下したり、多過ぎるとＬＤＤとならず、オフ漏洩電
流が増大して仕舞うとの問題点が有る。 【０００８】そこで本発明はこの様な諸問題点の解決を
目指し、その目的とする所は工程を簡略化した上でＴＦ
Ｔの微細化を進められ得るＬＤＤ構造のＴＦＴの製造方
法を提供する事に有る。 【０００９】 【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、少なくとも表面が絶縁性物質である基板
上に、半導体層を形成する工程と、該半導体層上にゲー
ト絶縁膜を形成した後、該ゲート絶縁膜上にゲート電極
を形成する工程と、前記ゲート電極端部を覆うようにレ
ジストマスクを形成して、前記半導体層上のゲート絶縁
膜を必要量だけ除去して、前記レジストマスクに覆われ
ていた領域は厚いゲート絶縁膜領域、前記レジストマス
クに覆われていなかった領域は薄いゲート絶縁膜領域と
するゲート絶縁膜除去工程と、前記厚いゲート絶縁膜領
域及び薄いゲート絶縁膜領域を介し、且つ、前記ゲート
電極をマスクとして不純物イオンを前記半導体層に導入
することにより、前記厚いゲート絶縁膜領域に対応する
前記半導体層を低濃度半導体層とし、前記薄いゲート絶
縁膜領域に対応する前記半導体層を不純物を高濃度半導
体層とし、前記低濃度半導体層と前記高濃度半導体層よ
りなるソース領域及びドレイン領域を形成する工程と、
前記半導体層、前記ゲート絶縁膜及びゲート電極上に層
間絶縁膜を形成し、前記半導体層に水素を打ち込む工程
と、当該水素を打ち込む工程後に前記層間絶縁膜にコン
タクトホールを形成する工程を有することを特徴とす
る。 【００１０】 【実施例】以下本発明に係るＴＦＴの製造方法について
実施例に基づいて詳述するが、本発明が以下の実施例に
限定される物では無い。 【００１１】図１（ａ）〜（ｄ）は本発明に依るＬＤＤ
構造を有するＭＩＳ型電界効果トランジスタを形成する
ＴＦＴの製造工程を断面で示した図で有る。まず表面が
絶縁性物質で有る基板上にシリコン膜１０１を成膜す
る。この膜厚は１５００オングストローム程度以下が好
ましいが、特に限定される必要も無い。本実施例では５
００オングストロームの膜厚に堆積する。次にゲート絶
縁膜１０２を堆積する。ここではゲート絶縁膜材として
二酸化硅素（ＳｉＯ2）膜を選び電子サイクロトロン共
鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）で１２５
０オングストロームの膜厚に堆積する。この他にも常圧
ＣＶＤ法（ＡＰＣＶＤ法）やスパッター法などでもゲー
ト絶縁膜は形成され得る。続いてゲート電極１０３を形
成する。本実施例ではゲート電極材料として３０００オ
ングストロームの膜厚を有する燐添加多結晶シリコン膜
を用いたが、これ以外にも金属材料なども可能で有る。
ゲート電極材料堆積後パターニングを行い、ゲート電極
１０３を形成する（図１（ａ））。次に不純物を高濃度
に添加したい領域上のゲート絶縁膜を必要量丈エッチン
グし、その領域上のゲート絶縁膜を薄くする（１０
４）。本実施例ではこの薄いゲート絶縁膜１０４の膜厚
をゼロとした。即ち、不純物を高濃度に添加したい領域
の上からゲート絶縁膜を完全に取り除きシリコン面を露
出させた。しかしながらゲート絶縁膜１０２の膜厚と不
純物イオン種及び、打ち込みエネルギーと、添加濃度に
応じて、薄いゲート絶縁膜１０４の膜厚を任意に変え得
る。次に添加したいイオン種１０５を該基板に打ち込む
（図１（ｂ））。本実施例では不純物イオンとして燐を
選び+Ｐ31を６０ＫｅＶで１×１０16ｌ／ｃｍ2打ち込
む。この場合ＬＳＳ理論（Ｊ．Ｌｉｎｄｈａｒｄ ｅｔ
ａｌ．Ｍａｔ．Ｆｙｓ．Ｍｅｄｄ．Ｄａｎ．Ｖｉｄ．
Ｓｅｌｓｋ３３，Ｎｏ１４，１，１９６３） 【００１２】 【化１】 に依って実効的な添加量を計算すると、シリコン中の投
影飛程ＲP＝０．０７３μｍ、投影飛程分散△ＲP＝０．
０２９８μｍでＳｉＯ2中の投影飛程ＲP＝０．０５８６
μｍ、投影飛程分散△ＲP＝０．０２１６μｍで有る
為、不純物を高濃度に添加した領域１０７では７．８×
１０15ｌ／ｃｍ2相当の打ち込み量となり、ＬＤＤ領域
１０６では１．１×１０13ｌ／ｃｍ2相当の打ち込みと
なる（図１（ｃ））。イオン打ち込み後、基板に５００
℃２時間程度の熱処理を加え、添加イオンを活性化す
る。この活性化は本実施例の如く熱に依り行っても良い
し、又レーザー光照射やラピッド・サーマル・アニーリ
ング法などで行っても良い。又、不純物元素を水素化物
を原料として、質量分析装置の付いていないイオン打ち
込み装置で添加する場合、活性化熱処理は３５０℃２時
間程度で有っても構わない。例えば燐添加を試みる場
合、ホスフィン（ＰＨ3）と水素の混合ガスを原料ガス
として、質量分析装置の付いていないイオン打ち込み装
置にてＰＨX +（Ｘ＝０、１、２、３）やＨ+、Ｈ2 +を同
時に打ち込む事で、活性化熱処理温度を３５０℃程度以
下へと低く押え、その熱処理時間も２時間程度以下と短
縮可能となる。不純物イオン活性化後、層間絶縁膜１０
８を必要に応じて堆積し、コンタクト・ホールを開口し
てアルミニウムなどで配線１０９をし、ＬＤＤ構造を有
するＴＦＴが完成する（図１（ｄ））。尚、コンタクト
・ホール開口前に質量分析装置の付いていないイオン打
ち込み装置に依り水素（Ｈ+、Ｈ2 +）を適当量打ち込ん
で、トランジスタ特性を改善しても良い。本実施例では
８０ＫｅＶのエネルギーで水素を５×１０15ｌ／ｃｍ2
打ち込んだ。 【００１３】以上説明した工程に依り製作したＴＦＴ特
性の一例Ｉds−Ｖgs曲線を図３３−ａに示した。本実施
例ではトランジスタ・サイズはＬ＝Ｗ＝１０μｍで、不
純物を高濃度に添加した領域１０７の長さが１０μｍ、
ＬＤＤ領域１０６の長さが２μｍで有った。図３３−ｂ
には比較の為従来技術に依って製作したセルフ・アライ
ンＴＦＴの電気的特性図を示した。図３より本発明のＬ
ＤＤ構造ＴＦＴはオン電流の低下は殆ど見られず、且つ
漏洩電流ＩOFFを大幅に低減させている様子が窺い知ら
れる。 【００１４】本実施例では薄いゲート絶縁膜１０４の膜
厚をゼロとしたが、この膜厚はゲート絶縁膜の膜質、膜
厚、打ち込みイオン種とその量、打ち込みエネルギー、
及び不純物を高濃度に添加する領域１０７とＬＤＤ領域
１０６との濃度比に応じて変えられ、必ずしもゼロにす
る必要は無い。本実施例では、通常ゲート絶縁膜１０２
と層間絶縁膜１０８の膜質が異なる為、ソース・ドレイ
ン領域に配線１０９を行う場合、最初に層間絶縁膜１０
８にコンタクト・ホールを開口し、次にゲート絶縁膜１
０２にコンタクト・ホールを開口した上で配線を行う等
の二回の開口作業が有り、本実施例ではそれらの内一回
を薄いゲート絶縁膜１０４の作成と兼行させた。こうし
た手法を取る事に依り、余分な工程を加える事なく、安
定なＬＤＤ構造ＴＦＴを簡便な工程で作成し得る。 【００１５】 【発明の効果】以上述べて来た様に、本発明に依ればＬ
ＤＤ構造を有するＴＦＴを二種類以上の異ったゲート絶
縁膜を作成し、その後不純物イオンを打ち込む事で、電
気的特性が良好なＬＤＤ構造を有するＴＦＴを作成出
来、しかもＴＦＴの微細化を可能とした。これに依り、
液晶ディスプレイの開口率を高めたり、高精細画素を提
供出来る等、アクティブ・マトリックス液晶ディスプレ
イの高性能化や低価格化を実現すると云う多大な効果を
有する。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の一実施例を示す薄膜
半導体装置製造の各工程に於ける素子断面図。 【図２】（ａ）〜（ｄ）は従来技術に依る薄膜半導体装
置製造の各工程に於ける素子断面図。 【図３】本発明の効果を示す図。 【符号の説明】 １０１ シリコン膜 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 薄いゲート絶縁膜 １０５ 不純物イオン種打ち込み １０６ ＬＤＤ領域 １０７ 不純物を高濃度に添加した領域 １０８ 層間絶縁膜 １０９ 配線 ２０１ 絶縁基板 ２０２ 不純物が高濃度に添加されたソース・ドレイン
領域 ２０３ 真正シリコン膜 ２０４ ゲート絶縁膜 ２０５ ゲート電極 ２０６ 不純物イオン種打ち込み ２０７ チャンネル部 ２０８ ＬＤＤ領域 ２０９ 層間絶縁膜 ２１０ ソース・ドレイン取り出し電極
半導体装置製造の各工程に於ける素子断面図。 【図２】（ａ）〜（ｄ）は従来技術に依る薄膜半導体装
置製造の各工程に於ける素子断面図。 【図３】本発明の効果を示す図。 【符号の説明】 １０１ シリコン膜 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 薄いゲート絶縁膜 １０５ 不純物イオン種打ち込み １０６ ＬＤＤ領域 １０７ 不純物を高濃度に添加した領域 １０８ 層間絶縁膜 １０９ 配線 ２０１ 絶縁基板 ２０２ 不純物が高濃度に添加されたソース・ドレイン
領域 ２０３ 真正シリコン膜 ２０４ ゲート絶縁膜 ２０５ ゲート電極 ２０６ 不純物イオン種打ち込み ２０７ チャンネル部 ２０８ ＬＤＤ領域 ２０９ 層間絶縁膜 ２１０ ソース・ドレイン取り出し電極
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/265
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 少なくとも表面が絶縁性物質である基板
上に、半導体層を形成する工程と、 該半導体層上にゲート絶縁膜を形成した後、該ゲート絶
縁膜上にゲート電極を形成する工程と、 前記ゲート電極端部を覆うようにレジストマスクを形成
して、前記半導体層上のゲート絶縁膜を必要量だけ除去
して、前記レジストマスクに覆われていた領域は厚いゲ
ート絶縁膜領域、前記レジストマスクに覆われていなか
った領域は薄いゲート絶縁膜領域とするゲート絶縁膜除
去工程と、 前記厚いゲート絶縁膜領域及び薄いゲート絶縁膜領域を
介し、且つ、前記ゲート電極をマスクとして不純物イオ
ンを前記半導体層に導入することにより、前記厚いゲー
ト絶縁膜領域に対応する前記半導体層を低濃度半導体層
とし、前記薄いゲート絶縁膜領域に対応する前記半導体
層を不純物を高濃度半導体層とし、前記低濃度半導体層
と前記高濃度半導体層よりなるソース領域及びドレイン
領域を形成する工程と、 前記半導体層、前記ゲート絶縁膜及びゲート電極上に層
間絶縁膜を形成し、前記半導体層に水素を打ち込む工程
と、 当該水素を打ち込む工程後に前記層間絶縁膜にコンタク
トホールを形成する工程を有することを特徴とする薄膜
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117186A JP3417402B2 (ja) | 2001-04-16 | 2001-04-16 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117186A JP3417402B2 (ja) | 2001-04-16 | 2001-04-16 | 薄膜半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707091A Division JP3345756B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358155A JP2001358155A (ja) | 2001-12-26 |
| JP3417402B2 true JP3417402B2 (ja) | 2003-06-16 |
Family
ID=18967799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001117186A Expired - Lifetime JP3417402B2 (ja) | 2001-04-16 | 2001-04-16 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3417402B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493378B1 (ko) * | 2001-12-08 | 2005-06-07 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터의 제조 방법 |
| JP3858728B2 (ja) | 2002-03-04 | 2006-12-20 | セイコーエプソン株式会社 | 静電容量検出装置 |
-
2001
- 2001-04-16 JP JP2001117186A patent/JP3417402B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001358155A (ja) | 2001-12-26 |
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