JP3331642B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JP3331642B2 JP3331642B2 JP30264592A JP30264592A JP3331642B2 JP 3331642 B2 JP3331642 B2 JP 3331642B2 JP 30264592 A JP30264592 A JP 30264592A JP 30264592 A JP30264592 A JP 30264592A JP 3331642 B2 JP3331642 B2 JP 3331642B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- silicon
- impurities
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】ＬＳＩやアクティブマトリクス型
平面ディスプレイの駆動素子に用いる薄膜トランジスタ
の製造方法に関する。
平面ディスプレイの駆動素子に用いる薄膜トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】有力な平面ディスプレイであるアクティ
ブマトリクス型液晶ディスプレイは研究開発の速度を早
め、ＣＲＴ並の表示品質と画面サイズを持つまでに至っ
ている。このディスプレイの画素をスイッチングする素
子は、ほとんど薄膜トランジスタである。アモルファス
シリコンを活性層に利用した薄膜トランジスタは、オン
状態における電流が小さいものの、オフ状態のリーク電
流が著しく小さいために、オン／オフ比が７から８桁も
ある優れた画素スイッチング素子である。従来の画素サ
イズは１００から２００μｍで、画素密度は１００個／
ｍｍ2 程度であった。
ブマトリクス型液晶ディスプレイは研究開発の速度を早
め、ＣＲＴ並の表示品質と画面サイズを持つまでに至っ
ている。このディスプレイの画素をスイッチングする素
子は、ほとんど薄膜トランジスタである。アモルファス
シリコンを活性層に利用した薄膜トランジスタは、オン
状態における電流が小さいものの、オフ状態のリーク電
流が著しく小さいために、オン／オフ比が７から８桁も
ある優れた画素スイッチング素子である。従来の画素サ
イズは１００から２００μｍで、画素密度は１００個／
ｍｍ2 程度であった。
【０００３】ところが、ワークステーションや高品位テ
レビジョンのように、画素密度が１０００個／ｍｍ2 と
高密度である場合、アモルファスシリコン薄膜トランジ
スタでは、オン状態の電流が不足する。そこで、この電
流がアモルファスシリコン型薄膜トランジスタの１０か
ら１００倍もある多結晶シリコンを活性層に利用した薄
膜トランジスタを画素のスイッチング素子に用いた液晶
ディスプレイが研究されている。
レビジョンのように、画素密度が１０００個／ｍｍ2 と
高密度である場合、アモルファスシリコン薄膜トランジ
スタでは、オン状態の電流が不足する。そこで、この電
流がアモルファスシリコン型薄膜トランジスタの１０か
ら１００倍もある多結晶シリコンを活性層に利用した薄
膜トランジスタを画素のスイッチング素子に用いた液晶
ディスプレイが研究されている。
【０００４】この多結晶シリコン型の薄膜トランジスタ
は、オン電流は申し分ないが、リーク電流が非常に大き
く、理想的な画素のスイッチング素子ではなかった。そ
のためこのリーク電流を防止する従来の方法として、図
２の工程図に示す方法があった。
は、オン電流は申し分ないが、リーク電流が非常に大き
く、理想的な画素のスイッチング素子ではなかった。そ
のためこのリーク電流を防止する従来の方法として、図
２の工程図に示す方法があった。
【０００５】この方法は次の通りである。図２（ａ）に
示したように、ガラス基板２０１上に不純物拡散防止の
パッシベーション膜２０２を被着形成し、ソース・ドレ
イン領域となる島状のシリコン薄膜２０３を被着形成
し、次に薄膜トランジスタの活性層となるシリコン層２
０４を被着形成し、次に、ゲート絶縁膜である酸化シリ
コン層２０５を、シリコン層２０４を覆うように被着形
成する。次にゲート電極材料となる導電性薄膜を被着形
成し、ゲート電極形状にレジスト２０７を形成したとこ
ろで、エッチングしてゲート電極２０６を形成する。次
に（ｂ）の様にレジスト２０７を残したまま、イオン注
入法２０８でソース領域２０９とドレイン領域２１０に
不純物を注入する。次に（ｃ）の様にレジスト２０７を
残したままゲート電極の側面をエッチングし、やや細い
ゲート電極２１１を形成し、（ｄ）の様にレジストを除
去する。次に、第２回目のイオン注入２１２で、第１回
目のイオン注入２０８よりも少ない量の不純物をソース
・ドレイン領域に注入する。領域２１３はソース・ドレ
イン領域の他の部分より不純物の注入量が少ない、いわ
ゆるＬＤＤ構造となっている。さらに（ｅ）の様に層間
絶縁膜２１４、２１６や配線２１５、２１７を形成して
薄膜トランジスタを形成していた。
示したように、ガラス基板２０１上に不純物拡散防止の
パッシベーション膜２０２を被着形成し、ソース・ドレ
イン領域となる島状のシリコン薄膜２０３を被着形成
し、次に薄膜トランジスタの活性層となるシリコン層２
０４を被着形成し、次に、ゲート絶縁膜である酸化シリ
コン層２０５を、シリコン層２０４を覆うように被着形
成する。次にゲート電極材料となる導電性薄膜を被着形
成し、ゲート電極形状にレジスト２０７を形成したとこ
ろで、エッチングしてゲート電極２０６を形成する。次
に（ｂ）の様にレジスト２０７を残したまま、イオン注
入法２０８でソース領域２０９とドレイン領域２１０に
不純物を注入する。次に（ｃ）の様にレジスト２０７を
残したままゲート電極の側面をエッチングし、やや細い
ゲート電極２１１を形成し、（ｄ）の様にレジストを除
去する。次に、第２回目のイオン注入２１２で、第１回
目のイオン注入２０８よりも少ない量の不純物をソース
・ドレイン領域に注入する。領域２１３はソース・ドレ
イン領域の他の部分より不純物の注入量が少ない、いわ
ゆるＬＤＤ構造となっている。さらに（ｅ）の様に層間
絶縁膜２１４、２１６や配線２１５、２１７を形成して
薄膜トランジスタを形成していた。
【０００６】
【発明が解決しようとする課題】ところが、従来の方法
では次のような問題点があった。
では次のような問題点があった。
【０００７】基板が、歪点が７００℃程度のハードガラ
スの場合、全体のプロセスは６００℃以下にする必要が
ある。すると、イオン注入されたソース・ドレイン領域
の不純物を活性化する方法として、レーザビ−ムの照
射、６００℃の５時間程度の長時間アニールが考えられ
る。
スの場合、全体のプロセスは６００℃以下にする必要が
ある。すると、イオン注入されたソース・ドレイン領域
の不純物を活性化する方法として、レーザビ−ムの照
射、６００℃の５時間程度の長時間アニールが考えられ
る。
【０００８】ところが、レーザビ−ムの照射ではソース
・ドレイン領域は加熱するが、ゲート電極で隠されたチ
ャンネル領域にはレーザビ−ムが照射されないため、ソ
ース・ドレイン領域とチャンネル領域の境界で結晶相の
不整合が発生し、ＬＤＤ構造でありながら、かえってリ
ーク電流が増加してしまう欠点があった。
・ドレイン領域は加熱するが、ゲート電極で隠されたチ
ャンネル領域にはレーザビ−ムが照射されないため、ソ
ース・ドレイン領域とチャンネル領域の境界で結晶相の
不整合が発生し、ＬＤＤ構造でありながら、かえってリ
ーク電流が増加してしまう欠点があった。
【０００９】また、６００℃、５時間のアニールでは、
スループットが非常に低く量産に不向きなばかりか、チ
ャンネルシリコン層中の結晶欠陥を補償している水素粒
子が脱離してしまうため、アニール後に、水素プラズマ
処理をする必要があり、工程の増加をもたらす欠点があ
った。
スループットが非常に低く量産に不向きなばかりか、チ
ャンネルシリコン層中の結晶欠陥を補償している水素粒
子が脱離してしまうため、アニール後に、水素プラズマ
処理をする必要があり、工程の増加をもたらす欠点があ
った。
【００１０】さらに、液晶ディスプレイに用いられる薄
膜トランジスタのゲート絶縁膜は１２０ｎｍ程度の厚み
であるので、イオン注入のための加速電圧は１００ｋＶ
となり、特殊で大型で高価なイオン注入装置を使わなけ
ればならない欠点があった。
膜トランジスタのゲート絶縁膜は１２０ｎｍ程度の厚み
であるので、イオン注入のための加速電圧は１００ｋＶ
となり、特殊で大型で高価なイオン注入装置を使わなけ
ればならない欠点があった。
【００１１】さらに、図２（ｅ）の工程で、ゲート電極
２０６の側面をドライエッチングする際に、高エネルギ
ーのエッチングガスのため、ゲート絶縁膜が損傷を受
け、薄膜トランジスタの電気的特性が劣化する問題点が
あった。
２０６の側面をドライエッチングする際に、高エネルギ
ーのエッチングガスのため、ゲート絶縁膜が損傷を受
け、薄膜トランジスタの電気的特性が劣化する問題点が
あった。
【００１２】そこで、薄膜トランジスタのリーク電流の
発生を防止しながら、上記の欠点を克服する薄膜トラン
ジスタの製造方法が求められている。
発生を防止しながら、上記の欠点を克服する薄膜トラン
ジスタの製造方法が求められている。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のアクティブマトリクス基板の製造方法
は、基板上に絶縁膜を形成する工程と、該絶縁膜上に第
１の半導体膜を島状に２つ形成する工程と、前記２つの
第１の半導体膜の間に有機薄膜パターンを形成する工程
と、前記第１の半導体膜と前記有機薄膜パターンとが形
成されていない領域の前記絶縁膜及び前記第１の半導体
膜に不純物を注入する工程と、前記有機薄膜パターンを
除去する工程と、前記第１の半導体膜及び前記絶縁膜上
に第２の半導体膜を形成する工程と、該第２の半導体膜
にエネルギービームまたは光を照射して前記第1の半導
体膜及び絶縁膜から第２の半導体膜に不純物を拡散させ
る工程とを有し、前記絶縁膜のうち不純物が注入されて
いない部分に接する前記第２の半導体膜の領域がチャネ
ルとなり、前記不純物が注入された絶縁膜に接する前記
第２の半導体膜の領域の不純物濃度が、前記第１の半導
体膜の不純物濃度よりも少ないことを特徴とする。
めに、本発明のアクティブマトリクス基板の製造方法
は、基板上に絶縁膜を形成する工程と、該絶縁膜上に第
１の半導体膜を島状に２つ形成する工程と、前記２つの
第１の半導体膜の間に有機薄膜パターンを形成する工程
と、前記第１の半導体膜と前記有機薄膜パターンとが形
成されていない領域の前記絶縁膜及び前記第１の半導体
膜に不純物を注入する工程と、前記有機薄膜パターンを
除去する工程と、前記第１の半導体膜及び前記絶縁膜上
に第２の半導体膜を形成する工程と、該第２の半導体膜
にエネルギービームまたは光を照射して前記第1の半導
体膜及び絶縁膜から第２の半導体膜に不純物を拡散させ
る工程とを有し、前記絶縁膜のうち不純物が注入されて
いない部分に接する前記第２の半導体膜の領域がチャネ
ルとなり、前記不純物が注入された絶縁膜に接する前記
第２の半導体膜の領域の不純物濃度が、前記第１の半導
体膜の不純物濃度よりも少ないことを特徴とする。
【００１４】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１５】図１（ａ）に示すように例えば透明なガラ
ス基板などの絶縁基板１０１上に、化学気相成長法によ
り酸化シリコン膜１０２を２００ｎｍ形成し、モノシラ
ンを反応ガスに使った減圧化学気相成長法により形成温
度５００〜６００℃で、１５０ｎｍの厚みのシリコン膜
を上記酸化シリコン膜１０２上に被着形成し、リソグラ
フィー法によりパターニングして島状のシリコン膜１０
３を形成する。
ス基板などの絶縁基板１０１上に、化学気相成長法によ
り酸化シリコン膜１０２を２００ｎｍ形成し、モノシラ
ンを反応ガスに使った減圧化学気相成長法により形成温
度５００〜６００℃で、１５０ｎｍの厚みのシリコン膜
を上記酸化シリコン膜１０２上に被着形成し、リソグラ
フィー法によりパターニングして島状のシリコン膜１０
３を形成する。
【００１６】次に、図１（ｂ）に示すように、パターニ
ングした厚みが１μｍの有機薄膜１０４を２つの島状の
シリコン膜１０３の間に、被着形成する。この有機薄膜
はレジストやポリイミド膜が使えるばかりか、イオン注
入の阻止能力がある薄膜ならば何でも良い。次に、酸化
シリコン膜１０２、シリコン膜１０３と有機薄膜１０４
が形成された上記のガラス基板表面に、イオン注入法１
０５により不純物をシリコン膜１０３と酸化シリコン膜
１０２に注入する。不純物のイオンが31Ｐ+である場
合、注入量は３×１０15ｃｍ2であり、注入のための加
速電圧は３５ｋＶである。また、不純物のイオンが11Ｂ
+である場合、注入量は３×１０15ｃｍ2であり、注入の
ための加速電圧は４０ｋＶである。
ングした厚みが１μｍの有機薄膜１０４を２つの島状の
シリコン膜１０３の間に、被着形成する。この有機薄膜
はレジストやポリイミド膜が使えるばかりか、イオン注
入の阻止能力がある薄膜ならば何でも良い。次に、酸化
シリコン膜１０２、シリコン膜１０３と有機薄膜１０４
が形成された上記のガラス基板表面に、イオン注入法１
０５により不純物をシリコン膜１０３と酸化シリコン膜
１０２に注入する。不純物のイオンが31Ｐ+である場
合、注入量は３×１０15ｃｍ2であり、注入のための加
速電圧は３５ｋＶである。また、不純物のイオンが11Ｂ
+である場合、注入量は３×１０15ｃｍ2であり、注入の
ための加速電圧は４０ｋＶである。
【００１７】図１（ｃ）に示したように、このイオン注
入により有機薄膜１０４に覆われていない領域の酸化シ
リコン膜１０６、１０８と島上のシリコン膜１０７に不
純物が注入され、有機薄膜１０４に覆われたシリコン膜
１０９には不純物は注入されない。また、目的に応じ
て、31Ｐ+と11Ｂ+はマスクを使用して選択的に注入して
も良い。
入により有機薄膜１０４に覆われていない領域の酸化シ
リコン膜１０６、１０８と島上のシリコン膜１０７に不
純物が注入され、有機薄膜１０４に覆われたシリコン膜
１０９には不純物は注入されない。また、目的に応じ
て、31Ｐ+と11Ｂ+はマスクを使用して選択的に注入して
も良い。
【００１８】次に図１（ｄ）に示したように、有機薄膜
１０４を剥離し、さらにシリコン膜を５０ｎｍの厚みで
基板上に被着形成し、リソグラフィー法によりパターニ
ングする。シリコン膜の形成法は、モノシランを反応ガ
スにした減圧化学気相成長法あるいは、プラズマ化学気
相成長法や、スパッタ法、蒸着法などで形成できる。い
ずれの形成方法であっても本発明を応用できる。このシ
リコン膜１１０は複数の不純物を含んだ島状のシリコン
膜１０７をつなぐように形成される。
１０４を剥離し、さらにシリコン膜を５０ｎｍの厚みで
基板上に被着形成し、リソグラフィー法によりパターニ
ングする。シリコン膜の形成法は、モノシランを反応ガ
スにした減圧化学気相成長法あるいは、プラズマ化学気
相成長法や、スパッタ法、蒸着法などで形成できる。い
ずれの形成方法であっても本発明を応用できる。このシ
リコン膜１１０は複数の不純物を含んだ島状のシリコン
膜１０７をつなぐように形成される。
【００１９】次に、図１（ｅ）に示したように、シリコ
ン膜１１０にエネルギービームを照射して、シリコン膜
を結晶化する。エネルギービームとしては、Ｆ2 エキシ
マレーザ、ＡｒＦエキシマレーザ、ＫｒＦエキシマレー
ザ、ＸｅＣｌエキシマレーザなどのレーザビ−ムが便利
であるが、高エネルギーのアークランプ光や電子ビ−ム
であっても本発明を応用できる。このエネルギービーム
がＸｅＣｌエキシマレーザの場合のレーザ照射条件は、
シリコン膜１１０表面上のエネルギー密度が、２８０ｍ
Ｊｃｍ-2であり、基板は真空中に設置してレーザビーム
を照射することが望ましい。
ン膜１１０にエネルギービームを照射して、シリコン膜
を結晶化する。エネルギービームとしては、Ｆ2 エキシ
マレーザ、ＡｒＦエキシマレーザ、ＫｒＦエキシマレー
ザ、ＸｅＣｌエキシマレーザなどのレーザビ−ムが便利
であるが、高エネルギーのアークランプ光や電子ビ−ム
であっても本発明を応用できる。このエネルギービーム
がＸｅＣｌエキシマレーザの場合のレーザ照射条件は、
シリコン膜１１０表面上のエネルギー密度が、２８０ｍ
Ｊｃｍ-2であり、基板は真空中に設置してレーザビーム
を照射することが望ましい。
【００２０】図１（ｆ）に示したように、このエネルギ
ービームの照射の結果シリコン膜１１０は結晶化すると
共に、不純物を含んだ酸化シリコン膜１０６と不純物を
含んだシリコン膜１０７から不純物が拡散し、不純物を
含んだ多結晶シリコン膜１１２が形成される。不純物を
含んだ酸化シリコン膜１０６から、シリコン膜１１０へ
の不純物の拡散は少なく、不純物を含む多結晶シリコン
膜１１２の不純物の濃度は、不純物を含んだ酸化シリコ
ン膜１０６の１００分の１から１０分の１である。同時
に不純物を含まない酸化シリコン膜を覆っているシリコ
ン膜は、不純物を含まない多結晶シリコン膜１１３にな
る。
ービームの照射の結果シリコン膜１１０は結晶化すると
共に、不純物を含んだ酸化シリコン膜１０６と不純物を
含んだシリコン膜１０７から不純物が拡散し、不純物を
含んだ多結晶シリコン膜１１２が形成される。不純物を
含んだ酸化シリコン膜１０６から、シリコン膜１１０へ
の不純物の拡散は少なく、不純物を含む多結晶シリコン
膜１１２の不純物の濃度は、不純物を含んだ酸化シリコ
ン膜１０６の１００分の１から１０分の１である。同時
に不純物を含まない酸化シリコン膜を覆っているシリコ
ン膜は、不純物を含まない多結晶シリコン膜１１３にな
る。
【００２１】一方、チャネルシリコン膜に隣接する不純
物を含む多結晶シリコン膜は、ソース・ドレイン領域よ
りも、１００分の１から１０分の１の濃度であるが、チ
ャネルシリコン膜と、高濃度の不純物を含むシリコン層
の距離が２μｍ程度であれば、寄生抵抗にならない。
物を含む多結晶シリコン膜は、ソース・ドレイン領域よ
りも、１００分の１から１０分の１の濃度であるが、チ
ャネルシリコン膜と、高濃度の不純物を含むシリコン層
の距離が２μｍ程度であれば、寄生抵抗にならない。
【００２２】次に図１（ｇ）に示すように、シリコン膜
を覆うように酸化シリコンでできたゲート絶縁膜１１４
を被着形成する。この酸化シリコン膜の形成方法は、モ
ノシランと酸素を反応ガスにした電子サイクロトロン共
鳴化学気相成長法、常圧化学気相成長法、テトラエトキ
シシランを反応ガスにした減圧化学気相成長法、スパッ
タ法などの方法により形成できる。このゲート絶縁膜厚
みは１２０ｎｍの厚みである。
を覆うように酸化シリコンでできたゲート絶縁膜１１４
を被着形成する。この酸化シリコン膜の形成方法は、モ
ノシランと酸素を反応ガスにした電子サイクロトロン共
鳴化学気相成長法、常圧化学気相成長法、テトラエトキ
シシランを反応ガスにした減圧化学気相成長法、スパッ
タ法などの方法により形成できる。このゲート絶縁膜厚
みは１２０ｎｍの厚みである。
【００２３】さらに、ゲート絶縁膜１１４上に金属薄膜
を被着形成しリソグラフィー法によりパターンニングし
てゲート電極１１５を形成する。金属薄膜はＡｌ、Ｍ
ｏ、Ｔａ、Ｃｒ、Ｃｕ、Ａｇなどの金属を使用すること
ができ、厚みは金属薄膜の比抵抗と、必要とするゲート
電極の抵抗から決められる。このゲート電極は液晶表示
体のアクティブマトリクス基板のゲートバスラインと共
通である。ゲート電極１１５は不純物を含んだ多結晶シ
リコン膜１１２と１μｍ程度の重なりを持って形成す
る。このゲート電極の材質は金属薄膜ばかりでなく、導
電性のある半導体でも良い。
を被着形成しリソグラフィー法によりパターンニングし
てゲート電極１１５を形成する。金属薄膜はＡｌ、Ｍ
ｏ、Ｔａ、Ｃｒ、Ｃｕ、Ａｇなどの金属を使用すること
ができ、厚みは金属薄膜の比抵抗と、必要とするゲート
電極の抵抗から決められる。このゲート電極は液晶表示
体のアクティブマトリクス基板のゲートバスラインと共
通である。ゲート電極１１５は不純物を含んだ多結晶シ
リコン膜１１２と１μｍ程度の重なりを持って形成す
る。このゲート電極の材質は金属薄膜ばかりでなく、導
電性のある半導体でも良い。
【００２４】次に図１（ｈ）に示すように、ゲート絶縁
膜１１４とゲート電極１１５を覆うように酸化シリコン
膜でできた第１の層間絶縁膜１１６を３００ｎｍの厚み
で被着形成し、次に不純物を含んだシリコン膜１０７上
に配線のためのコンタクトホールをあけて、ソース電極
１１７を形成する。このソース電極１１７はアクティブ
マトリクス基板のソースバスラインと共通である。さら
に、このソース電極１１７を覆うように第２の層間絶縁
膜１１８を２０ｎｍの膜厚で被着形成し、配線のための
コンタクトホールを形成して、ドレイン電極を形成す
る。薄膜トランジスタを画素のスイッチング素子に用い
る際には、このドレイン電極はすず・インジウム酸化膜
などの材料でできた透明電極であり、ＣＭＯＳ回路を構
成する素子に用いられる場合には、ソース電極と同じ材
質でよい。
膜１１４とゲート電極１１５を覆うように酸化シリコン
膜でできた第１の層間絶縁膜１１６を３００ｎｍの厚み
で被着形成し、次に不純物を含んだシリコン膜１０７上
に配線のためのコンタクトホールをあけて、ソース電極
１１７を形成する。このソース電極１１７はアクティブ
マトリクス基板のソースバスラインと共通である。さら
に、このソース電極１１７を覆うように第２の層間絶縁
膜１１８を２０ｎｍの膜厚で被着形成し、配線のための
コンタクトホールを形成して、ドレイン電極を形成す
る。薄膜トランジスタを画素のスイッチング素子に用い
る際には、このドレイン電極はすず・インジウム酸化膜
などの材料でできた透明電極であり、ＣＭＯＳ回路を構
成する素子に用いられる場合には、ソース電極と同じ材
質でよい。
【００２５】上記の実施例では、チャンネルシリコン膜
は不純物を含まない場合であったが、シリコン膜の結晶
状態とゲート絶縁膜の酸化シリコン膜の性質によって
は、酸化シリコン−シリコン界面に電荷が蓄積するの
で、薄膜トランジスタのトランジスタのサブスレッショ
ルド特性の閾値の調整が必要になる場合がある。この時
には、チャンネルシリコン膜にも微量のリンあるいはホ
ウ素を含ませる工程をゲート絶縁膜形成前に加えても良
い。
は不純物を含まない場合であったが、シリコン膜の結晶
状態とゲート絶縁膜の酸化シリコン膜の性質によって
は、酸化シリコン−シリコン界面に電荷が蓄積するの
で、薄膜トランジスタのトランジスタのサブスレッショ
ルド特性の閾値の調整が必要になる場合がある。この時
には、チャンネルシリコン膜にも微量のリンあるいはホ
ウ素を含ませる工程をゲート絶縁膜形成前に加えても良
い。
【００２６】以上の工程により本発明の薄膜トランジス
タが製造される。
タが製造される。
【００２７】本発明により製造されたＮ型の薄膜トラン
ジスタのサブスレッショルド特性を、従来のものも併せ
て図３に示した。
ジスタのサブスレッショルド特性を、従来のものも併せ
て図３に示した。
【００２８】従来では、ゲート電圧がオフ状態で、リー
ク電流の極小値が大きく、ゲート電圧がよりマイナスに
なるに従ってリーク電流が多くなるが、本発明の薄膜ト
ランジスタではリーク電流が非常に小さくなり、リーク
電流のゲート電圧依存性が殆どなくなった。
ク電流の極小値が大きく、ゲート電圧がよりマイナスに
なるに従ってリーク電流が多くなるが、本発明の薄膜ト
ランジスタではリーク電流が非常に小さくなり、リーク
電流のゲート電圧依存性が殆どなくなった。
【００２９】チャンネルシリコン膜に隣接する不純物を
含む多結晶シリコン膜は、ソース・ドレイン領域より
も、１００分の１から１０分の１の濃度であるので、ゲ
ート電極と１μｍの重なりがあっても、小さな電気的容
量となり、この構造の薄膜トランジスタを画素のスイッ
チング素子に利用しても、高速にスイッチングできるば
かりか、寄生容量が原因で画素に印加される電位が変化
することがないので高品位の画像が得られる。
含む多結晶シリコン膜は、ソース・ドレイン領域より
も、１００分の１から１０分の１の濃度であるので、ゲ
ート電極と１μｍの重なりがあっても、小さな電気的容
量となり、この構造の薄膜トランジスタを画素のスイッ
チング素子に利用しても、高速にスイッチングできるば
かりか、寄生容量が原因で画素に印加される電位が変化
することがないので高品位の画像が得られる。
【００３０】また、チャンネルシリコン膜に隣接する不
純物を含んだ多結晶シリコン膜の不純物の濃度が適度に
少ないので、ドレインとチャンネル境界部に掛かるゲー
ト電極からの電界が小さいので、リーク電流の発生が極
めて低く抑えられるので、画素のスイッチング素子に用
いた場合、コントラストの高い表示が得られ、またこれ
をＣＭＯＳ回路に用いた場合には、極めて高速の回路を
構成することができる。
純物を含んだ多結晶シリコン膜の不純物の濃度が適度に
少ないので、ドレインとチャンネル境界部に掛かるゲー
ト電極からの電界が小さいので、リーク電流の発生が極
めて低く抑えられるので、画素のスイッチング素子に用
いた場合、コントラストの高い表示が得られ、またこれ
をＣＭＯＳ回路に用いた場合には、極めて高速の回路を
構成することができる。
【００３１】基板が、歪点が７００℃程度のハードガラ
スの場合、全体のプロセスは６００℃以下にする必要が
ある。すると、イオン注入されたソース・ドレイン領域
の不純物を活性化する方法として、レーザビ−ムの照
射、６００℃の５時間程度の長時間アニールが考えられ
る。レーザビ−ムの照射で、チャンネルシリコン層の結
晶化とソース・ドレイン領域シリコン膜の結晶化を同時
に行うため、ソース・ドレイン領域とチャンネル領域の
境界で結晶相の不整合が全く発生しないので、良好なＬ
ＤＤ構造を維持できるためで、非常にリーク電流が低い
薄膜トランジスタを形成することができる。
スの場合、全体のプロセスは６００℃以下にする必要が
ある。すると、イオン注入されたソース・ドレイン領域
の不純物を活性化する方法として、レーザビ−ムの照
射、６００℃の５時間程度の長時間アニールが考えられ
る。レーザビ−ムの照射で、チャンネルシリコン層の結
晶化とソース・ドレイン領域シリコン膜の結晶化を同時
に行うため、ソース・ドレイン領域とチャンネル領域の
境界で結晶相の不整合が全く発生しないので、良好なＬ
ＤＤ構造を維持できるためで、非常にリーク電流が低い
薄膜トランジスタを形成することができる。
【００３２】１回のイオン注入工程で、ＬＤＤ構造の薄
膜トランジスタを作成することが可能になるので、製造
プロセスの簡略化及び低コスト化に大きな効果を有す
る。さらに、スループットが非常に低く量産性に不向き
な、処理温度６００℃、５時間の様な工程がないため、
生産性を著しく高くすることができる。
膜トランジスタを作成することが可能になるので、製造
プロセスの簡略化及び低コスト化に大きな効果を有す
る。さらに、スループットが非常に低く量産性に不向き
な、処理温度６００℃、５時間の様な工程がないため、
生産性を著しく高くすることができる。
【００３３】さらに、ゲート絶縁膜形成後に、チャンネ
ルシリコン層中の結晶欠陥を補償している水素粒子が脱
離してしまうような４００℃以上の熱工程がないため、
水素プラズマ処理をする必要がなくなり、工程の減少を
もたらす利点が生じた。
ルシリコン層中の結晶欠陥を補償している水素粒子が脱
離してしまうような４００℃以上の熱工程がないため、
水素プラズマ処理をする必要がなくなり、工程の減少を
もたらす利点が生じた。
【００３４】さらに、液晶ディスプレイに用いられる薄
膜トランジスタのゲート絶縁膜は１２０ｎｍ程度の厚み
であるのにもかかわらず、ソース・ドレイン領域の形成
は、ゲート絶縁膜形成前の工程であるため、特殊で大型
で高価なイオン注入装置を使用することなく、低加速電
圧の低価格のイオン注入装置を使えばよいので、製品の
コストダウンをもたらす利点がある。
膜トランジスタのゲート絶縁膜は１２０ｎｍ程度の厚み
であるのにもかかわらず、ソース・ドレイン領域の形成
は、ゲート絶縁膜形成前の工程であるため、特殊で大型
で高価なイオン注入装置を使用することなく、低加速電
圧の低価格のイオン注入装置を使えばよいので、製品の
コストダウンをもたらす利点がある。
【００３５】さらに、シリコン膜の形成をプラズマ化学
気相成長法やスパッタ法を用いれば、薄膜トランジスタ
の製造の全体の工程を３００℃以下にすることができる
ため、歪点が５００℃程度のガラス基板を利用すること
ができ、アクティブマトリクス基板の製造コストを大幅
に低減できるという大きな効果を有する。
気相成長法やスパッタ法を用いれば、薄膜トランジスタ
の製造の全体の工程を３００℃以下にすることができる
ため、歪点が５００℃程度のガラス基板を利用すること
ができ、アクティブマトリクス基板の製造コストを大幅
に低減できるという大きな効果を有する。
【００３６】さらに、図２（ｅ）のようなＬＤＤ構造の
ための、高エネルギーのエッチングガスでゲート電極２
０６の側面をドライエッチングするような工程がないた
め、ゲート絶縁膜に損傷が発生することもないので、良
好な電気特性の薄膜トランジスタを実現できる。
ための、高エネルギーのエッチングガスでゲート電極２
０６の側面をドライエッチングするような工程がないた
め、ゲート絶縁膜に損傷が発生することもないので、良
好な電気特性の薄膜トランジスタを実現できる。
【発明の効果】以上本発明によれば、不純物の注入工程
を増やさずに、チャンネルに接して不純物の少ない領域
を形成できるので、生産性を高くすると共に薄膜トラン
ジスタのリーク電流を低減することができる。
を増やさずに、チャンネルに接して不純物の少ない領域
を形成できるので、生産性を高くすると共に薄膜トラン
ジスタのリーク電流を低減することができる。
【図１】 本発明の薄膜トランジスタの工程図。
【図２】 従来のの薄膜トランジスタの工程図。
【図３】 Ｎ型薄膜トランジスタのサブスレッショルド
特性を示す図。
特性を示す図。
１０１…ガラス基板 １０２…酸化シリコン膜 １０３…島状のシリコン膜 １０４…有機薄膜 １０５…イオン注入 １０６…不純物を含んだ酸化シリコン膜 １０７…不純物を含んだシリコン膜 １０８…不純物を含んだシリコン膜 １０９…不純物を含まない酸化シリコン膜 １１０…シリコン膜 １１１…レーザビーム １１２…不純物を含んだ多結晶シリコン膜 １１３…不純物を含まない多結晶シリコン膜 １１４…ゲート絶縁膜 １１５…ゲート電極 １１６…第１の層間絶縁膜 １１７…ソース電極 １１８…第２の層間絶縁膜 １１９…ドレイン電極 ２０１…ガラス基板 ２０２…パッシベーション膜 ２０３…シリコン膜 ２０４…シリコン膜 ２０５…ゲート絶縁膜 ２０６…ゲート電極 ２０７…有機薄膜 ２０８…第１のイオン注入 ２０９…高濃度の不純物を含むシリコン膜 ２１０…高濃度の不純物を含むシリコン膜 ２１１…エッチングにより細らせたゲート電極 ２１２…第２のイオン注入 ２１３…低濃度の不純物を含むシリコン膜 ２１４…第１の層間絶縁膜 ２１５…ソース電極 ２１６…第２の層間絶縁膜 ２１７…ドレイン電極
フロントページの続き (56)参考文献 特開 平４−315441（ＪＰ，Ａ) 特開 昭58−118154（ＪＰ，Ａ) 特開 昭58−164268（ＪＰ，Ａ) 特開 昭62−214668（ＪＰ，Ａ) 特開 平４−237161（ＪＰ，Ａ) 特開 平４−278546（ＪＰ，Ａ) 特開 平１−100971（ＪＰ，Ａ) 特開 平２−84773（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 29/786
Claims (1)
- 【請求項１】基板上に絶縁膜を形成する工程と、該絶縁
膜上に第１の半導体膜を島状に２つ形成する工程と、前
記２つの第１の半導体膜の間に有機薄膜パターンを形成
する工程と、前記第１の半導体膜と前記有機薄膜パター
ンとが形成されていない領域の前記絶縁膜及び前記第１
の半導体膜に不純物を注入する工程と、前記有機薄膜パ
ターンを除去する工程と、前記第１の半導体膜及び前記
絶縁膜上に第２の半導体膜を形成する工程と、該第２の
半導体膜にエネルギービームまたは光を照射して前記第
1の半導体膜及び絶縁膜から第２の半導体膜に不純物を
拡散させる工程とを有し、前記絶縁膜のうち不純物が注
入されていない部分に接する前記第２の半導体膜の領域
がチャネルとなり、前記不純物が注入された絶縁膜に接
する前記第２の半導体膜の領域の不純物濃度が、前記第
１の半導体膜の不純物濃度よりも少ないことを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30264592A JP3331642B2 (ja) | 1992-11-12 | 1992-11-12 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30264592A JP3331642B2 (ja) | 1992-11-12 | 1992-11-12 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151461A JPH06151461A (ja) | 1994-05-31 |
| JP3331642B2 true JP3331642B2 (ja) | 2002-10-07 |
Family
ID=17911481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30264592A Expired - Lifetime JP3331642B2 (ja) | 1992-11-12 | 1992-11-12 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331642B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3468986B2 (ja) | 1996-04-16 | 2003-11-25 | 株式会社半導体エネルギー研究所 | アクティブマトリクス回路および表示装置 |
| KR101457390B1 (ko) * | 2008-03-18 | 2014-11-04 | 페어차일드코리아반도체 주식회사 | 질화물 반도체 소자의 제조방법 |
-
1992
- 1992-11-12 JP JP30264592A patent/JP3331642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151461A (ja) | 1994-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5585647A (en) | Integrated circuit device having an insulating substrate, and a liquid crystal display device having an insulating substrate | |
| EP0456199B1 (en) | Process for preparing a polycrystalline semiconductor thin film transistor | |
| JP3193803B2 (ja) | 半導体素子の作製方法 | |
| US6627487B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5834071A (en) | Method for forming a thin film transistor | |
| JPH0758339A (ja) | 半導体装置およびその作製方法 | |
| US5834827A (en) | Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method | |
| JPH06163401A (ja) | 多結晶シリコン層の形成方法およびそれを用いた多結晶シリコン薄膜トランジスタ | |
| JP2502789B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0547791A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6113670A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
| JP3331642B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04226040A (ja) | 多結晶半導体薄膜トランジスタの製造方法及びアクティブマトリックス基板 | |
| JPH08139335A (ja) | 薄膜トランジスタの製造方法 | |
| JP3094542B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP3210568B2 (ja) | 薄膜トランジスタの製造方法と薄膜トランジスタアレイの製造方法と液晶表示装置の製造方法 | |
| JP3345756B2 (ja) | 半導体装置の製造方法 | |
| JP2917925B2 (ja) | 薄膜トランジスタの製造方法と液晶表示装置用アクティブマトリックスアレイ | |
| JP2630195B2 (ja) | 薄膜電界効果トランジスタとその製造方法 | |
| JPH0411226A (ja) | 表示装置の製造方法 | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3316201B2 (ja) | 半導体回路 | |
| JP3357038B2 (ja) | 薄膜トランジスタの製造方法と液晶表示装置の製造方法 | |
| JPH05175231A (ja) | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080726 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090726 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100726 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110726 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110726 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120726 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120726 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130726 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130726 Year of fee payment: 11 |