KR100493378B1 - 다결정 실리콘 박막트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 간단한 공정에 의해서 효과적으로 오프셋(off-set) 또는 엘디디(LDD)구조를 형성하여 도핑 손상 영역이 없는 다결정실리콘 박막트랜지스터의 제조방법, 및 FEMIC(Field Enhanced Metal Induced Crystalization) 기술을 적용하여 도핑으로 손상된 영역을 완전히 회복할 수 있는 다결정 실리콘 박막트랜지스터의 제조방법에 관한 것으로서,
본 발명에 따른 다결정 실리콘 박막트랜지스터는 도핑 손상 영역이 없어 핫 캐리어의 안정성을 확보하여 소자의 특성과 신뢰성이 개선되며, 또한 간단한 공정에 의해 제조되므로 제조단가가 절감되어 생산성 면에서 우수하다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로 특히, 도핑으로 손상된 영역이 없는 다결정 실리콘 박막트랜지스터(Poly Silicon Thin Film Transistor)의 제조방법에 관한 것이다.
스위칭 소자로서 박막트랜지스터를 사용하는 액티브매트릭스 방식의 액정표시장치에는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소구동용 박막트랜지스터와, 상기 화소구동용 박막트랜지스터를 작동하며 주사선(gate line)과 신호선(data line)에 신호를 인가하는 구동회로용 박막트랜지스터가 형성되어 있다.
상기 박막트랜지스터 중 다결정 실리콘 박막트랜지스터는 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 박막트랜지스터와 비슷한 온도에서 제작이 가능하게 되었고, 비정질 실리콘 박막트랜지스터에 비해 전자나 정공의 이동도가 높으며, n채널과 p채널을 구비하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막트랜지스터 구현이 가능하여 대형 유리기판 상에 구동회로용과 화소구동용으로 동시에 형성될 수 있게 되었다.
이와 같은 CMOS 다결정 실리콘 박막트랜지스터 중 NMOS 트랜지스터의 경우 핫 캐리어 스트레스(Hot Carrier Stress)에 의해 전자 이동도가 감소되어 패널구동시 회로동작의 안정성에 치명적인 영향을 주며, 또한 오프전류(Off Current)가 크게 되는 문제점이 있다.
이하, 도면을 참조하여 NMOS 다결정 실리콘 박막트랜지스터 및 그 문제점에 대해 상세히 설명한다.
도 1a 내지 1e는 종래 NMOS 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.
우선, 도 1a와 같이, 유리기판(101) 상에 화학기상증착법(CVD : Chemical Vapor Deposition)을 이용하여 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연물질을 증착하여 버퍼층(102)을 형성하고, 그 위에 비정질 실리콘(a-si)(103)층을 형성한다.
그 후, 도 1b와 같이, 상기 기판의 온도를 400℃ 정도로 유지하면서 상기 비정질 실리콘층(103)을 레이저 어닐링(laser annealing)으로 다결정화 한 후, 패터닝하여 반도체층(103a)을 형성한다,
그 후, 도 1c와 같이, 상기 반도체층(103a)상에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질층을 형성하고, 그 위에 알루미늄(Al), 알루미늄 합금 또는 몰리브덴(Mo)계 금속과 같은 도전성 금속물질을 형성한 후 패터닝하여 게이트 절연막(104)과 게이트 전극(105)을 형성한다.
그 후, 상기 게이트 전극(105)을 마스크(Mask)로 하여 상기 반도체층(103a)을 n+ 이온으로 도핑(Doping)시킨다.
그 후, 도 1d와 같이, 상기 이온 도핑된 반도체층(103a)에 레이저를 이용하거나, 450℃ 정도의 열처리, 또는 순간열처리 등을 이용하여 상기 이온을 활성화시킨다.
상기 이온주입 및 활성화 공정이 이루어진 반도체층(103a)은 각각 소스/드레인 영역(113, 123)이 되고, 상기 게이트 전극(105)에 의해 마스킹 되어 상기 이온이 주입되지 않은 반도체층은 채널 영역(133)이 된다.
그 후, 도 1e와 같이, 상기 게이트 전극(105)을 포함한 상기 기판 전면에 실리콘 산화물 또는 실리콘 질화물과 같은 절연물질을 증착하여 층간절연막(106)을 형성한 후, 상기 소스/드레인(113, 123) 영역의 소정 부위가 드러나도록 상기 층간절연막(106)을 식각하여 제1 콘택홀/제2 콘택홀(117,127)을 만든다.
그 후, 상기 제1/제2 콘택홀(117, 127)을 통해 상기 소스/드레인 영역(113, 123)과 연결되는 소스/드레인 전극(118,128)을 형성하여 NMOS 다결정 실리콘 박막트랜지스터를 완성한다.
그러나, 상기 종래의 NMOS 다결정 실리콘 박막트랜지스터는 일반적으로 도핑이온으로 인(P)을 사용함에 따라서 PMOS 박막트랜지스터 제작 시 도핑이온으로 사용하는 붕소(B)보다 질량 면에서 상대적으로 크기 때문에 실리콘 결정이 파괴되어 손상영역이 발생된다.
또한, 이온 도핑 후 행해지는 활성화공정에 레이저를 사용할 경우 게이트 측면 하단부(143)에는 레이저 조사가 어렵기 때문에 상기 손상영역이 잔류하게되고, 열활성화 적용시에는 저온공정에 사용되는 유리기판의 변형 때문에 400℃이하로 적용해야 함으로 상기 손상영역의 충분한 회복이 어렵게된다.
이와 같이 손상영역의 잔존은 핫 캐리어 스트레스의 원인이 되어 결국 트랜지스터 특성을 악화시키게 된다. 이하, 첨부된 도면을 통해 핫 캐리어 스트레스에 의한 트랜지스터 특성 악화를 설명한다.
도 2는 종래의 NMOS 트랜지스터의 드레인 정션 영역에서 이온 가속에 의한 소자의 특성 저하를 설명하기 위한 단면도이다.
도 2와 같이, 게이트 전극(205)에 게이트 전압 +Vg를 걸어주어 문턱 전압(Vth :threshold voltage)에 이르면 소스 영역(213)과 드레인 영역(223) 사이에 전도 채널 영역(233)이 형성되게 된다. 이때, 상기 소스 영역(213)에서 상기 드레인 영역(223)으로 전자들이 가속하게 되는데 NMOS 트랜지스터 제작 시 인도핑에 의해 손상된 게이트 측면 하단 영역(243)이 후속공정에도 불구하고 활성화가 부족하여 결정손상이 잔존하게 되어, 전자 가속에 의한 게이트 절연막(204) 또는 모스계면으로 상기 전자들이 유입(IM)하는 핫 캐리어 스트레스가 발생하게 된다.
이와 같은 핫 캐리어 스트레스에 의해 전자 이동도가 감소되어 패널구동시 회로동작의 안정성에 치명적인 영향을 주며, 오프전류(Off Current)가 크게 되는 문제점이 있다.
도 3은 핫 캐리어 스트레스에 의한 박막트랜지스터의 특성변화를 설명하기 위한 그래프로서, 도 3의 화살표로 도시한 바와 같이, 핫 캐리어 스트레스로 인한 소자의 특성변화로 인해 트랜지스터의 동작 시 온 전류(On Current)가 감소되고 오프 전류(Off Current)가 증가되어, 결국 회로동작의 특성이 저하되어 화질의 특성이 떨어지는 문제점이 발생된다.
이와 같은 문제점을 해결하기 위해서 게이트와 소스/드레인 영역 사이의 일정 부분에 미도핑 영역을 형성하여 오프셋을 주어 이 부분의 큰 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 방법(off-set 구조), 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 LDD(Lightly Doped Drain)를 형성하는 방법(LDD 구조), 또는 도핑으로 손상된 영역을 회복할 수 있는 충분한 활성화 방안 등이 제시되고 있는데, 이하, 종래의 LDD구조의 NMOS 박막트랜지터에 대해서 설명한다.
도 4a 내지 도 4d는 종래의 LDD구조의 NMOS 박막트랜지스터 제조 공정단면도이다.
우선, 도 4a와 같이, 유리기판(401) 상에 화학기상증착법을 이용하여 실리콘 산화물 또는 실리콘 질화물과 같은 절연물질을 증착하여 버퍼층(402)을 형성한다. 그 후, 상기 버퍼층(402) 위에 비정질 실리콘층을 형성하고, 상기 기판(401) 온도를 400℃ 정도로 유지하면서 상기 비정질 실리콘층을 레이저 어닐링으로 다결정화 한 후, 패터닝하여 반도체층(403)을 형성한다.
그 후, 상기 반도체층(403)상에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질층을 형성하고, 그 위에 알루미늄(Al), 알루미늄 합금 또는 몰리브덴(Mo)계 금속과 같은 도전성 금속물질을 형성한 후 패터닝하여 게이트 절연막(404)과 게이트 전극(405)을 형성한다.
그 후, 상기 게이트 전극(405)을 마스크로 하여 상기 반도체층(403)을 n-이온으로 도핑시킨다.
그 후, 도 4b와 같이, 상기 반도체층(403)의 소정 부분 및 게이트 전극(405)을 덮도록 감광막(406)을 패터닝한 후, 상기 감광막(406)을 마스크로 하여 상기 반도체층(403)을 n+ 이온으로 도핑시킨다.
그 후, 도 4c와 같이, 상기 감광막(406)을 제거하면 상기 반도체층(403)은 n+이온이 도핑된 소스/드레인 영역(413, 423), n-이온이 도핑(LDD도핑)된 영역(443), 및 이온이 도핑되지 않은 채널 영역(433)으로 형성된다.
그 후, 도 4d와 같이, 상기 게이트 전극(405)을 포함한 상기 기판 전면에 실리콘 산화물 또는 실리콘 질화물과 같은 절연물질을 증착하여 층간절연막(407)을 형성한 후, 상기 소스/드레인(413, 423) 영역의 소정 부위가 드러나도록 상기 층간절연막(407)을 식각하여 제1 콘택홀/제2 콘택홀(417,427)을 만든다.
그 후, 상기 제1/제2 콘택홀(417, 427)을 통해 상기 소스/드레인 영역(413, 423)과 연결되는 소스/드레인 전극(418,428)을 형성하여 LDD구조의 NMOS 다결정 실리콘 박막트랜지스터를 완성한다.
그러나 상기 LDD구조의 NMOS 다결정 실리콘 박막트랜지스터는 상기 감광막(406)이라는 마스크가 공정에 추가되는 등 공정이 복잡하게 되며, 또한 상기 게이트 측면 하단 부에는 여전히 도핑에 의한 손상영역이 존재하여 핫 캐리어 스트레스에 의한 소자특성 악화의 문제점를 근본적으로 막을 수 없게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 제조 공정이 단축되고 도핑에 의한 손상영역의 발생이 방지되는 다결정 실리콘 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 도핑으로 손상된 영역을 완전 회복할 수 있는 다결정 실리콘 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 핫 캐리어 스트레스의 발생을 방지하여 화질특성이 우수한 다결정 실리콘 박막트랜지스터의 제조방법을 제공하는 것이다.
본 발명은 상기 목적을 달성하기 위해서, 간단한 공정에 의해서 효과적으로 오프셋(off-set) 또는 엘디디(LDD)구조를 형성하여 도핑 손상 영역이 없는 다결정실리콘 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 FEMIC(Field Enhanced Metal Induced Crystalization) 기술을 적용하여 도핑으로 손상된 영역을 완전히 회복할 수 있는 다결정 실리콘 박막트랜지스터의 제조방법을 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조로 상세히 설명한다. 제 1실시예 및 제 2실시예는 간단한 공정에 의해 오프셋 또는 엘디디 구조를 형성하는 다결정 실리콘 박막트랜지스터의 제조방법에 관한 것이고, 제 3실시예는 FEMIC 기술을 적용한 다결정 실리콘 박막트랜지스터의 제조방법에 관한 것이다.
제 1실시예
도 5a 내지 도 5d는 본 발명의 제 1실시예에 따른 다결정실리콘 박막트랜지스터의 제조 공정단면도로서, 간단한 공정에 의해 오프셋 또는 엘디디(LDD) 구조를 형성하는 방법에 관한 것이다.
우선 도 5a와 같이, 유리기판(501) 위에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법등을 이용하여 증착하여 버퍼층(502)을 형성한다.
그 후, 상기 버퍼층(502) 위에 비정질 실리콘층을 증착하고, 기판 온도를 400℃ 정도로 유지하면서 상기 비정질 실리콘층을 레이저 어닐링 하여 다결정화시킨 후, 패터닝하여 반도체층(503)을 형성한다.
그 후, 상기 반도체층(503)을 포함하여 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법등을 이용하여 증착하여 게이트 절연막(504)을 형성한다.
그 후, 상기 게이트 절연막(504) 위에 알루미늄, 알루미늄 합금 또는 몰리브덴 계 금속층을 형성한 후, 패터닝하여 게이트 전극(505)을 형성한다. 이때, 게이트 전극(505)은 식각공정을 이용하여 기판면에 대하여 70 내지 90°의 각을 이루도록 패터닝되는 것이 바람직하다.
그 후, 도 5b와 같이, 상기 게이트 전극(505)을 포함하여 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법등을 이용하여 증착하여 층간 절연막(506)을 형성한다. 이때, 상기 층간절연막은 2000Å이내의 두께로 형성되는 것이 바람직하다.
그 후, 상기 게이트 절연막(504)과 층간 절연막(506)을 도핑 타겟(target)으로 하여 n+ 도핑을 행한 후, 도핑 영역을 활성화시킨다. 이때, n+도핑 재료로는 인(P)이 바람직하며, 활성화는 레이저나 열처리방법을 이용하는 것이 바람직하다.
이와 같은 n+ 도핑 및 활성화공정에 의해 상기 반도체층(503)은 도 5c와 같이 소스/드레인 영역(513, 523), 오프셋 또는 엘디디(LDD)영역(543) 및 채널 영역(533)이 형성되게 된다. 즉, 도핑 타겟으로 사용되는 게이트 절연막(504)과 층간 절연막(506)의 두께 차이로 인해서, 상대적으로 두께가 얇은 제 1두께(h1) 영역은 고농도의 n+도핑에 의해 소스/드레인 영역(513, 523)으로 되고, 상대적으로 두께가 두꺼운 제 2두께(h2) 영역은 오프셋 또는 저농도의 엘디디(LDD)영역(543)으로 된다. 또한, 게이트 전극(505)이 형성된 영역은 게이트 전극에 의해 n+이온 주입이 차폐되어 채널 영역(533)으로 된다.
그 후, 도 5d와 같이, 상기 소스/드레인(513, 523) 영역의 소정 부위가 드러나도록 상기 층간절연막(506) 및 게이트 절연막(504)을 식각하여 제1차 콘택홀/제2차 콘택홀(517, 527)을 형성한다. 그 후, 상기 콘택홀(517, 527)을 통해 상기 소스/드레인 영역(513, 523)과 연결되는 소스/드레인 전극(518, 528)을 형성하여 다결정실리콘 박막트랜지스터를 완성한다.
제 2실시예
도 6a 내지 도 6d는 본 발명의 제 2실시예에 따른 다결정실리콘 박막트랜지스터의 제조 공정단면도로서, 게이트 절연막을 게이트 전극에 대응하는 넓이로 패터닝하는 것을 제외하고, 전술한 본 발명의 제 1실시예와 동일하다.
우선 도 6a와 같이, 유리기판(601) 위에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법등을 이용하여 증착하여 버퍼층(602)을 형성한다.
그 후, 상기 버퍼층(602) 위에 비정질 실리콘층을 증착하고, 기판 온도를 400℃ 정도로 유지하면서 상기 비정질 실리콘층을 레이저 어닐링 하여 다결정화시킨 후, 패터닝하여 반도체층(603)을 형성한다.
그 후, 상기 반도체층(603) 위에 실리콘 산화물 또는 실리콘 질화물 등으로 이루어진 게이트 절연막과, 알루미늄, 알루미늄 합금 또는 몰리브덴 계의 게이트 금속을 증착하고 패터닝하여 소정형상의 게이트 절연막(604)과 게이트 전극(605)을 형성한다.
이때, 상기 패터닝된 게이트 절연막(604)과 게이트 전극(605)은 양자를 순서대로 증착한 후, 패터닝하여 형성될 수도 있고, 우선 게이트 절연막(604)을 증착하고 패터닝한 후 게이트 전극층을 형성하고 패터닝하여 형성될 수도 있다.
또한, 상기 게이트 전극(605)은 식각공정을 이용하여 기판면에 대하여 70 내지 90°의 각을 이루도록 패터닝되는 것이 바람직하다. 상기 게이트 전극(505)이 기판면에 대해 90°의 각을 이루도록 패터닝되는 경우는 상기 게이트 절연막(604)과 게이트 전극(605)을 동시에 증착한 후, 동시에 패터닝하는 것이 공정단축면에서 효과적이다.
그 후, 도 6b와 같이, 상기 게이트 전극(605)을 포함하여 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법등을 이용하여 증착하여 층간 절연막(606)을 형성한다. 이때, 상기 층간절연막은 2000Å이내의 두께로 형성되는 것이 바람직하다.
그 후, 상기 층간 절연막(606)을 도핑 타겟(target)으로 하여 n+ 도핑을 행한 후, 도핑 영역을 활성화시킨다. 이때, n+도핑 재료로는 인(P)이 바람직하며, 활성화는 레이저나 열처리방법을 이용하는 것이 바람직하다.
이와 같은 n+ 도핑 및 활성화공정에 의해 상기 반도체층(603)은 도 6c와 같이 소스/드레인 영역(613, 623), 오프셋 또는 엘디디(LDD)영역(643) 및 채널 영역(633)이 형성되게 된다. 즉, 도핑 타겟으로 사용되는 층간 절연막(606)의 두께 차이로 인해서, 상대적으로 두께가 얇은 제 1두께(h1) 영역은 고농도의 n+도핑에 의해 소스/드레인 영역(613, 623)으로 되고, 상대적으로 두께가 두꺼운 제 2두께(h2) 영역은 오프셋 또는 저농도의 엘디디(LDD)영역(643)으로 된다. 또한, 게이트 전극(605)이 형성된 영역은 게이트 전극에 의해 n+이온 주입이 차폐되어 채널 영역(633)으로 된다.
그 후, 도 6d와 같이, 상기 소스/드레인(613, 623) 영역의 소정 부위가 드러나도록 상기 층간절연막(606)을 식각하여 제1차 콘택홀/제2차 콘택홀(617, 627)을 형성한다. 그 후, 상기 콘택홀(617, 627)을 통해 상기 소스/드레인 영역(613, 623)과 연결되는 소스/드레인 전극(618, 628)을 형성하여 다결정실리콘 박막트랜지스터를 완성한다.
이와 같이 본 발명의 제 1실시예 및 제 2실시예에 따른 다결정실리콘 박막트랜지스터는 층간절연막, 또는 층간절연막과 게이트절연막을 도핑타겟으로 하여 LDD 구조 또는 오프셋 구조를 형성함으로써, 종래의 감광막과 같은 마스크를 이용하여 LDD 구조를 형성하는 방법에 비해 공정이 단축되며, 도핑 손상영역의 발생을 막을 수 있게 된다.
제 3실시예
도 7a 내지 도 7c는 본 발명의 제 3실시예에 따른 다결정실리콘 박막트랜지스터의 제조 공정단면도로서, FEMIC(Field Enhanced Metal Induced Crystalization) 기술을 적용하여 도핑으로 손상된 영역을 완전히 회복하는 방법에 관한 것이다.
우선, 도 7a와 같이, 유리기판(701) 위에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법등을 이용하여 증착하여 버퍼층(702)을 형성한 후, 그 위에 비정질 실리콘층(703)을 형성하고 패터닝한다.
그 후, 상기 비정질 실리콘층(703) 위에 실리콘 산화물 또는 실리콘 질화물등의 절연물질과, 알루미늄(Al), 알루미늄 합금 또는 몰리브덴(Mo)계 금속과 같은 도전성 금속물질을 형성하고 패터닝하여 게이트 절연막(704)과 게이트 전극(705)을 형성한다.
그 후, 상기 게이트 전극(705)을 마스크로 하여 기판 전면에 n+ 도핑을 행한다. 이때, 상기 n+도핑은 인(P)을 도핑하는 것이 바람직하다.
상기 n+도핑에 의해 상기 비정질 실리콘층(703)은 n+ 이온이 주입된 영역은 소스/드레인 영역(713, 723)으로 되고, 상기 게이트 전극(705)에 의해 마스킹 되어 이온이 주입되지 않은 영역은 채널 영역(733)으로 된다.
그 후, 도 7b와 같이 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 증착하여 층간절연막(706)을 형성하고, 상기 소스/드레인(713, 723) 영역의 소정 부위가 드러나도록 상기 층간절연막(706)을 식각하여 제1차 콘택홀/제2차 콘택홀 (717, 727)을 형성한다.
그 후, 도 7c와 같이 상기 제 1차 및 제 2차 콘택홀(717, 727)에 초기 금속막(737, 747)을 형성한 후, 그 위에 소스/드레인 전극(718, 728)을 형성한다. 이때, 상기 초기 금속막(737, 747)은 Ni 또는 Pd로 이루어진 것이 바람직하고, 상기 소스/드레인 전극(718, 728)은 Ni, Pd 또는 Ni/Al, Pd/Al의 이중막으로 이루어진 것이 바람직하다.
그 후, 소정온도로 열처리하고 전기장을 인가하는 FEMIC(Field Enhanced Metal Induced Crystalization)기술을 적용하여 상기 비정질실리콘을 다결정화시켜 다결정실리콘 박막트랜지스터를 완성한다.
이때, 상기 열처리는 400℃에서 수행되는 것이 바람직하고, 상기 전기장은 30V/cm로 인가되는 것이 바람직하다.
이와 같이, FEMIC 기술을 적용함으로써 상기 n+도핑 영역이 활성화됨과 아울러 게이트 전극의 측면 하단부에 발생되는 도핑으로 손상된 영역이 완전히 회복되게 된다. 이는 상기 콘택홀과 게이트 전극 사이의 거리가 통상 3㎛정도이므로, 게이트 전극까지 금속유도결정화가 용이하게 일어나기 때문이다.
전술한 바와 같은 본 발명에 따른 다결정 실리콘 박막트랜지스터는 도핑 손상 영역이 없어 핫 캐리어의 안정성을 확보하여 소자의 특성과 신뢰성이 개선되는 효과가 있다.
또한, 간단한 공정에 의해 제조되므로 제조단가가 절감되어 생산성 면에서 우수하다.
도 1a 내지 도 1e는 종래 기술에 따른 NMOS 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.
도 2는 종래 기술에 따라 제조된 NMOS 다결정 실리콘 박막트랜지스터의 드레인 정션(Drain Junction) 영역에서 이온 가속에 의한 소자의 특성 저하를 설명하기 위한 단면도이다.
도 3은 종래 기술에 따라 제조된 다결정 실리콘 박막트랜지스터의 핫 캐리어 스트레스에 의한 특성변화를 설명하기 위한 그래프이다.
도 4a 내지 도 4d는 종래 엘디디(LDD)구조의 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.
도 5a 내지 도 5d는 본 발명의 제 1실시예에 따른 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.
도 6a 내지 도 6d는 본 발명의 제 2실시예에 따른 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.
도 7a 내지 도 7c는 본 발명의 제 3실시예에 따른 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.
<도면의 주요부에 대한 부호의 설명>
501 : 유리기판 502 : 버퍼층
503 : 다결정 실리콘층 (반도체층) 504 : 게이트 절연막
505 : 게이트 전극 506 : 층간 절연막
513 : 소스 영역 523 : 드레인 영역
533 : 채널 영역 534 : 오프셋 또는 엘디디 도핑 영역
517 : 제1차 콘택홀 527 : 제2차 콘택홀
518 : 소스 전극 528 : 드레인 전극
Claims (13)
- 유리기판 위에 버퍼층을 형성하는 단계;상기 버퍼층 위에 반도체층을 형성하고 패터닝하는 단계;상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 게이트 금속을 증착하고 패터닝하여 상기 유리 기판면에 대하여 70 내지 90°의 각을 이루도록 소정형상의 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 상기 게이트 절연막 전면에 층간절연막을 형성하는 단계; 및상기 층간 절연막 전면에 n+ 도핑을 행하고 활성화하는 단계를 포함하며,이때, 상기 게이트 금속은 금속물질로 구성된 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
- 유리기판 위에 버퍼층을 형성하는 단계;상기 버퍼층 위에 반도체층을 형성하고 패터닝하는 단계;상기 반도체층 위에 게이트 절연막과 게이트 금속을 증착하고 패터닝하여 상기 유리 기판면에 대하여 70 내지 90°의 각을 이루도록 소정형상의 게이트 절연막과 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 상기 버퍼층 전면에 층간절연막을 형성하는 단계; 및상기 층간 절연막 전면에 n+ 도핑을 행하고 활성화하는 단계를 포함하며,이때, 상기 게이트 금속은 금속물질로 구성된 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
- 제 2항에 있어서,상기 게이트 절연막과 게이트 전극을 형성하는 단계는 상기 반도체층 위에 게이트 절연막과 게이트 금속을 동시에 증착한 후 패터닝하는 공정으로 이루어짐을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
- 제 2항에 있어서,상기 게이트 절연막과 게이트 전극을 형성하는 단계는 상기 반도체층 위에 게이트 절연막을 증착한 후 패터닝하고, 그 위에 게이트 금속을 증착한 후 패터닝하는 공정으로 이루어짐을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
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- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 층간절연막은 2000Å이내의 두께로 증착되어 형성됨을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 층간절연막 위에 소스/드레인 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 n+도핑은 인(P)을 도핑하는 것임을 특징으로 하는 다결정 실리콘 박막트랜지스터의 제조방법.
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