JP2000004021A - 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 - Google Patents
薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法Info
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Abstract
(57)【要約】
【課題】 レジスト残り等の不良を大きく低減すること
ができ、製造歩留まりを大幅に向上することができると
ともに、作製したｐ型薄膜トランジスタにおける移動度
並びにしきい電圧を上昇して、それらの各特性を従来に
比べて大幅に改善し、制御性および信頼性を向上するこ
とができる薄膜トランジスタおよび液晶表示装置用アク
ティブマトリックスアレイとそれらの製造方法を提供す
る。 【解決手段】 フォトレジスト３０によるマスクを、高
加速電圧（３０ｋＶ以上）で不純物注入を行うｎ型低濃
度不純物注入時には用いずに、低加速電圧（３０ｋＶ以
下）で不純物注入を行うｎ型あるいはｐ型ソース及びド
レイン領域不純物注入時に用いることにより、注入後の
レジストマスクの剥離性を向上するとともに、ｎ型及び
ｐ型のソース・ドレイン領域３１ｃの注入時には低加速
電圧で不純物注入を行うことにより、ゲート電極１５に
より水素の大部分を停止させることを可能とし、薄膜ト
ランジスタのチャネル領域３１ａへの水素注入によるダ
メージを大幅に低減する。
ができ、製造歩留まりを大幅に向上することができると
ともに、作製したｐ型薄膜トランジスタにおける移動度
並びにしきい電圧を上昇して、それらの各特性を従来に
比べて大幅に改善し、制御性および信頼性を向上するこ
とができる薄膜トランジスタおよび液晶表示装置用アク
ティブマトリックスアレイとそれらの製造方法を提供す
る。 【解決手段】 フォトレジスト３０によるマスクを、高
加速電圧（３０ｋＶ以上）で不純物注入を行うｎ型低濃
度不純物注入時には用いずに、低加速電圧（３０ｋＶ以
下）で不純物注入を行うｎ型あるいはｐ型ソース及びド
レイン領域不純物注入時に用いることにより、注入後の
レジストマスクの剥離性を向上するとともに、ｎ型及び
ｐ型のソース・ドレイン領域３１ｃの注入時には低加速
電圧で不純物注入を行うことにより、ゲート電極１５に
より水素の大部分を停止させることを可能とし、薄膜ト
ランジスタのチャネル領域３１ａへの水素注入によるダ
メージを大幅に低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置やイ
メージセンサー等の入出力デバイスに使用可能な多結晶
シリコンによる薄膜トランジスタおよび液晶表示装置用
アクティブマトリックスアレイとそれらの製造方法に関
するものである。
メージセンサー等の入出力デバイスに使用可能な多結晶
シリコンによる薄膜トランジスタおよび液晶表示装置用
アクティブマトリックスアレイとそれらの製造方法に関
するものである。
【０００２】
【従来の技術】従来から、例えば液晶表示装置やイメー
ジセンサー等の入出力デバイスとして、多結晶シリコン
による薄膜トランジスタが広く使用されているが、多結
晶シリコンによる薄膜トランジスタは、非晶質シリコン
による薄膜トランジスタに比べて電子移動度が２桁以上
大きく、素子の微細化や駆動回路を同一基板上に集積可
能である等の利点の反面、薄膜トランジスタの待機時の
Ｏｆｆ電流が非晶質シリコンによる薄膜トランジスタに
比べて大きいという課題を有している。
ジセンサー等の入出力デバイスとして、多結晶シリコン
による薄膜トランジスタが広く使用されているが、多結
晶シリコンによる薄膜トランジスタは、非晶質シリコン
による薄膜トランジスタに比べて電子移動度が２桁以上
大きく、素子の微細化や駆動回路を同一基板上に集積可
能である等の利点の反面、薄膜トランジスタの待機時の
Ｏｆｆ電流が非晶質シリコンによる薄膜トランジスタに
比べて大きいという課題を有している。
【０００３】このようなＯｆｆ電流における課題を解決
し、かつ薄膜トランジスタの信頼性を向上するために、
ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構
造の薄膜トランジスタが提案されている。
し、かつ薄膜トランジスタの信頼性を向上するために、
ＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）構
造の薄膜トランジスタが提案されている。
【０００４】図５は液晶表示装置用アクティブマトリッ
クスアレイなどの駆動回路部に使用される従来の多結晶
シリコン薄膜トランジスタの製造方法における作製工程
例を示す断面図である。図５（ａ）に示したように、プ
ラズマ気相成長法（ＰＣＶＤ法）を用いて透光性および
高耐熱性を有するガラス基板１１上に非晶質シリコン薄
膜を形成し、これに対してエキシマレーザーアニール処
理を行うことにより、非晶質シリコン薄膜を結晶化して
多結晶シリコン薄膜（非単結晶シリコン薄膜）１３を形
成する。この多結晶シリコン薄膜１３を薄膜トランジス
タの形状に加工し、これを覆うように酸化シリコン薄膜
からなるゲート絶縁膜１４を形成する。このゲート絶縁
膜１４上であり、第１の導電型（ｐ型）の薄膜トランジ
スタ（ｐチャネルＴＦＴ）となる多結晶シリコン薄膜１
３上にのみゲート電極１５を形成する。
クスアレイなどの駆動回路部に使用される従来の多結晶
シリコン薄膜トランジスタの製造方法における作製工程
例を示す断面図である。図５（ａ）に示したように、プ
ラズマ気相成長法（ＰＣＶＤ法）を用いて透光性および
高耐熱性を有するガラス基板１１上に非晶質シリコン薄
膜を形成し、これに対してエキシマレーザーアニール処
理を行うことにより、非晶質シリコン薄膜を結晶化して
多結晶シリコン薄膜（非単結晶シリコン薄膜）１３を形
成する。この多結晶シリコン薄膜１３を薄膜トランジス
タの形状に加工し、これを覆うように酸化シリコン薄膜
からなるゲート絶縁膜１４を形成する。このゲート絶縁
膜１４上であり、第１の導電型（ｐ型）の薄膜トランジ
スタ（ｐチャネルＴＦＴ）となる多結晶シリコン薄膜１
３上にのみゲート電極１５を形成する。
【０００５】ｐ型薄膜トランジスタ側の多結晶シリコン
薄膜１３上にゲート電極１５を形成した後に、そのゲー
ト電極１５をマスクとして第１の導電型となるホウ素イ
オンを注入する。第１の導電型となるホウ素イオンは、
イオンドーピング法を用い水素希釈率８５％のＢ2Ｈ6ガ
スをプラズマ分解した後に質量分析することなく、その
生成イオンを、加速電圧６０ｋＶ，ドーズ量２×１０15
／ｃｍ2にて注入した。
薄膜１３上にゲート電極１５を形成した後に、そのゲー
ト電極１５をマスクとして第１の導電型となるホウ素イ
オンを注入する。第１の導電型となるホウ素イオンは、
イオンドーピング法を用い水素希釈率８５％のＢ2Ｈ6ガ
スをプラズマ分解した後に質量分析することなく、その
生成イオンを、加速電圧６０ｋＶ，ドーズ量２×１０15
／ｃｍ2にて注入した。
【０００６】図５（ｂ）に示したように、第２の導電型
（ｎ型）の薄膜トランジスタ（ｎチャネルＴＦＴ）とな
る多結晶シリコン薄膜１３上にゲート電極１５を形成し
た後に、そのゲート電極１５をマスクとして真性多結晶
シリコン領域（チャネル領域）１３ａおよび低濃度不純
物注入領域（ｎ−領域）１３ｂを形成する。この第２の
不純物注入は、イオンドーピング法を用い水素希釈率９
５％のＰＨ3ガスをプラズマ分解した後に質量分析する
ことなく、その生成イオンを、加速電圧７０ｋＶ，ドー
ズ量２×１０13／ｃｍ2にて注入した。
（ｎ型）の薄膜トランジスタ（ｎチャネルＴＦＴ）とな
る多結晶シリコン薄膜１３上にゲート電極１５を形成し
た後に、そのゲート電極１５をマスクとして真性多結晶
シリコン領域（チャネル領域）１３ａおよび低濃度不純
物注入領域（ｎ−領域）１３ｂを形成する。この第２の
不純物注入は、イオンドーピング法を用い水素希釈率９
５％のＰＨ3ガスをプラズマ分解した後に質量分析する
ことなく、その生成イオンを、加速電圧７０ｋＶ，ドー
ズ量２×１０13／ｃｍ2にて注入した。
【０００７】第２の不純物注入後、図５（ｃ）に示した
ように、フォトレジスト３０にて、ｎ−領域１３ｂ及び
ｐチャネル（以下、場合により、ｐ−ｃｈ．と記す）Ｔ
ＦＴ側のマスクを形成した後に、第３の不純物注入を行
うことにより、高濃度不純物注入領域（ｎ＋領域）１３
ｃを形成する。第３の不純物注入は、イオンドーピング
法を用い水素希釈率９５％のＰＨ3ガスをプラズマ分解
した後に質量分析することなく、その生成イオンを、加
速電圧７０ｋＶ，ドーズ量２×１０13／ｃｍ2にて注入
した。この第３の不純物注入後に、フォトレジスト３０
によるマスクを除去し、注入した不純物の活性化処理を
おこなう。
ように、フォトレジスト３０にて、ｎ−領域１３ｂ及び
ｐチャネル（以下、場合により、ｐ−ｃｈ．と記す）Ｔ
ＦＴ側のマスクを形成した後に、第３の不純物注入を行
うことにより、高濃度不純物注入領域（ｎ＋領域）１３
ｃを形成する。第３の不純物注入は、イオンドーピング
法を用い水素希釈率９５％のＰＨ3ガスをプラズマ分解
した後に質量分析することなく、その生成イオンを、加
速電圧７０ｋＶ，ドーズ量２×１０13／ｃｍ2にて注入
した。この第３の不純物注入後に、フォトレジスト３０
によるマスクを除去し、注入した不純物の活性化処理を
おこなう。
【０００８】最後に、図５（ｄ）に示したように、層間
絶縁膜１８を形成し、コンタクトホール１９を開口した
のちソース・ドレイン配線２０，２１を形成し、薄膜ト
ランジスタが完成する。
絶縁膜１８を形成し、コンタクトホール１９を開口した
のちソース・ドレイン配線２０，２１を形成し、薄膜ト
ランジスタが完成する。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな作製工程を用いた従来の薄膜トランジスタの製造方
法では、図５（ｃ）に示すように、ｎ型薄膜トランジス
タのソース及びドレイン領域の不純物注入を行う場合
に、ｐ型薄膜トランジスタへの燐イオン打ち込みを防止
するためフォトレジスト３０を注入マスクに用いている
が、このように水素を多量に含むイオンドーピング法に
おいて、フォトレジスト３０を注入マスクに用いている
場合には、加速電圧が例えば前述の７０ｋＶのように３
０ｋＶ以上で注入を行うと、注入後のレジストマスク３
０の剥離が困難になるという問題点を有していた。
うな作製工程を用いた従来の薄膜トランジスタの製造方
法では、図５（ｃ）に示すように、ｎ型薄膜トランジス
タのソース及びドレイン領域の不純物注入を行う場合
に、ｐ型薄膜トランジスタへの燐イオン打ち込みを防止
するためフォトレジスト３０を注入マスクに用いている
が、このように水素を多量に含むイオンドーピング法に
おいて、フォトレジスト３０を注入マスクに用いている
場合には、加速電圧が例えば前述の７０ｋＶのように３
０ｋＶ以上で注入を行うと、注入後のレジストマスク３
０の剥離が困難になるという問題点を有していた。
【００１０】このような問題点を解決するために、燐イ
オン注入時にレジストマスク３０を用いないようにした
場合には、ｐ型薄膜トランジスタへの燐イオン注入時
に、その打ち込みを補償するためレジストマスクを用い
る場合に対して、３〜５倍のホウ素イオン注入量が必要
となり製造能力が低下するという問題点を有していた。
オン注入時にレジストマスク３０を用いないようにした
場合には、ｐ型薄膜トランジスタへの燐イオン注入時
に、その打ち込みを補償するためレジストマスクを用い
る場合に対して、３〜５倍のホウ素イオン注入量が必要
となり製造能力が低下するという問題点を有していた。
【００１１】また、イオンドーピング法では、その生成
イオンに多量の水素を含んでおり、従来例に示したゲー
ト電極１５は、燐あるいはホウ素イオンに対する薄膜ト
ランジスタのチャネル領域１３ａへの打ち込み防止効果
があるものの、水素はその平均飛翔（Ｒｐ）が大きいた
めチャネル領域１３ａ中に打ち込まれ、従ってドーズ量
の大きなソース及びドレイン領域（ｎ型及びｐ型）を形
成する注入時には、多量の水素が薄膜トランジスタのチ
ャネル領域１３ａに注入されてしまい、このチャネル領
域１３ａに注入された水素は、特にｐ型薄膜トランジス
タの移動度を低下させて、しきい電圧（Ｖｔｈ）を減少
させるという問題点も有していた。
イオンに多量の水素を含んでおり、従来例に示したゲー
ト電極１５は、燐あるいはホウ素イオンに対する薄膜ト
ランジスタのチャネル領域１３ａへの打ち込み防止効果
があるものの、水素はその平均飛翔（Ｒｐ）が大きいた
めチャネル領域１３ａ中に打ち込まれ、従ってドーズ量
の大きなソース及びドレイン領域（ｎ型及びｐ型）を形
成する注入時には、多量の水素が薄膜トランジスタのチ
ャネル領域１３ａに注入されてしまい、このチャネル領
域１３ａに注入された水素は、特にｐ型薄膜トランジス
タの移動度を低下させて、しきい電圧（Ｖｔｈ）を減少
させるという問題点も有していた。
【００１２】本発明は、上記従来の問題点を解決するも
ので、従来に比べて、レジスト残り等の不良を大きく低
減することができ、製造歩留まりを大幅に向上すること
ができるとともに、作製したｐ型薄膜トランジスタにお
ける移動度並びにしきい電圧を上昇して、それらの各特
性を従来に比べて大幅に改善し、制御性および信頼性を
向上することができる薄膜トランジスタおよび液晶表示
装置用アクティブマトリックスアレイとそれらの製造方
法を提供する。
ので、従来に比べて、レジスト残り等の不良を大きく低
減することができ、製造歩留まりを大幅に向上すること
ができるとともに、作製したｐ型薄膜トランジスタにお
ける移動度並びにしきい電圧を上昇して、それらの各特
性を従来に比べて大幅に改善し、制御性および信頼性を
向上することができる薄膜トランジスタおよび液晶表示
装置用アクティブマトリックスアレイとそれらの製造方
法を提供する。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の薄膜トランジスタおよび液晶表示装置用ア
クティブマトリックスアレイとそれらの製造方法は、レ
ジストマスクを、高加速電圧（３０ｋＶ以上）で不純物
注入を行うｎ型低濃度不純物注入時には用いずに、低加
速電圧（３０ｋＶ以下）で不純物注入を行うｎ型あるい
はｐ型ソース及びドレイン領域不純物注入時に用いるこ
とにより、注入後のレジストマスクの剥離性を向上する
とともに、ｎ型及びｐ型ソース及びドレイン領域の注入
時には低加速電圧で不純物注入を行うことにより、ゲー
ト電極により水素の大部分を停止させることを可能と
し、薄膜トランジスタのチャネル領域への水素注入によ
るダメージを大幅に低減することを特徴とする。
めに本発明の薄膜トランジスタおよび液晶表示装置用ア
クティブマトリックスアレイとそれらの製造方法は、レ
ジストマスクを、高加速電圧（３０ｋＶ以上）で不純物
注入を行うｎ型低濃度不純物注入時には用いずに、低加
速電圧（３０ｋＶ以下）で不純物注入を行うｎ型あるい
はｐ型ソース及びドレイン領域不純物注入時に用いるこ
とにより、注入後のレジストマスクの剥離性を向上する
とともに、ｎ型及びｐ型ソース及びドレイン領域の注入
時には低加速電圧で不純物注入を行うことにより、ゲー
ト電極により水素の大部分を停止させることを可能と
し、薄膜トランジスタのチャネル領域への水素注入によ
るダメージを大幅に低減することを特徴とする。
【００１４】以上により、従来に比べて、レジスト残り
等の不良を大きく低減することができ、製造歩留まりを
大幅に向上することができるとともに、作製したｐ型薄
膜トランジスタにおける移動度並びにしきい電圧を上昇
して、それらの各特性を従来に比べて大幅に改善し、制
御性および信頼性を向上することができる。
等の不良を大きく低減することができ、製造歩留まりを
大幅に向上することができるとともに、作製したｐ型薄
膜トランジスタにおける移動度並びにしきい電圧を上昇
して、それらの各特性を従来に比べて大幅に改善し、制
御性および信頼性を向上することができる。
【００１５】
【発明の実施の形態】本発明の請求項１に記載の薄膜ト
ランジスタは、多結晶シリコン薄膜を活性層に有し、そ
の多結晶シリコン薄膜内に形成されたチャネル領域とソ
ースおよびドレイン領域との間に低濃度不純物注入領域
を有する薄膜トランジスタにおいて、前記低濃度不純物
注入領域上は、前記多結晶シリコン薄膜とゲート電極と
の間にそれらを絶縁するために形成されたゲート絶縁膜
により被覆され、かつ、前記ソースおよびドレイン領域
上は、前記ゲート絶縁膜により被覆されないように構成
する。
ランジスタは、多結晶シリコン薄膜を活性層に有し、そ
の多結晶シリコン薄膜内に形成されたチャネル領域とソ
ースおよびドレイン領域との間に低濃度不純物注入領域
を有する薄膜トランジスタにおいて、前記低濃度不純物
注入領域上は、前記多結晶シリコン薄膜とゲート電極と
の間にそれらを絶縁するために形成されたゲート絶縁膜
により被覆され、かつ、前記ソースおよびドレイン領域
上は、前記ゲート絶縁膜により被覆されないように構成
する。
【００１６】請求項２に記載の液晶表示装置用アクティ
ブマトリックスアレイは、多結晶シリコン薄膜を活性層
に有し、その多結晶シリコン薄膜内に形成されたチャネ
ル領域とソースおよびドレイン領域との間に低濃度不純
物注入領域を有するｎ型薄膜トランジスタが、液晶表示
装置における表示電極のスイッチング素子として用いら
れ、そのスイッチング素子を駆動しｎ型及びｐ型薄膜ト
ランジスタからなる駆動回路が内蔵された駆動回路内蔵
型の液晶表示装置において、前記薄膜トランジスタを、
その低濃度不純物注入領域上は、前記多結晶シリコン薄
膜とゲート電極との間にそれらを絶縁するために形成さ
れたゲート絶縁膜により被覆され、かつ、ソース及びド
レイン領域上は、前記ゲート絶縁膜により被覆されない
ように構成する。
ブマトリックスアレイは、多結晶シリコン薄膜を活性層
に有し、その多結晶シリコン薄膜内に形成されたチャネ
ル領域とソースおよびドレイン領域との間に低濃度不純
物注入領域を有するｎ型薄膜トランジスタが、液晶表示
装置における表示電極のスイッチング素子として用いら
れ、そのスイッチング素子を駆動しｎ型及びｐ型薄膜ト
ランジスタからなる駆動回路が内蔵された駆動回路内蔵
型の液晶表示装置において、前記薄膜トランジスタを、
その低濃度不純物注入領域上は、前記多結晶シリコン薄
膜とゲート電極との間にそれらを絶縁するために形成さ
れたゲート絶縁膜により被覆され、かつ、ソース及びド
レイン領域上は、前記ゲート絶縁膜により被覆されない
ように構成する。
【００１７】請求項３に記載の薄膜トランジスタまたは
液晶表示装置用アクティブマトリックスアレイの製造方
法は、請求項１に記載の薄膜トランジスタまたは請求項
２に記載の液晶表示装置用アクティブマトリックスアレ
イの製造方法であって、透光性基板上にバッファー層を
形成する工程と、前記バッファー層上に多結晶シリコン
薄膜を形成し薄膜トランジスタの形状に加工する工程
と、前記多結晶シリコン薄膜を被覆するようにゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極形成後に、第１の
導電型となる不純物イオンを注入して薄膜トランジスタ
の低濃度不純物注入領域を形成する工程と、第１及び第
２の導電型となる薄膜トランジスタのソース及びドレイ
ン領域上のゲート絶縁膜を除去する工程と、前記ゲート
絶縁膜を除去した後に、第１及び第２の導電型となる不
純物イオンを注入し薄膜トランジスタのソース及びドレ
イン領域を形成する工程とからなる方法とする。
液晶表示装置用アクティブマトリックスアレイの製造方
法は、請求項１に記載の薄膜トランジスタまたは請求項
２に記載の液晶表示装置用アクティブマトリックスアレ
イの製造方法であって、透光性基板上にバッファー層を
形成する工程と、前記バッファー層上に多結晶シリコン
薄膜を形成し薄膜トランジスタの形状に加工する工程
と、前記多結晶シリコン薄膜を被覆するようにゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極形成後に、第１の
導電型となる不純物イオンを注入して薄膜トランジスタ
の低濃度不純物注入領域を形成する工程と、第１及び第
２の導電型となる薄膜トランジスタのソース及びドレイ
ン領域上のゲート絶縁膜を除去する工程と、前記ゲート
絶縁膜を除去した後に、第１及び第２の導電型となる不
純物イオンを注入し薄膜トランジスタのソース及びドレ
イン領域を形成する工程とからなる方法とする。
【００１８】請求項４に記載の薄膜トランジスタまたは
液晶表示装置用アクティブマトリックスアレイの製造方
法は、請求項３に記載の不純物イオンを注入し薄膜トラ
ンジスタの低濃度不純物注入領域を形成する工程では、
前記不純物イオンの注入の際の加速電圧が、前記薄膜ト
ランジスタのソース及びドレイン領域の形成の際に用い
る加速電圧に対して、３０ｋＶ以上高くなるように設定
する方法とする。
液晶表示装置用アクティブマトリックスアレイの製造方
法は、請求項３に記載の不純物イオンを注入し薄膜トラ
ンジスタの低濃度不純物注入領域を形成する工程では、
前記不純物イオンの注入の際の加速電圧が、前記薄膜ト
ランジスタのソース及びドレイン領域の形成の際に用い
る加速電圧に対して、３０ｋＶ以上高くなるように設定
する方法とする。
【００１９】請求項５に記載の薄膜トランジスタまたは
液晶表示装置用アクティブマトリックスアレイの製造方
法は、請求項３または請求項４に記載の第１の導電型と
なる不純物イオンを注入し薄膜トランジスタの低濃度不
純物注入領域を形成する工程では、水素希釈したＰＨ3
ガスを用いたイオンドーピング法により、燐イオンを、
加速電圧５０ｋＶ以上かつ１００ｋＶ以下で、水素を含
むドーズ量３×１０12／ｃｍ2〜１×１０14／ｃｍ2の範
囲で注入し、第１の導電型となる薄膜トランジスタのソ
ース及びドレイン領域を形成する工程では、加速電圧５
ｋＶ以上かつ２０ｋＶ以下で、水素を含む燐ドーズ量１
×１０14／ｃｍ2〜３×１０15／ｃｍ2の範囲で注入し、
第２の導電型となる薄膜トランジスタのソース及びドレ
イン領域を形成する工程では、水素希釈したＢ2Ｈ6ガス
を用いたイオンドーピング法により、ホウ素イオンを、
加速電圧５ｋＶ以上かつ２０ｋＶ以下で、水素を含むホ
ウ素ドーズ量１×１０14／ｃｍ2〜３×１０15／ｃｍ2の
範囲で注入する方法とする。
液晶表示装置用アクティブマトリックスアレイの製造方
法は、請求項３または請求項４に記載の第１の導電型と
なる不純物イオンを注入し薄膜トランジスタの低濃度不
純物注入領域を形成する工程では、水素希釈したＰＨ3
ガスを用いたイオンドーピング法により、燐イオンを、
加速電圧５０ｋＶ以上かつ１００ｋＶ以下で、水素を含
むドーズ量３×１０12／ｃｍ2〜１×１０14／ｃｍ2の範
囲で注入し、第１の導電型となる薄膜トランジスタのソ
ース及びドレイン領域を形成する工程では、加速電圧５
ｋＶ以上かつ２０ｋＶ以下で、水素を含む燐ドーズ量１
×１０14／ｃｍ2〜３×１０15／ｃｍ2の範囲で注入し、
第２の導電型となる薄膜トランジスタのソース及びドレ
イン領域を形成する工程では、水素希釈したＢ2Ｈ6ガス
を用いたイオンドーピング法により、ホウ素イオンを、
加速電圧５ｋＶ以上かつ２０ｋＶ以下で、水素を含むホ
ウ素ドーズ量１×１０14／ｃｍ2〜３×１０15／ｃｍ2の
範囲で注入する方法とする。
【００２０】以上の構成または方法によると、レジスト
マスクを、高加速電圧（３０ｋＶ以上）で不純物注入を
行うｎ型低濃度不純物注入時には用いずに、低加速電圧
（３０ｋＶ以下）で不純物注入を行うｎ型あるいはｐ型
ソース及びドレイン領域不純物注入時に用いることによ
り、注入後のレジストマスクの剥離性を向上するととも
に、ｎ型及びｐ型ソース及びドレイン領域の注入時には
低加速電圧で不純物注入を行うことにより、ゲート電極
により水素の大部分を停止させることを可能とし、薄膜
トランジスタのチャネル領域への水素注入によるダメー
ジを大幅に低減する。
マスクを、高加速電圧（３０ｋＶ以上）で不純物注入を
行うｎ型低濃度不純物注入時には用いずに、低加速電圧
（３０ｋＶ以下）で不純物注入を行うｎ型あるいはｐ型
ソース及びドレイン領域不純物注入時に用いることによ
り、注入後のレジストマスクの剥離性を向上するととも
に、ｎ型及びｐ型ソース及びドレイン領域の注入時には
低加速電圧で不純物注入を行うことにより、ゲート電極
により水素の大部分を停止させることを可能とし、薄膜
トランジスタのチャネル領域への水素注入によるダメー
ジを大幅に低減する。
【００２１】以下、本発明の実施の形態を示す薄膜トラ
ンジスタおよび液晶表示装置用アクティブマトリックス
アレイとそれらの製造方法について、図面を参照しなが
ら具体的に説明する。 （実施の形態１）本発明の実施の形態１の薄膜トランジ
スタについて、その製造方法を示す作製工程を図１に基
づいて説明する。
ンジスタおよび液晶表示装置用アクティブマトリックス
アレイとそれらの製造方法について、図面を参照しなが
ら具体的に説明する。 （実施の形態１）本発明の実施の形態１の薄膜トランジ
スタについて、その製造方法を示す作製工程を図１に基
づいて説明する。
【００２２】図１は本実施の形態１の薄膜トランジスタ
の作製工程を示す断面図である。まず、図１（ａ）に示
すように、ガラス基板１１上にバッファー層１２となる
酸化シリコン膜を３０００Åの厚さで形成し、プラズマ
ＣＶＤ法を用いて非晶質シリコン（ａ−Ｓｉ）を８５０
Åの厚さに堆積する。ついで、このａ−Ｓｉ膜中の水素
を低減するため１Ｔｏｒｒの減圧窒素雰囲気下で４５０
℃，９０分の熱処理を行った後、エキシマレーザーアニ
ールにてａ−Ｓｉ膜を多結晶化し、ｐｏｌｙ−Ｓｉ膜と
なる多結晶シリコン薄膜１３（以下、多結晶シリコン薄
膜１３をｐｏｌｙ−Ｓｉ膜１３のようにも記す）を形成
する。エキシマレーザーは波長３０８ｎｍのＸｅＣｌエ
キシマレーザーを用い、照射は真空中とし、エネルギー
密度は第１ステップ２６０ｍＪ／ｃｍ2で、平均照射数
は１６ｓｈｏｔ／ｐｏｉｎｔである。
の作製工程を示す断面図である。まず、図１（ａ）に示
すように、ガラス基板１１上にバッファー層１２となる
酸化シリコン膜を３０００Åの厚さで形成し、プラズマ
ＣＶＤ法を用いて非晶質シリコン（ａ−Ｓｉ）を８５０
Åの厚さに堆積する。ついで、このａ−Ｓｉ膜中の水素
を低減するため１Ｔｏｒｒの減圧窒素雰囲気下で４５０
℃，９０分の熱処理を行った後、エキシマレーザーアニ
ールにてａ−Ｓｉ膜を多結晶化し、ｐｏｌｙ−Ｓｉ膜と
なる多結晶シリコン薄膜１３（以下、多結晶シリコン薄
膜１３をｐｏｌｙ−Ｓｉ膜１３のようにも記す）を形成
する。エキシマレーザーは波長３０８ｎｍのＸｅＣｌエ
キシマレーザーを用い、照射は真空中とし、エネルギー
密度は第１ステップ２６０ｍＪ／ｃｍ2で、平均照射数
は１６ｓｈｏｔ／ｐｏｉｎｔである。
【００２３】ａ−Ｓｉ膜を多結晶化してｐｏｌｙ−Ｓｉ
膜１３を形成した後に、このｐｏｌｙ−Ｓｉ膜１３をＴ
ＦＴの形状に加工し、これを覆うように、ゲート絶縁膜
１４となる酸化シリコン膜を８５０Åの厚さに形成す
る。この酸化シリコン膜はプラズマＣＶＤ法にて形成し
た。ゲート絶縁膜１４の形成後、Ａｌ−Ｚｒ合金（Ｚｒ
濃度１％）１０００ÅとＭｏ−Ｗ合金（Ｗ濃度１０ａｔ
％）１０００Åを堆積し、ゲート電極１５の形状に加工
する。
膜１３を形成した後に、このｐｏｌｙ−Ｓｉ膜１３をＴ
ＦＴの形状に加工し、これを覆うように、ゲート絶縁膜
１４となる酸化シリコン膜を８５０Åの厚さに形成す
る。この酸化シリコン膜はプラズマＣＶＤ法にて形成し
た。ゲート絶縁膜１４の形成後、Ａｌ−Ｚｒ合金（Ｚｒ
濃度１％）１０００ÅとＭｏ−Ｗ合金（Ｗ濃度１０ａｔ
％）１０００Åを堆積し、ゲート電極１５の形状に加工
する。
【００２４】ゲート電極１５の形成後、このゲート電極
１５をマスクにして、チャネル領域１３ａおよびｎチャ
ネル（場合により、ｎ−ｃｈ．と記す）ＬＤＤ領域１３
ｂの形成用である燐イオンのドーピングを行う。燐は、
水素希釈率９５％のホスフィン（ＰＨ3）を分解・イオ
ン化したものを質量分離することなく、加速電圧７０ｋ
Ｖ，水素を含むドーズ量２×１０13／ｃｍ2にて注入し
た。
１５をマスクにして、チャネル領域１３ａおよびｎチャ
ネル（場合により、ｎ−ｃｈ．と記す）ＬＤＤ領域１３
ｂの形成用である燐イオンのドーピングを行う。燐は、
水素希釈率９５％のホスフィン（ＰＨ3）を分解・イオ
ン化したものを質量分離することなく、加速電圧７０ｋ
Ｖ，水素を含むドーズ量２×１０13／ｃｍ2にて注入し
た。
【００２５】次に図１（ｂ）に示すように、ゲート絶縁
膜１４を、ｎ−ｃｈ．ＴＦＴのＬＤＤ領域１３ｂ上は被
覆し、かつｎ−ｃｈ．ＴＦＴ及びｐ−ｃｈ．ＴＦＴのソ
ース・ドレイン（Ｓ／Ｄ）領域上には残さない形状に加
工する。その後、ｐ−ｃｈ．ＴＦＴをフォトレジスト３
０にてマスクした後に、ｎ−ｃｈ．ＴＦＴのソース・ド
レイン（Ｓ／Ｄ）領域１３ｃを形成するための燐イオン
ドーピングを行う。燐は、水素希釈率９５％のホスフィ
ン（ＰＨ3）を分解・イオン化したものを質量分離する
ことなく、加速電圧１０ｋＶ，水素を含むドーズ量５×
１０14／ｃｍ2にて注入した。この燐イオンドーピング
後に、酸素アッシング処理の後にレジスト剥離処理を行
うことにより、ドーピングしたフォトレジスト３０によ
るマスクを除去する。
膜１４を、ｎ−ｃｈ．ＴＦＴのＬＤＤ領域１３ｂ上は被
覆し、かつｎ−ｃｈ．ＴＦＴ及びｐ−ｃｈ．ＴＦＴのソ
ース・ドレイン（Ｓ／Ｄ）領域上には残さない形状に加
工する。その後、ｐ−ｃｈ．ＴＦＴをフォトレジスト３
０にてマスクした後に、ｎ−ｃｈ．ＴＦＴのソース・ド
レイン（Ｓ／Ｄ）領域１３ｃを形成するための燐イオン
ドーピングを行う。燐は、水素希釈率９５％のホスフィ
ン（ＰＨ3）を分解・イオン化したものを質量分離する
ことなく、加速電圧１０ｋＶ，水素を含むドーズ量５×
１０14／ｃｍ2にて注入した。この燐イオンドーピング
後に、酸素アッシング処理の後にレジスト剥離処理を行
うことにより、ドーピングしたフォトレジスト３０によ
るマスクを除去する。
【００２６】次いで図１（ｃ）に示したように、ｎ−ｃ
ｈ．ＴＦＴをフォトレジスト３０にてマスクした後に、
ｐ−ｃｈ．ＴＦＴのソース・ドレイン領域を形成するた
めのホウ素イオンドーピングを行う。ホウ素は、水素希
釈率８５％のジボラン（Ｂ2Ｈ6）を分解・イオン化した
ものを質量分離することなく、加速電圧１０ｋＶ，水素
を含むドーズ量２×１０15／ｃｍ2にて注入した。この
ホウ素イオンドーピング後に、酸素アッシング処理の後
にレジスト剥離処理を行うことにより、ドーピングした
フォトレジスト３０によるマスクを除去する。
ｈ．ＴＦＴをフォトレジスト３０にてマスクした後に、
ｐ−ｃｈ．ＴＦＴのソース・ドレイン領域を形成するた
めのホウ素イオンドーピングを行う。ホウ素は、水素希
釈率８５％のジボラン（Ｂ2Ｈ6）を分解・イオン化した
ものを質量分離することなく、加速電圧１０ｋＶ，水素
を含むドーズ量２×１０15／ｃｍ2にて注入した。この
ホウ素イオンドーピング後に、酸素アッシング処理の後
にレジスト剥離処理を行うことにより、ドーピングした
フォトレジスト３０によるマスクを除去する。
【００２７】このようにして、マスクを除去した後に、
図１（ｄ）に示したように、酸化シリコンからなる層間
絶縁膜１８を形成し、コンタクトホール１９を開口し、
ソース及びドレインに電気的に接続するためのソース・
ドレイン（Ｓ／Ｄ）配線２０，２１を形成することによ
り、薄膜トランジスタが完成する。 （実施の形態２）本発明の実施の形態２の薄膜トランジ
スタについて、その製造方法を示す作製工程を図２に基
づいて説明する。
図１（ｄ）に示したように、酸化シリコンからなる層間
絶縁膜１８を形成し、コンタクトホール１９を開口し、
ソース及びドレインに電気的に接続するためのソース・
ドレイン（Ｓ／Ｄ）配線２０，２１を形成することによ
り、薄膜トランジスタが完成する。 （実施の形態２）本発明の実施の形態２の薄膜トランジ
スタについて、その製造方法を示す作製工程を図２に基
づいて説明する。
【００２８】図２は本実施の形態２の薄膜トランジスタ
の作製工程を示す断面図である。まず、図２（ａ）に示
すように、ガラス基板１１上にバッファー層１２となる
酸化シリコン膜を３０００Åの厚さで形成し、プラズマ
ＣＶＤ法を用いて非晶質シリコン（ａ−Ｓｉ）を８５０
Åの厚さに堆積する。ついで、このａ−Ｓｉ膜中の水素
を低減するため１Ｔｏｒｒの減圧窒素雰囲気下で４５０
℃，９０分の熱処理を行った後、エキシマレーザーアニ
ールにてａ−Ｓｉ膜を多結晶化し、ｐｏｌｙ−Ｓｉ膜と
なる多結晶シリコン薄膜１３を形成する。エキシマレー
ザーは波長３０８ｎｍのＸｅＣｌエキシマレーザーを用
い、照射は真空中とし、エネルギー密度は第１ステップ
２６０ｍＪ／ｃｍ2で、平均照射数は１６ｓｈｏｔ／ｐ
ｏｉｎｔである。
の作製工程を示す断面図である。まず、図２（ａ）に示
すように、ガラス基板１１上にバッファー層１２となる
酸化シリコン膜を３０００Åの厚さで形成し、プラズマ
ＣＶＤ法を用いて非晶質シリコン（ａ−Ｓｉ）を８５０
Åの厚さに堆積する。ついで、このａ−Ｓｉ膜中の水素
を低減するため１Ｔｏｒｒの減圧窒素雰囲気下で４５０
℃，９０分の熱処理を行った後、エキシマレーザーアニ
ールにてａ−Ｓｉ膜を多結晶化し、ｐｏｌｙ−Ｓｉ膜と
なる多結晶シリコン薄膜１３を形成する。エキシマレー
ザーは波長３０８ｎｍのＸｅＣｌエキシマレーザーを用
い、照射は真空中とし、エネルギー密度は第１ステップ
２６０ｍＪ／ｃｍ2で、平均照射数は１６ｓｈｏｔ／ｐ
ｏｉｎｔである。
【００２９】ａ−Ｓｉ膜を多結晶化してｐｏｌｙ−Ｓｉ
膜１３を形成した後に、このｐｏｌｙ−Ｓｉ膜１３をＴ
ＦＴの形状に加工し、これを覆うように、ゲート絶縁膜
１４となる酸化シリコン膜を８５０Åの厚さに形成す
る。この酸化シリコン膜はプラズマＣＶＤ法にて形成し
た。ゲート絶縁膜１４の形成後、Ａｌ−Ｚｒ合金（Ｚｒ
濃度１％）１０００ÅとＭｏ−Ｗ合金（Ｗ濃度１０ａｔ
％）１０００Åを堆積し、ゲート電極１５の形状に加工
する。
膜１３を形成した後に、このｐｏｌｙ−Ｓｉ膜１３をＴ
ＦＴの形状に加工し、これを覆うように、ゲート絶縁膜
１４となる酸化シリコン膜を８５０Åの厚さに形成す
る。この酸化シリコン膜はプラズマＣＶＤ法にて形成し
た。ゲート絶縁膜１４の形成後、Ａｌ−Ｚｒ合金（Ｚｒ
濃度１％）１０００ÅとＭｏ−Ｗ合金（Ｗ濃度１０ａｔ
％）１０００Åを堆積し、ゲート電極１５の形状に加工
する。
【００３０】ゲート電極１５の形成後、このゲート電極
１５をマスクにして、チャネル領域１３ａおよびｎ−ｃ
ｈ．ＬＤＤ領域１３ｂの形成用である燐イオンのドーピ
ングを行う。燐は、水素希釈率９５％のホスフィン（Ｐ
Ｈ3）を分解・イオン化したものを質量分離することな
く、加速電圧７０ｋＶ，水素を含むドーズ量２×１０ 13
／ｃｍ2にて注入した。
１５をマスクにして、チャネル領域１３ａおよびｎ−ｃ
ｈ．ＬＤＤ領域１３ｂの形成用である燐イオンのドーピ
ングを行う。燐は、水素希釈率９５％のホスフィン（Ｐ
Ｈ3）を分解・イオン化したものを質量分離することな
く、加速電圧７０ｋＶ，水素を含むドーズ量２×１０ 13
／ｃｍ2にて注入した。
【００３１】次に図２（ｂ）に示すように、ゲート絶縁
膜１４を、ｐ−ｃｈ．ＴＦＴのソース及びドレイン領域
上は除去し、かつｎ−ｃｈ．ＴＦＴ上には残す形状に加
工する。その後、ｐ−ｃｈ．ＴＦＴのソース・ドレイン
領域を形成するためのホウ素イオンドーピングを行う。
ホウ素は、水素希釈率８５％のジボラン（Ｂ2Ｈ6）を分
解・イオン化したものを質量分離することなく、加速電
圧１０ｋＶ，水素を含むドーズ量２×１０15／ｃｍ2に
て注入した。
膜１４を、ｐ−ｃｈ．ＴＦＴのソース及びドレイン領域
上は除去し、かつｎ−ｃｈ．ＴＦＴ上には残す形状に加
工する。その後、ｐ−ｃｈ．ＴＦＴのソース・ドレイン
領域を形成するためのホウ素イオンドーピングを行う。
ホウ素は、水素希釈率８５％のジボラン（Ｂ2Ｈ6）を分
解・イオン化したものを質量分離することなく、加速電
圧１０ｋＶ，水素を含むドーズ量２×１０15／ｃｍ2に
て注入した。
【００３２】次に図２（ｃ）に示すように、ｐ−ｃｈ．
ＴＦＴをフォトレジスト３０にてマスクした後に、ｎ−
ｃｈ．ＴＦＴのソース・ドレイン領域１３ｃを形成する
ための燐イオンドーピングを行う。燐は、水素希釈率９
５％のホスフィン（ＰＨ3）を分解・イオン化したもの
を質量分離することなく、加速電圧１０ｋＶ，水素を含
むドーズ量５×１０14／ｃｍ2にて注入した。この燐イ
オンドーピング後に、酸素アッシング処理の後にレジス
ト剥離処理を行うことにより、ドーピングしたフォトレ
ジスト３０によるマスクを除去する。
ＴＦＴをフォトレジスト３０にてマスクした後に、ｎ−
ｃｈ．ＴＦＴのソース・ドレイン領域１３ｃを形成する
ための燐イオンドーピングを行う。燐は、水素希釈率９
５％のホスフィン（ＰＨ3）を分解・イオン化したもの
を質量分離することなく、加速電圧１０ｋＶ，水素を含
むドーズ量５×１０14／ｃｍ2にて注入した。この燐イ
オンドーピング後に、酸素アッシング処理の後にレジス
ト剥離処理を行うことにより、ドーピングしたフォトレ
ジスト３０によるマスクを除去する。
【００３３】このようにして、マスクを除去した後に、
図２（ｄ）に示したように、酸化シリコンからなる層間
絶縁膜１８を形成し、コンタクトホール１９を開口し、
ソース及びドレインに電気的に接続するためのソース・
ドレイン配線２０，２１を形成することにより、薄膜ト
ランジスタが完成する。 （実施の形態３）本発明の実施の形態３の薄膜トランジ
スタについて、その製造方法を示す作製工程を図３に基
づいて説明する。
図２（ｄ）に示したように、酸化シリコンからなる層間
絶縁膜１８を形成し、コンタクトホール１９を開口し、
ソース及びドレインに電気的に接続するためのソース・
ドレイン配線２０，２１を形成することにより、薄膜ト
ランジスタが完成する。 （実施の形態３）本発明の実施の形態３の薄膜トランジ
スタについて、その製造方法を示す作製工程を図３に基
づいて説明する。
【００３４】図３は本実施の形態３の薄膜トランジスタ
の作製工程を示す断面図である。図３に示すように、作
製工程としては基本的には実施の形態１の場合と同様で
あるが、図３（ａ）に示したように、ｎ−ｃｈ．ＴＦＴ
のＬＤＤ領域１３ｂを形成するためのｎ−ｃｈ．ＬＤＤ
注入時に、ｐ−ｃｈ．ＴＦＴをフォトレジスト３０によ
りマスクして保護する点が、実施の形態１の場合と異な
る。
の作製工程を示す断面図である。図３に示すように、作
製工程としては基本的には実施の形態１の場合と同様で
あるが、図３（ａ）に示したように、ｎ−ｃｈ．ＴＦＴ
のＬＤＤ領域１３ｂを形成するためのｎ−ｃｈ．ＬＤＤ
注入時に、ｐ−ｃｈ．ＴＦＴをフォトレジスト３０によ
りマスクして保護する点が、実施の形態１の場合と異な
る。
【００３５】このフォトレジスト３０によるマスクによ
って、ｐ−ｃｈ．ＴＦＴのチャネル領域に注入される水
素を基本的にはなくすことが可能となる。また、イオン
ドーピング後のレジスト剥離性に関しては、注入加速電
圧が従来例のレジスト使用時と同じであるが、注入量が
２桁程度小さくできるため、イオンドープ後のフォトレ
ジスト３０の剥離性も向上した。 （実施の形態４）本発明の実施の形態４の液晶表示装置
用アクティブマトリックスアレイについて、その構成を
図４に基づいて説明する。
って、ｐ−ｃｈ．ＴＦＴのチャネル領域に注入される水
素を基本的にはなくすことが可能となる。また、イオン
ドーピング後のレジスト剥離性に関しては、注入加速電
圧が従来例のレジスト使用時と同じであるが、注入量が
２桁程度小さくできるため、イオンドープ後のフォトレ
ジスト３０の剥離性も向上した。 （実施の形態４）本発明の実施の形態４の液晶表示装置
用アクティブマトリックスアレイについて、その構成を
図４に基づいて説明する。
【００３６】図４は本実施の形態４の液晶表示装置用ア
クティブマトリックスアレイの一構成例を示すブロック
図であり、図４（ａ）に各画素部の等価回路を示し、図
４（ｂ）に周辺駆動回路を含むブロック図を示す。図４
において、３１は画素電極駆動用のｎ−ｃｈ．ＴＦＴ、
３２は第１走査線〜第Ｎ走査線を駆動する走査側駆動回
路、３３は第１データー線〜第Ｎデーター線を駆動する
データー側駆動回路、３４は画素、ＣLCは液晶容量、Ｃ
Sは信号保持用の付加容量である。
クティブマトリックスアレイの一構成例を示すブロック
図であり、図４（ａ）に各画素部の等価回路を示し、図
４（ｂ）に周辺駆動回路を含むブロック図を示す。図４
において、３１は画素電極駆動用のｎ−ｃｈ．ＴＦＴ、
３２は第１走査線〜第Ｎ走査線を駆動する走査側駆動回
路、３３は第１データー線〜第Ｎデーター線を駆動する
データー側駆動回路、３４は画素、ＣLCは液晶容量、Ｃ
Sは信号保持用の付加容量である。
【００３７】図４（ｂ）に示す走査側駆動回路３２とデ
ータ側駆動回路３３は、実施の形態１〜３で示したよう
な薄膜トランジスタを用いたＣＭＯＳ駆動回路で構成さ
れており、図４（ａ）に示す画素電極駆動用のｎ−ｃ
ｈ．ＴＦＴ３１は、ＬＤＤあるいはＬＤＤ構造を直列に
接続した構成となっている。
ータ側駆動回路３３は、実施の形態１〜３で示したよう
な薄膜トランジスタを用いたＣＭＯＳ駆動回路で構成さ
れており、図４（ａ）に示す画素電極駆動用のｎ−ｃ
ｈ．ＴＦＴ３１は、ＬＤＤあるいはＬＤＤ構造を直列に
接続した構成となっている。
【００３８】実施の形態１〜３で示した薄膜トランジス
タを液晶表示装置用アクティブマトリックスアレイの周
辺駆動回路に用いた場合、移動度が向上することによる
動作速度の向上、消費電力の低減、素子サイズの縮小化
による容量低減等の効果が得られた。
タを液晶表示装置用アクティブマトリックスアレイの周
辺駆動回路に用いた場合、移動度が向上することによる
動作速度の向上、消費電力の低減、素子サイズの縮小化
による容量低減等の効果が得られた。
【００３９】上記の各実施の形態によると、イオンドー
ピング後のフォトレジストの除去性は加速電圧に大きく
依存するが、高加速電圧（３０ｋＶ以上）で不純物注入
を行うｎ型低濃度不純物注入時にはレジストマスクを用
いず、低加速電圧（３０ｋＶ以下）で不純物注入を行う
ｎ型あるいはｐ型ソース及びドレイン領域不純物注入時
にレジストマスクを用いており、従って、従来では例え
ば加速電圧７０ｋＶで注入したレジストマスクを除去す
る必要があったのに対して、レジストマスク使用時の加
速電圧の低減により、例えば加速電圧１０ｋＶで注入し
たレジストを除去すればよく、注入後のレジストマスク
の剥離性を向上することができる。
ピング後のフォトレジストの除去性は加速電圧に大きく
依存するが、高加速電圧（３０ｋＶ以上）で不純物注入
を行うｎ型低濃度不純物注入時にはレジストマスクを用
いず、低加速電圧（３０ｋＶ以下）で不純物注入を行う
ｎ型あるいはｐ型ソース及びドレイン領域不純物注入時
にレジストマスクを用いており、従って、従来では例え
ば加速電圧７０ｋＶで注入したレジストマスクを除去す
る必要があったのに対して、レジストマスク使用時の加
速電圧の低減により、例えば加速電圧１０ｋＶで注入し
たレジストを除去すればよく、注入後のレジストマスク
の剥離性を向上することができる。
【００４０】その結果、従来に比べて、レジスト残り等
の不良を大きく低減することができ、製造歩留まりを向
上することができる。また、イオンドーピング工程では
多量の水素イオンを同時に注入するが、７０ｋＶ注入時
の水素（Ｈ1＋イオン）の平均飛翔は例えばＳｉ中で６
００ｎｍであり、ゲート電極でストップされずにゲート
絶縁膜あるいはチャネル領域に注入され、このチャネル
領域に注入された水素は特にｐ−ｃｈ．ＴＦＴの特性に
影響し、移動度の低下およびしきい電圧（Ｖｔｈ）の変
動を引き起こす。
の不良を大きく低減することができ、製造歩留まりを向
上することができる。また、イオンドーピング工程では
多量の水素イオンを同時に注入するが、７０ｋＶ注入時
の水素（Ｈ1＋イオン）の平均飛翔は例えばＳｉ中で６
００ｎｍであり、ゲート電極でストップされずにゲート
絶縁膜あるいはチャネル領域に注入され、このチャネル
領域に注入された水素は特にｐ−ｃｈ．ＴＦＴの特性に
影響し、移動度の低下およびしきい電圧（Ｖｔｈ）の変
動を引き起こす。
【００４１】従って、従来では、ｐ−ｃｈ．ＴＦＴのチ
ャネル領域に注入される水素はｎ−ｃｈ．ＬＤＤ注入時
の水素とｐ−ｃｈ．Ｓ／Ｄ注入時の水素との総和であ
り、注入量はＳ／Ｄ領域形成時がＬＤＤ注入時に比較し
て２桁程度大きく、薄膜トランジスタのチャネル領域に
注入される水素量はＳ／Ｄ領域形成時の注入が支配的で
ある、これに対して、ｎ−ｃｈ．ＴＦＴ及びｐ−ｃｈ．
ＴＦＴのＳ／Ｄ領域注入時は加速電圧を１０ｋＶで注入
しており、Ｈ1＋イオンのＳｉ中の平均飛翔は８５ｎｍ
であってゲート電極で止められ、薄膜トランジスタのチ
ャネル領域に入ることはなく、ｐ−ｃｈ．ＴＦＴのチャ
ネル領域に注入される水素はｎ−ｃｈ．ＬＤＤ注入時の
水素のみとなり、従来例に比較してｐ−ｃｈ．ＴＦＴに
注入される水素を大幅に減少することができ、その水素
注入によるダメージを大幅に低減することができる。
ャネル領域に注入される水素はｎ−ｃｈ．ＬＤＤ注入時
の水素とｐ−ｃｈ．Ｓ／Ｄ注入時の水素との総和であ
り、注入量はＳ／Ｄ領域形成時がＬＤＤ注入時に比較し
て２桁程度大きく、薄膜トランジスタのチャネル領域に
注入される水素量はＳ／Ｄ領域形成時の注入が支配的で
ある、これに対して、ｎ−ｃｈ．ＴＦＴ及びｐ−ｃｈ．
ＴＦＴのＳ／Ｄ領域注入時は加速電圧を１０ｋＶで注入
しており、Ｈ1＋イオンのＳｉ中の平均飛翔は８５ｎｍ
であってゲート電極で止められ、薄膜トランジスタのチ
ャネル領域に入ることはなく、ｐ−ｃｈ．ＴＦＴのチャ
ネル領域に注入される水素はｎ−ｃｈ．ＬＤＤ注入時の
水素のみとなり、従来例に比較してｐ−ｃｈ．ＴＦＴに
注入される水素を大幅に減少することができ、その水素
注入によるダメージを大幅に低減することができる。
【００４２】その結果、作製したｐ型薄膜トランジスタ
における移動度並びにしきい電圧を上昇して、それらの
各特性を従来に比べて大幅に改善し、制御性および信頼
性を向上することができる。
における移動度並びにしきい電圧を上昇して、それらの
各特性を従来に比べて大幅に改善し、制御性および信頼
性を向上することができる。
【００４３】例えば、移動度については、従来技術によ
り作製したものが３０ｃｍ2／Ｖ・ｓｅｃであったのに
対して、１２０ｃｍ2／Ｖ・ｓｅｃとなり、また、しき
い電圧については、従来技術により作製したものが−
５．６Ｖであったのに対して、−２．０Ｖとなったよう
に、それぞれ大幅な特性の改善が図れた。
り作製したものが３０ｃｍ2／Ｖ・ｓｅｃであったのに
対して、１２０ｃｍ2／Ｖ・ｓｅｃとなり、また、しき
い電圧については、従来技術により作製したものが−
５．６Ｖであったのに対して、−２．０Ｖとなったよう
に、それぞれ大幅な特性の改善が図れた。
【００４４】
【発明の効果】以上のように本発明によれば、イオンド
ーピング後のレジストの除去性は加速電圧に大きく依存
するが、そのレジストマスクを、高加速電圧（３０ｋＶ
以上）で不純物注入を行うｎ型低濃度不純物注入時には
用いずに、低加速電圧（３０ｋＶ以下）で不純物注入を
行うｎ型あるいはｐ型ソース及びドレイン領域不純物注
入時に用いることにより、注入後のレジストマスクの剥
離性を向上することができる。
ーピング後のレジストの除去性は加速電圧に大きく依存
するが、そのレジストマスクを、高加速電圧（３０ｋＶ
以上）で不純物注入を行うｎ型低濃度不純物注入時には
用いずに、低加速電圧（３０ｋＶ以下）で不純物注入を
行うｎ型あるいはｐ型ソース及びドレイン領域不純物注
入時に用いることにより、注入後のレジストマスクの剥
離性を向上することができる。
【００４５】そのため、従来に比べて、レジスト残り等
の不良を大きく低減することができ、製造歩留まりを大
幅に向上することができる。また、通常、ｐ−ｃｈ．Ｔ
ＦＴのチャネル領域に注入される水素はｎ−ｃｈ．ＬＤ
Ｄ注入時の水素とｐ−ｃｈ．Ｓ／Ｄ注入時の水素との総
和であり、それらの注入量はＳ／Ｄ領域形成時がＬＤＤ
注入時に比較して２桁程度大きく、薄膜トランジスタの
チャネル領域に注入される水素量はＳ／Ｄ領域形成時の
注入が支配的であるが、これに対して、ｎ型及びｐ型ソ
ース及びドレイン領域の注入時には低加速電圧で不純物
注入を行うことにより、ゲート電極により水素の大部分
を停止させることを可能とし、薄膜トランジスタのチャ
ネル領域への水素注入によるダメージを大幅に低減する
ことができる。
の不良を大きく低減することができ、製造歩留まりを大
幅に向上することができる。また、通常、ｐ−ｃｈ．Ｔ
ＦＴのチャネル領域に注入される水素はｎ−ｃｈ．ＬＤ
Ｄ注入時の水素とｐ−ｃｈ．Ｓ／Ｄ注入時の水素との総
和であり、それらの注入量はＳ／Ｄ領域形成時がＬＤＤ
注入時に比較して２桁程度大きく、薄膜トランジスタの
チャネル領域に注入される水素量はＳ／Ｄ領域形成時の
注入が支配的であるが、これに対して、ｎ型及びｐ型ソ
ース及びドレイン領域の注入時には低加速電圧で不純物
注入を行うことにより、ゲート電極により水素の大部分
を停止させることを可能とし、薄膜トランジスタのチャ
ネル領域への水素注入によるダメージを大幅に低減する
ことができる。
【００４６】そのため、作製したｐ型薄膜トランジスタ
における移動度並びにしきい電圧を上昇して、それらの
各特性を従来に比べて大幅に改善し、制御性および信頼
性を向上することができる。
における移動度並びにしきい電圧を上昇して、それらの
各特性を従来に比べて大幅に改善し、制御性および信頼
性を向上することができる。
【図１】本発明の実施の形態１の薄膜トランジスタの作
製工程を示す断面図
製工程を示す断面図
【図２】本発明の実施の形態２の薄膜トランジスタの作
製工程を示す断面図
製工程を示す断面図
【図３】本発明の実施の形態３の薄膜トランジスタの作
製工程を示す断面図
製工程を示す断面図
【図４】本発明の実施の形態４の液晶表示装置用アクテ
ィブマトリックスアレイの一構成例を示すブロック図
ィブマトリックスアレイの一構成例を示すブロック図
【図５】従来の薄膜トランジスタの作製工程を示す断面
図
図
１１ ガラス基板 １２ バッファー層（酸化シリコン） １３ 多結晶シリコン薄膜（非単結晶シリコン薄膜） １３ａ 真性多結晶シリコン領域（チャネル領域） １３ｂ 低濃度不純物注入領域（ＬＤＤ領域） １３ｃ 高濃度不純物注入領域（Ｓ／Ｄ領域） １４ ゲート絶縁膜（酸化シリコン） １５ ゲート電極（Ａｌ−１０％Ｚｒ／ＭｏＷ） １８ 層間絶縁膜（酸化シリコン） １９ コンタクトホール ２０，２１ ソース・ドレイン（Ｓ／Ｄ）配線（Ａｌ
／Ｔｉ） ３０ フォトレジスト ３１ ｎ−ｃｈ．ＴＦＴ ３２ 走査側駆動回路 ３３ データー側駆動回路 ３４ 画素 ＣLC 液晶容量 ＣS 信号保持用付加容量
／Ｔｉ） ３０ フォトレジスト ３１ ｎ−ｃｈ．ＴＦＴ ３２ 走査側駆動回路 ３３ データー側駆動回路 ３４ 画素 ＣLC 液晶容量 ＣS 信号保持用付加容量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 郁典 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 筒 博司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 多結晶シリコン薄膜を活性層に有し、そ
の多結晶シリコン薄膜内に形成されたチャネル領域とソ
ースおよびドレイン領域との間に低濃度不純物注入領域
を有する薄膜トランジスタにおいて、前記低濃度不純物
注入領域上は、前記多結晶シリコン薄膜とゲート電極と
の間にそれらを絶縁するために形成されたゲート絶縁膜
により被覆され、かつ、前記ソースおよびドレイン領域
上は、前記ゲート絶縁膜により被覆されないように構成
したことを特徴とする薄膜トランジスタ。 - 【請求項２】 多結晶シリコン薄膜を活性層に有し、そ
の多結晶シリコン薄膜内に形成されたチャネル領域とソ
ースおよびドレイン領域との間に低濃度不純物注入領域
を有するｎ型薄膜トランジスタが、液晶表示装置におけ
る表示電極のスイッチング素子として用いられ、そのス
イッチング素子を駆動しｎ型及びｐ型薄膜トランジスタ
からなる駆動回路が内蔵された駆動回路内蔵型の液晶表
示装置において、前記薄膜トランジスタを、その低濃度
不純物注入領域上は、前記多結晶シリコン薄膜とゲート
電極との間にそれらを絶縁するために形成されたゲート
絶縁膜により被覆され、かつ、ソース及びドレイン領域
上は、前記ゲート絶縁膜により被覆されないように構成
したことを特徴とする液晶表示装置用アクティブマトリ
ックスアレイ。 - 【請求項３】 請求項１に記載の薄膜トランジスタまた
は請求項２に記載の液晶表示装置用アクティブマトリッ
クスアレイの製造方法であって、透光性基板上にバッフ
ァー層を形成する工程と、前記バッファー層上に多結晶
シリコン薄膜を形成し薄膜トランジスタの形状に加工す
る工程と、前記多結晶シリコン薄膜を被覆するようにゲ
ート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極形成後に、
第１の導電型となる不純物イオンを注入して薄膜トラン
ジスタの低濃度不純物注入領域を形成する工程と、第１
及び第２の導電型となる薄膜トランジスタのソース及び
ドレイン領域上のゲート絶縁膜を除去する工程と、前記
ゲート絶縁膜を除去した後に、第１及び第２の導電型と
なる不純物イオンを注入し薄膜トランジスタのソース及
びドレイン領域を形成する工程とからなることを特徴と
する薄膜トランジスタまたは液晶表示装置用アクティブ
マトリックスアレイの製造方法。 - 【請求項４】 不純物イオンを注入し薄膜トランジスタ
の低濃度不純物注入領域を形成する工程では、前記不純
物イオンの注入の際の加速電圧が、前記薄膜トランジス
タのソース及びドレイン領域の形成の際に用いる加速電
圧に対して、３０ｋＶ以上高くなるように設定すること
を特徴とする請求項３に記載の薄膜トランジスタまたは
液晶表示装置用アクティブマトリックスアレイの製造方
法。 - 【請求項５】 第１の導電型となる不純物イオンを注入
し薄膜トランジスタの低濃度不純物注入領域を形成する
工程では、水素希釈したＰＨ3ガスを用いたイオンドー
ピング法により、燐イオンを、加速電圧５０ｋＶ以上か
つ１００ｋＶ以下で、水素を含むドーズ量３×１０12／
ｃｍ2〜１×１０14／ｃｍ2の範囲で注入し、第１の導電
型となる薄膜トランジスタのソース及びドレイン領域を
形成する工程では、加速電圧５ｋＶ以上かつ２０ｋＶ以
下で、水素を含む燐ドーズ量１×１０14／ｃｍ2〜３×
１０15／ｃｍ2の範囲で注入し、第２の導電型となる薄
膜トランジスタのソース及びドレイン領域を形成する工
程では、水素希釈したＢ2Ｈ6ガスを用いたイオンドーピ
ング法により、ホウ素イオンを、加速電圧５ｋＶ以上か
つ２０ｋＶ以下で、水素を含むホウ素ドーズ量１×１０
14／ｃｍ2〜３×１０15／ｃｍ2の範囲で注入することを
特徴とする請求項３または請求項４に記載の薄膜トラン
ジスタまたは液晶表示装置用アクティブマトリックスア
レイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16575798A JP2000004021A (ja) | 1998-06-15 | 1998-06-15 | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16575798A JP2000004021A (ja) | 1998-06-15 | 1998-06-15 | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000004021A true JP2000004021A (ja) | 2000-01-07 |
Family
ID=15818485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16575798A Pending JP2000004021A (ja) | 1998-06-15 | 1998-06-15 | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000004021A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203972A (ja) * | 2001-01-05 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイとそれを用いた液晶表示装置 |
| WO2019000709A1 (zh) * | 2017-06-29 | 2019-01-03 | 惠科股份有限公司 | 一种阵列基板的制造方法及显示装置 |
| WO2019075950A1 (zh) * | 2017-10-20 | 2019-04-25 | 武汉华星光电技术有限公司 | 阵列基板及其制作方法 |
| CN110828486A (zh) * | 2019-11-19 | 2020-02-21 | 云谷（固安）科技有限公司 | 显示面板的制作方法和显示面板 |
-
1998
- 1998-06-15 JP JP16575798A patent/JP2000004021A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10884306B2 (en) | 2017-06-29 | 2021-01-05 | HKC Corporation Limited | Method for manufacturing array substrate and display device |
| WO2019075950A1 (zh) * | 2017-10-20 | 2019-04-25 | 武汉华星光电技术有限公司 | 阵列基板及其制作方法 |
| US10998342B2 (en) | 2017-10-20 | 2021-05-04 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Array substrate and manufacturing method thereof |
| CN110828486A (zh) * | 2019-11-19 | 2020-02-21 | 云谷（固安）科技有限公司 | 显示面板的制作方法和显示面板 |
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