JP2899960B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性透明基板上
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられる多結晶シリコン薄膜トランジスタの製造方法
に関する。
に形成されるアクティブマトリクスあるいはイメージセ
ンサーの画素のスイッチング素子あるいは駆動用回路に
用いられる多結晶シリコン薄膜トランジスタの製造方法
に関する。
【０００２】
【従来の技術】多結晶シリコンにおいては、結晶粒界に
存在するダングリングボンドなどの欠陥が、キャリアに
対するトラップ準位あるいは障壁として働くと一般的に
考えられており（Ｊoｈｎ Ｙ．Ｗ．Ｓｅｔｏ，Ｊ，Ａ
ｐｐｌ.Ｐｈｙｓ.，４６，５２４７（１９７５）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，５３（２），１１９３
（１９８２）参照）その目的で、水素による前記欠陥の
終端化が行なわれており、その中でも代表的な方法が、
水素プラズマ処理（応用物理学会，１９８６年秋季大会
予稿集，講演番号２７ｐーＱー５ あるいは、Ｍａｔｅ
ｒ１ｓーＲｅｓｅａｈーＳｏｃｉｅｔｙ Ｓｙｍｐ．Ｐ
ｒｏｃ．Ｖｏｌ．５３，４１９（１９８６）参照）ある
いは水素イオン打込み法（ＩＥＥＥ ＥＩｃｔｒｏｎー
Ｄｅｖｉｃｅ-Ｌｅｔｔｅｒs，Ｖol.ＥＤＬー７，Ｎ
ｏ．１１，ＮｏＶｅｍｂｅｒ（１９８６），５９７べー
ジ参照）あるいはプラズマ窒化膜の形成（電子通信学会
技術研究報告ＳＳＤ８３ー７５，２３ぺージ参照）など
である。これらの方法を用いると、トランジスタ特性の
大幅な特性改善がなされる。しかしながら、特性が向上
する反面、Ｎチャネルトランジスタがデプレッション方
向に大きくシフトし、Ｐチャネルトランジスタがエンハ
ンスメント方向にわずかながらシフトするというＶｔｈ
の異常シフトの問題が生じる。この原因は、トランジス
タがプラズマ中にさらされる事により、ゲート酸化膜中
に正の固定電荷が形成されチャネル部が常に負に誘起さ
れている為だと考えられている。（電子通信学会技術研
究報告ＳＳＤ８３ー７５，２３べージ参照）一方、水素
プラズマ処理によるＶｔｈのシフト量がＮチャネルトラ
ンジスタについてはマイナス１Ｖからマイナス２Ｖであ
るのに対し、Ｐチャネルトランジスタについては、マイ
ナス０．１Ｖ程度であり（発明者による実験結果）この
現象についての原因は、まだわかっていない。
存在するダングリングボンドなどの欠陥が、キャリアに
対するトラップ準位あるいは障壁として働くと一般的に
考えられており（Ｊoｈｎ Ｙ．Ｗ．Ｓｅｔｏ，Ｊ，Ａ
ｐｐｌ.Ｐｈｙｓ.，４６，５２４７（１９７５）参
照）、従って多結晶シリコン薄膜トランジスタの性能を
向上させる為には、前記欠陥を低減させる必要がある。
（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，５３（２），１１９３
（１９８２）参照）その目的で、水素による前記欠陥の
終端化が行なわれており、その中でも代表的な方法が、
水素プラズマ処理（応用物理学会，１９８６年秋季大会
予稿集，講演番号２７ｐーＱー５ あるいは、Ｍａｔｅ
ｒ１ｓーＲｅｓｅａｈーＳｏｃｉｅｔｙ Ｓｙｍｐ．Ｐ
ｒｏｃ．Ｖｏｌ．５３，４１９（１９８６）参照）ある
いは水素イオン打込み法（ＩＥＥＥ ＥＩｃｔｒｏｎー
Ｄｅｖｉｃｅ-Ｌｅｔｔｅｒs，Ｖol.ＥＤＬー７，Ｎ
ｏ．１１，ＮｏＶｅｍｂｅｒ（１９８６），５９７べー
ジ参照）あるいはプラズマ窒化膜の形成（電子通信学会
技術研究報告ＳＳＤ８３ー７５，２３ぺージ参照）など
である。これらの方法を用いると、トランジスタ特性の
大幅な特性改善がなされる。しかしながら、特性が向上
する反面、Ｎチャネルトランジスタがデプレッション方
向に大きくシフトし、Ｐチャネルトランジスタがエンハ
ンスメント方向にわずかながらシフトするというＶｔｈ
の異常シフトの問題が生じる。この原因は、トランジス
タがプラズマ中にさらされる事により、ゲート酸化膜中
に正の固定電荷が形成されチャネル部が常に負に誘起さ
れている為だと考えられている。（電子通信学会技術研
究報告ＳＳＤ８３ー７５，２３べージ参照）一方、水素
プラズマ処理によるＶｔｈのシフト量がＮチャネルトラ
ンジスタについてはマイナス１Ｖからマイナス２Ｖであ
るのに対し、Ｐチャネルトランジスタについては、マイ
ナス０．１Ｖ程度であり（発明者による実験結果）この
現象についての原因は、まだわかっていない。
【０００３】
【発明が解決しようとする課題】従来技術では、ゲート
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、チャネルのＶｔｈの調整が難しいという問題を
有していた。 本発明は、このような水素プラズマ処理
あるいは水素イオン打込み法あるいはプラズマ窒化膜形
成工程による多結晶シリコン薄膜トランジスタのＶｔｈ
の制御に関して、従来方法により生じた問題点を解決
し、Ｖｔｈの絶対値が小さくてサブスレッシュホルド領
域の立ち上がりが急しゅんな多結晶シリコン薄膜トラン
ジスタを実現することを目的としている。
電極形成前に、ウエハ全面にわたってイオン打込み法に
より、ボロンをチャネルドーピングする方法と、多結晶
シリコン薄膜として、ボロンドープされた多結晶シリコ
ン薄膜を推積させて用いるという２つの方法がある。し
かしながら、前述のように水素プラズマあるいは水素イ
オン打込み法、あるいは、プラズマ窒化膜形成工程によ
るＶｔｈのシフト量がＮチャネルとＰチャネルとで異な
る為に、チャネルのＶｔｈの調整が難しいという問題を
有していた。 本発明は、このような水素プラズマ処理
あるいは水素イオン打込み法あるいはプラズマ窒化膜形
成工程による多結晶シリコン薄膜トランジスタのＶｔｈ
の制御に関して、従来方法により生じた問題点を解決
し、Ｖｔｈの絶対値が小さくてサブスレッシュホルド領
域の立ち上がりが急しゅんな多結晶シリコン薄膜トラン
ジスタを実現することを目的としている。
【０００４】本発明は、このような水素プラズマ処理あ
るいは水素イオン打込み法あるいはプラズマ窒化膜形成
工程によるＣＭＯＳ型多結晶シリコン薄膜トランジスタ
のＶｔｈの制御に関して、従来方法により生じたＰチャ
ネル多結晶シリコン薄膜トランジスタが、エンハンスメ
ント方向へ大きくシフトするという問題点を解決し、Ｖ
ｔｈの絶対値が小さくてサブスレッシュホルド領域の立
ち上がりが急しゅんで、さらにＰチャネル及びＮチャネ
ル共にそのＶｔｈの絶対値がほぼ等しいＣＭＯＳ型多結
晶シリコン薄膜トランジスタを実現することを目的とし
ている。
るいは水素イオン打込み法あるいはプラズマ窒化膜形成
工程によるＣＭＯＳ型多結晶シリコン薄膜トランジスタ
のＶｔｈの制御に関して、従来方法により生じたＰチャ
ネル多結晶シリコン薄膜トランジスタが、エンハンスメ
ント方向へ大きくシフトするという問題点を解決し、Ｖ
ｔｈの絶対値が小さくてサブスレッシュホルド領域の立
ち上がりが急しゅんで、さらにＰチャネル及びＮチャネ
ル共にそのＶｔｈの絶対値がほぼ等しいＣＭＯＳ型多結
晶シリコン薄膜トランジスタを実現することを目的とし
ている。
【０００５】
【課題を解決するための手段】本発明は、基板上にＮチ
ャネル薄膜トランジスタとＰチャネル薄膜トランジスタ
とを有する薄膜トランジスタの製造方法において、前記
基板上に前記Ｎチャネル薄膜トランジスタのチャネルと
なる第１多結晶シリコン薄膜及び前記Ｐチャネル薄膜ト
ランジスタのチャネルとなる第２多結晶シリコン薄膜を
形成する工程と、前記第１及び第２多結晶シリコン薄膜
上にゲート絶縁膜を形成する工程と、前記第１多結晶シ
リコン薄膜のチャネルとなる領域にＰ型不純物を低濃度
にドーピングする工程と、前記第１及び第２多結晶シリ
コン薄膜の上に前記ゲート絶縁膜を介してゲート電極を
形成する工程と、前記第１多結晶シリコン薄膜にＮ型不
純物を、前記第２多結晶シリコン薄膜にＰ型不純物をそ
れぞれ選択的に高濃度にドーピングして前記第１及び第
２多結晶シリコン薄膜にソース・ドレインを形成する工
程と、前記ソース・ドレインを形成し、前記ソース・ド
レイン上に層間絶縁膜を形成した後に、前記第１及び第
２多結晶シリコン薄膜を水素プラズマ処理又は水素イオ
ン打ち込み処理を施す工程とを有し、前記第Ｐ型不純物
を低濃度にドーピングする工程は、前記ゲート絶縁膜の
形成後であって、且つ前記ゲート電極の形成前であり、
前記Ｐ型不純物を低濃度にドーピングするドーピング量
を１０12ｃｍー 2から１０13ｃｍー 2程度に制御することを
特徴とする。
ャネル薄膜トランジスタとＰチャネル薄膜トランジスタ
とを有する薄膜トランジスタの製造方法において、前記
基板上に前記Ｎチャネル薄膜トランジスタのチャネルと
なる第１多結晶シリコン薄膜及び前記Ｐチャネル薄膜ト
ランジスタのチャネルとなる第２多結晶シリコン薄膜を
形成する工程と、前記第１及び第２多結晶シリコン薄膜
上にゲート絶縁膜を形成する工程と、前記第１多結晶シ
リコン薄膜のチャネルとなる領域にＰ型不純物を低濃度
にドーピングする工程と、前記第１及び第２多結晶シリ
コン薄膜の上に前記ゲート絶縁膜を介してゲート電極を
形成する工程と、前記第１多結晶シリコン薄膜にＮ型不
純物を、前記第２多結晶シリコン薄膜にＰ型不純物をそ
れぞれ選択的に高濃度にドーピングして前記第１及び第
２多結晶シリコン薄膜にソース・ドレインを形成する工
程と、前記ソース・ドレインを形成し、前記ソース・ド
レイン上に層間絶縁膜を形成した後に、前記第１及び第
２多結晶シリコン薄膜を水素プラズマ処理又は水素イオ
ン打ち込み処理を施す工程とを有し、前記第Ｐ型不純物
を低濃度にドーピングする工程は、前記ゲート絶縁膜の
形成後であって、且つ前記ゲート電極の形成前であり、
前記Ｐ型不純物を低濃度にドーピングするドーピング量
を１０12ｃｍー 2から１０13ｃｍー 2程度に制御することを
特徴とする。
【０００６】
【発明の実施の形態】参考例を、図１により、工程図に
従って説明する。同図（ａ）において、絶縁性透明基板
１一１上に無添加多結晶シリコン薄膜の島１ー２と１ー
３を形成する。前記無添加多結晶シリコン薄膜の島は、
減圧ＣＶＤなどで堆積させられ、続いてフォトエッチン
グで形成される。次に同図（ｂ）に示すように、レジス
トマスク１ー４を形成し、島１ー３のみにボロンをチャ
ネルドーピングする。このようにしてＮチャネル薄膜ト
ランジスタにするべき島１ー３のみを低濃度のボロンド
ープされたＰ型多結晶シリコンにする。１ー５はボロン
ビームを示す。ただしＶｔｈのシフト量が１ボルト程度
で、抵抗率が低下しないくらいのチャネルドープ打込み
量に設定する必要があり、およそ１０12ｃｍー 2から１０
13ｃｍー 2程度が適当である。その後レジストマスタ１ー
４は剥離される。続いて同図（ｃ）で示すように熱酸に
よりゲート酸化膜１一６を形成する。同図（ｄ）と
（ｅ）は一般的なＣＭＯＳ工程である。１ー７はゲート
電極であり、ｎ型多結晶シリコンが使われる。該ゲート
電極１ー７をマスクとしてボロンあるいはリンを必要な
ところにイオン打込みして、ボロンドープ領域１一８及
び、リンドープ領域１ー９を形成する。このようにし
て、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０及び、低濃度にボロンをチャネルドーピングされたＮ
チャネル多結晶シリコン薄膜トランジスタ１ー１１が作
製される。次に層間絶縁膜１ー１２を形成する。該層間
絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶＤ）に
よるＳｉＯ2 を用いて形成される。続いて前記ボロンド
ープ領域１ー８及びリンドープ領域１ー９の活性化熱処
理を約１０００℃で行なう。この段階でのＴＦＴ特性
は、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０は通常の特性であるが、低濃度にボロンをチャネルド
ーピングされたＮチャネル多結晶シリコン薄膜トランジ
スタ１ー１１は、エンハンスメント方向にシフトしてい
る。ここで水素プラズマ処埋あるいは水素イオン打込み
処理が行なわれる。同図１ー１３は、水素プラズマによ
り発生した反応性の高い水素ラジカル、あるいは水素イ
オンピームを示している。水素プラズマは平行平板型の
一般的なプラズマ装置と水素ガスを用いることにより簡
単に得ることができる。その後、コンタクトホール形成
工程、続いて電極形成工程などそれれのデバイスに必要
な工程へと続いてゆく。前記電極材料として、金属（ア
ルミニウムあるいはクロムなど）を用いる場合には、電
極形成後に水素プラズマ処理あるいは水素イオン打込み
処理を行なっても何ら問題はない。ただし、ＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎＯ2 な
どの透明導電膜を前記電極材料に用いる場合は、該透明
導電膜が還元作用を受けるため、水素プラズマ処理ある
いは水素イオン打込み処理は電極形成前に行なわなけれ
ばならない。
従って説明する。同図（ａ）において、絶縁性透明基板
１一１上に無添加多結晶シリコン薄膜の島１ー２と１ー
３を形成する。前記無添加多結晶シリコン薄膜の島は、
減圧ＣＶＤなどで堆積させられ、続いてフォトエッチン
グで形成される。次に同図（ｂ）に示すように、レジス
トマスク１ー４を形成し、島１ー３のみにボロンをチャ
ネルドーピングする。このようにしてＮチャネル薄膜ト
ランジスタにするべき島１ー３のみを低濃度のボロンド
ープされたＰ型多結晶シリコンにする。１ー５はボロン
ビームを示す。ただしＶｔｈのシフト量が１ボルト程度
で、抵抗率が低下しないくらいのチャネルドープ打込み
量に設定する必要があり、およそ１０12ｃｍー 2から１０
13ｃｍー 2程度が適当である。その後レジストマスタ１ー
４は剥離される。続いて同図（ｃ）で示すように熱酸に
よりゲート酸化膜１一６を形成する。同図（ｄ）と
（ｅ）は一般的なＣＭＯＳ工程である。１ー７はゲート
電極であり、ｎ型多結晶シリコンが使われる。該ゲート
電極１ー７をマスクとしてボロンあるいはリンを必要な
ところにイオン打込みして、ボロンドープ領域１一８及
び、リンドープ領域１ー９を形成する。このようにし
て、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０及び、低濃度にボロンをチャネルドーピングされたＮ
チャネル多結晶シリコン薄膜トランジスタ１ー１１が作
製される。次に層間絶縁膜１ー１２を形成する。該層間
絶縁膜はＣＶＤ法（減圧ＣＶＤあるいは常圧ＣＶＤ）に
よるＳｉＯ2 を用いて形成される。続いて前記ボロンド
ープ領域１ー８及びリンドープ領域１ー９の活性化熱処
理を約１０００℃で行なう。この段階でのＴＦＴ特性
は、Ｐチャネル多結晶シリコン薄膜トランジスタ１ー１
０は通常の特性であるが、低濃度にボロンをチャネルド
ーピングされたＮチャネル多結晶シリコン薄膜トランジ
スタ１ー１１は、エンハンスメント方向にシフトしてい
る。ここで水素プラズマ処埋あるいは水素イオン打込み
処理が行なわれる。同図１ー１３は、水素プラズマによ
り発生した反応性の高い水素ラジカル、あるいは水素イ
オンピームを示している。水素プラズマは平行平板型の
一般的なプラズマ装置と水素ガスを用いることにより簡
単に得ることができる。その後、コンタクトホール形成
工程、続いて電極形成工程などそれれのデバイスに必要
な工程へと続いてゆく。前記電極材料として、金属（ア
ルミニウムあるいはクロムなど）を用いる場合には、電
極形成後に水素プラズマ処理あるいは水素イオン打込み
処理を行なっても何ら問題はない。ただし、ＩＴＯ（Ｉ
ｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）あるいはＳｎＯ2 な
どの透明導電膜を前記電極材料に用いる場合は、該透明
導電膜が還元作用を受けるため、水素プラズマ処理ある
いは水素イオン打込み処理は電極形成前に行なわなけれ
ばならない。
【０００７】参考例では、ゲート酸化膜形成前に選択チ
ャネルドーピングする方法について説明したが、次に本
発明の実施例について説明する。本実施例では、ゲート
酸化膜形成後に選択チャネルドーピングする方法につい
て説明する。同図（ａ）に示すように参考例と同様な方
法で絶縁性透明基板２ー１上に無添加多結晶シリコン薄
膜の島２ー２と２ー３を形成する。次に同図（ｂ）で示
すように熱酸化によりゲート酸化膜２ー４を形成する。
続いて同図（ｃ）レジストマスタ２ー５を形成し、無添
加多結晶シリコン薄膜の島２ー３のみに、ボロンをチャ
ネルドーピングする。このようにゲート酸化膜２ー４を
通して、Ｎチャネル多結晶シリコン薄膜トランジスタに
するべき島２一３のみを低濃度にボロンドープされたＰ
型多結晶シリコンにする。２一６はボロンビームを示
す。チャネルドーピング打込み量については参考例のと
ころで述べたのでここでは省略する。その後、レジスト
マスク２ー５は剥離される。以後同図（ｄ）、（ｅ）、
（ｆ）で示す工程は、参考例のところで図１（ｄ）、
（ｅ）、（ｆ）に従って説明した事と同様なので、ここ
では省略する。
ャネルドーピングする方法について説明したが、次に本
発明の実施例について説明する。本実施例では、ゲート
酸化膜形成後に選択チャネルドーピングする方法につい
て説明する。同図（ａ）に示すように参考例と同様な方
法で絶縁性透明基板２ー１上に無添加多結晶シリコン薄
膜の島２ー２と２ー３を形成する。次に同図（ｂ）で示
すように熱酸化によりゲート酸化膜２ー４を形成する。
続いて同図（ｃ）レジストマスタ２ー５を形成し、無添
加多結晶シリコン薄膜の島２ー３のみに、ボロンをチャ
ネルドーピングする。このようにゲート酸化膜２ー４を
通して、Ｎチャネル多結晶シリコン薄膜トランジスタに
するべき島２一３のみを低濃度にボロンドープされたＰ
型多結晶シリコンにする。２一６はボロンビームを示
す。チャネルドーピング打込み量については参考例のと
ころで述べたのでここでは省略する。その後、レジスト
マスク２ー５は剥離される。以後同図（ｄ）、（ｅ）、
（ｆ）で示す工程は、参考例のところで図１（ｄ）、
（ｅ）、（ｆ）に従って説明した事と同様なので、ここ
では省略する。
【０００８】以上述べたように本発明によれば、従来の
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍー 2から１０13 cｍー 2程度）に
選択チャネルドーピングしたので、エンハンスメント方
向へ制御して解決することができる。従って、水素プラ
ズマ処理あるいは水素イオン打込み処理あるいはプラズ
マ窒化膜形成による多結晶シリコンの欠陥の低減という
長所を最大限に利用することが可能となった。つまり、
サブスレッシュホルド領域の立ち上がりが急しゅんとな
り、Ｖｔｈの絶対値が低減され、しかもＮチャネル、Ｐ
チャネル共にそのＶｔｈの絶対値の大きさが一致すると
いう優れた特性を有するＣＭＯＳ型多結晶シリコン薄膜
トランジスタの実現が可能となる。図３にＣＭＯＳ型多
結晶シリコン薄膜トランジスタに対する本実施例の効果
な示す。図３（ａ）にＮチャネル多結晶シリコン薄膜ト
ランジスタに対する本実施例の効果を示す。同図は発明
者が実験して得たデータである。横柚はゲートとソース
間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数であ
る。測定はドレインとソース間の電圧ＶDSを５Ｖ一定に
して行なった。同図において破線３ー１の曲線が従来方
法による結果であり、実線３ー２の曲線が、ボロンを選
択チャネルドーピングされた薄膜トランジスタのトラン
ジスタ特性である。図３（ｂ）には同様にＰチャネル多
結晶シリコン薄膜トランジスタのトランジスタ特性を示
す。ＶDSはー５Ｖである。Ｐチャネル多結晶シリコン薄
膜トランジスタは、チャネルドーピングはされていない
ので、Ｖｔｈのシフト量は、問題とならない。これらの
結果からわかるように、従来方法では、水素プラズマ処
理あるいは水素イオン打込み処理あるいはプラズマ窒化
膜形成など（以下まとめて水素処理と呼ぶ）によるＮチ
ャネルのデプレッション方向への異常シフトを全面にボ
ロンなチャネルドーピングという方向で行なっていたの
で、前記水素処理による異常シフトの小さいＰチャネル
多結晶シリコン薄膜トランジスタはエンハンスメント方
向へ異常シフトしてしまった。本発明ではＮチャネル多
結晶シリコン薄膜トランジスタのみにボロンを選択チャ
ネルドーピングするので、ＮチャネルのみＶｔｈがエン
ハンスメント方向に制御されることとなり、前記水素処
理後には両チャネルのＶｔｈの絶対値のほとんど一致し
た、優れたＣＭＯＳ型多結晶シリコン薄膜トランジスタ
を実現することが可能となった。
水素プラズマ処理で生じた、Ｎチャネル多結晶シリコン
薄膜トランジスタがデプレッション方向へ１Ｖから２Ｖ
程度シフトするという異常シフトの問題を、Ｎチャネル
多結晶シリコン薄膜トランジズタのみのチャネル部にボ
ロンを低濃度（１０12ｃｍー 2から１０13 cｍー 2程度）に
選択チャネルドーピングしたので、エンハンスメント方
向へ制御して解決することができる。従って、水素プラ
ズマ処理あるいは水素イオン打込み処理あるいはプラズ
マ窒化膜形成による多結晶シリコンの欠陥の低減という
長所を最大限に利用することが可能となった。つまり、
サブスレッシュホルド領域の立ち上がりが急しゅんとな
り、Ｖｔｈの絶対値が低減され、しかもＮチャネル、Ｐ
チャネル共にそのＶｔｈの絶対値の大きさが一致すると
いう優れた特性を有するＣＭＯＳ型多結晶シリコン薄膜
トランジスタの実現が可能となる。図３にＣＭＯＳ型多
結晶シリコン薄膜トランジスタに対する本実施例の効果
な示す。図３（ａ）にＮチャネル多結晶シリコン薄膜ト
ランジスタに対する本実施例の効果を示す。同図は発明
者が実験して得たデータである。横柚はゲートとソース
間電圧ＶGSであり、縦軸はドレイン電ＩDSの対数であ
る。測定はドレインとソース間の電圧ＶDSを５Ｖ一定に
して行なった。同図において破線３ー１の曲線が従来方
法による結果であり、実線３ー２の曲線が、ボロンを選
択チャネルドーピングされた薄膜トランジスタのトラン
ジスタ特性である。図３（ｂ）には同様にＰチャネル多
結晶シリコン薄膜トランジスタのトランジスタ特性を示
す。ＶDSはー５Ｖである。Ｐチャネル多結晶シリコン薄
膜トランジスタは、チャネルドーピングはされていない
ので、Ｖｔｈのシフト量は、問題とならない。これらの
結果からわかるように、従来方法では、水素プラズマ処
理あるいは水素イオン打込み処理あるいはプラズマ窒化
膜形成など（以下まとめて水素処理と呼ぶ）によるＮチ
ャネルのデプレッション方向への異常シフトを全面にボ
ロンなチャネルドーピングという方向で行なっていたの
で、前記水素処理による異常シフトの小さいＰチャネル
多結晶シリコン薄膜トランジスタはエンハンスメント方
向へ異常シフトしてしまった。本発明ではＮチャネル多
結晶シリコン薄膜トランジスタのみにボロンを選択チャ
ネルドーピングするので、ＮチャネルのみＶｔｈがエン
ハンスメント方向に制御されることとなり、前記水素処
理後には両チャネルのＶｔｈの絶対値のほとんど一致し
た、優れたＣＭＯＳ型多結晶シリコン薄膜トランジスタ
を実現することが可能となった。
【０００９】
【発明の効果】上記本願発明の構成によれば、以下の如
き顕著な効果を奏することができる。 （ａ）立ち上がりが急峻でＶｔｈが小さくてＯＦＦリー
ク電流が小さく、さらに、第１及び第２導電型の薄膜ト
ランジスタのしきい値の絶対値がほぼ一致したすぐれた
相補型の多結晶シリコン薄膜トランジスタを実現するこ
とが可能である。 （ｂ）また、多結晶シリコン薄膜中に元から存在する欠
陥と、チャネルドーピングにより新たに生成された欠陥
とを水素処理により低減させることができる。 （ｃ）水素プラズマ処理あるいは水素イオン打ち込みが
ソース・ドレイン領域上に層間絶縁膜を形成した後に行
なわれるため、これらの水素処理による多結晶シリコン
薄膜へのダメージも低減することができる。
き顕著な効果を奏することができる。 （ａ）立ち上がりが急峻でＶｔｈが小さくてＯＦＦリー
ク電流が小さく、さらに、第１及び第２導電型の薄膜ト
ランジスタのしきい値の絶対値がほぼ一致したすぐれた
相補型の多結晶シリコン薄膜トランジスタを実現するこ
とが可能である。 （ｂ）また、多結晶シリコン薄膜中に元から存在する欠
陥と、チャネルドーピングにより新たに生成された欠陥
とを水素処理により低減させることができる。 （ｃ）水素プラズマ処理あるいは水素イオン打ち込みが
ソース・ドレイン領域上に層間絶縁膜を形成した後に行
なわれるため、これらの水素処理による多結晶シリコン
薄膜へのダメージも低減することができる。
【００１０】このように、アクティブマトリクス基板あ
るいはイメージセンサーなどのデバイスの高速動作、低
消費電力、低駆動電圧化、及び高信頼化などの要求項目
に対し。本発明の効果は非常に大きい。
るいはイメージセンサーなどのデバイスの高速動作、低
消費電力、低駆動電圧化、及び高信頼化などの要求項目
に対し。本発明の効果は非常に大きい。
【図１】（ａ）から（ｆ）は、本発明の参考例における
ＣＭＯＳ型多結晶シリコン薄膜トランジスタの工程図で
ある。
ＣＭＯＳ型多結晶シリコン薄膜トランジスタの工程図で
ある。
【図２】（ａ）から（ｆ）は、同じく本発明の実施例を
示す工程図である。
示す工程図である。
【図３】（ａ），（ｂ）は、ＣＭＯＳ型多結晶シリコン
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
薄膜トランジスタに対する本発明の効果を示すトランジ
スタ特性図である。
１ー４と２ー５；選択チャネルドーピングのためのレジ
ストマスク １ー５と２ー６；ボロンビーム １ー１３と２ー１１；水素ラジカル ３ー１；従来例によるＮチャネルのトランジスタカーブ ３ー２；本発明によるＮチャネルのトランジスタカーブ ３ー３；本発明によるＰチャネルのトランジスタカーブ
ストマスク １ー５と２ー６；ボロンビーム １ー１３と２ー１１；水素ラジカル ３ー１；従来例によるＮチャネルのトランジスタカーブ ３ー２；本発明によるＮチャネルのトランジスタカーブ ３ー３；本発明によるＰチャネルのトランジスタカーブ
Claims (1)
- (57)【特許請求の範囲】 １． 基板上にＮチャネル薄膜トランジスタとＰチャ
ネル薄膜トランジスタとを有する薄膜トランジスタの製
造方法において、 前記基板上に前記Ｎチャネル薄膜トランジスタのチャネ
ルとなる第１多結晶シリコン薄膜及び前記Ｐチャネル薄
膜トランジスタのチャネルとなる第２多結晶シリコン薄
膜を形成する工程と、 前記第１及び第２多結晶シリコン薄膜上にゲート絶縁膜
を形成する工程と、 前記第１多結晶シリコン薄膜のチャネルとなる領域にＰ
型不純物を低濃度にドーピングする工程と、 前記第１及び第２多結晶シリコン薄膜の上に前記ゲート
絶縁膜を介してゲート電極を形成する工程と、 前記第１多結晶シリコン薄膜にＮ型不純物を、前記第２
多結晶シリコン薄膜にＰ型不純物をそれぞれ選択的に高
濃度にドーピングして前記第１及び第２多結晶シリコン
薄膜にソース・ドレインを形成する工程と、 前記ソース・ドレインを形成し、前記ソース・ドレイン
上に層間絶縁膜を形成した後に、前記第１及び第２多結
晶シリコン薄膜を水素プラズマ処理又は水素イオン打ち
込み処理を施す工程とを有し、 前記第Ｐ型不純物を低濃度にドーピングする工程は、前
記ゲート絶縁膜の形成後であって、且つ前記ゲート電極
の形成前であり、 前記Ｐ型不純物を低濃度にドーピングするドーピング量
を１０12ｃｍー 2から１０13ｃｍー 2程度に制御することを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328111A JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328111A JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62096756A Division JP2764395B2 (ja) | 1987-04-20 | 1987-04-20 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126440A Division JP3120372B2 (ja) | 1998-05-08 | 1998-05-08 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186343A JPH09186343A (ja) | 1997-07-15 |
| JP2899960B2 true JP2899960B2 (ja) | 1999-06-02 |
Family
ID=18206623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328111A Expired - Lifetime JP2899960B2 (ja) | 1996-12-09 | 1996-12-09 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2899960B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3483484B2 (ja) * | 1998-12-28 | 2004-01-06 | 富士通ディスプレイテクノロジーズ株式会社 | 半導体装置、画像表示装置、半導体装置の製造方法、及び画像表示装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160457A (en) * | 1979-03-30 | 1980-12-13 | Toshiba Corp | Semiconductor device |
| JPS5727066A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Manufacture of mis field-effect semiconductor device |
| JPS6058675A (ja) * | 1983-09-12 | 1985-04-04 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| JPS60136259A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JPH061786B2 (ja) * | 1984-02-07 | 1994-01-05 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
-
1996
- 1996-12-09 JP JP8328111A patent/JP2899960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186343A (ja) | 1997-07-15 |
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