KR19990004589A

KR19990004589A - 반도체 소자의 제조방법

Info

Publication number: KR19990004589A
Application number: KR1019970028716A
Authority: KR
Inventors: 김을락
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-28
Filing date: 1997-06-28
Publication date: 1999-01-15

Abstract

본 발명은 MOS FET를 구비하는 반도체소자의 제조방법에 관한 것으로서, 식각선택비차가 있는 두층의 절연막으로 PMOS와 NMOS 각각의 스페이서 두께가 다른 이중 스페이서를 형성하였으므로, PMOS의 펀치쓰루를 막을 수 있는 범위내에서 역-짧은 채널효과를 최소화할 수 있고, N-영역을 열전하효과를 방지할 수 있을 정도의 두께로 형성하여 소자동작의 신뢰성이 향상되며, 메모리 지역의 콘택 형성시 상기의 스페이서용 절연막이 식각장벽층이 되어 기판의 손상이 방지되는 등의 이점이 있다.

Description

반도체소자의 제조방법

본 발명은 n형 모스 전계효과 트랜지스터(Metal-Oxide-Semi conductor Field Effect Transistor; 이하 NMOS FET라 칭함)와 p형 MOSFET의 조합인 씨모스 전계효과 트랜지스터(Complimentary Metal-Oxide-Semiconductor Field Effect Transistor; 이하 CMOS FET라 칭함)의 제조방법에 관한 것으로서, 특히 이중 스페이서 구조를 사용하여 NMOS와 PMOS의 n- 두께를 다르게 형성하여, 특성이 다른 두종류의 트랜지스터를 동일 공정으로 형성함과 동시에 각각 특성에 맞는 원하는 기능의 트랜지스터를 사용함으로써 그 회로의 특성을 최대한 높여줄 수 있고, 메모리셀 지역의 기판벌크(bulk)에 형성되는 접합의 누설전류를 최소화하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 CMOS FET의 제조방법에 관한 것이다.

일반적으로 CMOS는 n형 MOSFET와 p형 MOSFET의 조합으로 각각의 드레인 끼리 결선한 구조를 가지며, 게이트에 인가되는 전압에 따라 선택적으로 동작하는 것이다.

이러한 구조는 저소비전력으로 고속화, 고집적화에 적합하고, 출력 레벨이 전원간 풀 스윙하므로 저전력 동작에 적합하고 다음단의 팬인 수를 크게 취할수가 있다. 또한, 상보형 동작으로 잡음입력에 대한 내성이 강하며, 레시오리스 회로이므로 LSI설계에 용이한 효과가 있다.

종래 기술에 따른 CMOS FET의 제조방법은, NMOS의 경우 엘.디.디(lightly doped drain; 이하 LDD라 칭함) 구조를 만들기 위해 게이트전극을 형성한 후, N-이온주입을 별도의 마스크 없이 전면에 실시한다. 이때 PMOS 부분도 같이 진행되게 되고, 그후 게이트전극들의 측벽에 스페이서를 산화막의 전면 화학기상증착(Chemical Vapor Deposition; 이하 CVD) 도포 및 전면 건식식각 방법으로 형성한다. 이때 상기 스페이서의 크기는 도포되는 산화막의 두께에 따라 어느 정도 변화가 가능하다.

그다음 NMOS 및 PMOS 각각에 대해 N+소오스/드레인 마스크와 P+소오스/드레인 마스크를 써서 접합을 형성한다.

상기와 같은 종래 기술에 따른 CMOS FET의 제조방법은 NMOS 및 PMOS의 스페이서 크기가 항상 같게 형성되는데, 이 경우 NMOS의 열전하효과(hot carrier effect)를 최소화하기 위해 n-영역의 두께를 어느 정도 이상의 두께로 유지해야 한다. 그러나 현 256M DRAM급 소자에서 n-영역의 농도가 상당히 높은 상황에서 스페이서의 두께를 어느정도 두께이상으로 유지하면 PMOS에서 채널길이가 작아질수록 문턱전압이 점점 커지는 역-짧은채널효과(Reverse- short channel effect)가 심하게 나타나는 문제점이 있다.

또한 DRAM 공정에서 캐패시터를 기판에 연결하기 위해 진행하는 건식식각시 식각되는 층간 절연막이 두껍게 형성되어 있어 과식각(over-etch)을 실시하는데, 이때 기판의 손상이 발생하여 누설전류가 증가되어 공정수율 및 소자 동작의 신뢰성이 떨어지는 다른 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 NMOS의 스페이서 두께는 열전하효과를 막을정도의 두께로 만들되, PMOS의 스페이서 두께는 NMOS의 스페이서 두께보다 작게 해주어 역짧은 채널효과를 방지하고, 캐패시터 콘택의 기판 손상을 방지하여 접합 누설전류를 최소화시켜 소자의 리플레쉬 특성을 향상시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 CMOS FET의 제조방법을 제공함에 있다.

도1a 내지 도1h는 분발명에 따른 반도체소자의 제조공정도.

도면의 주요 부분에 대한 부호의 설명

1 : 반도체기판 2 : 게이트산화막

3 : 제1다결정 실리콘층 4 : 실리사이드막

5 : 마스크 산화막 6 : 제1감광막 패턴

7 : N-영역 8 : 제1절연막

9 : 제2감광막 패턴 10 : P+영역

11 : 제2절연막 13 : 제3감광막 패턴

14 : N+영역

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은 PMOS 및 NMOS를 공유하는 CMOS FET를 구비하는 반도체소자의 제조방법에 있어서, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 게이트전극들을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 N-영역을 형성하는 공정과, 상기 구조의 전표면에 제1절연막을 형성하는 공정과, 상기 반도체기판에서 PMOS로 예정되어있는 부분에 P+영역을 형성하는 공정과, 상기 구조의 전표면에 상기 제1절연막과는 식각선택비차가 있는 물질로 제2절연막을 형성하는 공정과, 상기 제1절연막을 전면 식각하여 상기 게이트전극들의 측벽에 스페이서를 형성하는 공정과, 상기 반도체기판에서 NMOS로 예정되어있는 부분상에 N+영역을 형성하는 공정을 구비함에 있다.

본발명의 다른 특징은, CMOS FET를 구비하는 반도체소자의 제조방법에 있어서, 반도체기판상에 MOS FET들을 형성하는 공정과, 상기 구조의 전표면에 서로 식각선택비차가 있는 물질로된 제1 및 제2절연막을 순차적으로 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 반도체기판에서 캐패시터 콘택으로 예정되어있는 부분상의 층간절연막을 제거하되, 상기 제2절연막을 식각정지층으로 사용하는 공정과, 상기 제2 및 제1절연막을 순차적으로 제거하여 콘택홀을 형성하는 공정을 구비함에 있다.

이하 본발명에 따른 CMOS FET의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

도 1은 본발명에 따른 반도체소자의 제조 공정도로서, 다결정 실리콘층과 실리사이드막의 적층 구조인 폴리사이드 게이트 구조의 CMOS FET의 예이다.

먼저, 실리콘 웨이퍼 반도체기판(1)상에 PMOS 및 NMOS가 형성되는 웰들(도시되지 않음)을 형성하고, 게이트산화막(2)과 제1다결정 실리콘층(3). 실리사이드막(4) 및 마스크 산화막(5)을 순차적으로 형성하고, 상기 마스크 산화막(5)상에 게이트전극 패턴닝용 제1감광막 패턴(6)을 형성한다. (도 1a 참조).

그후, 상기 제1감광막 패턴(6)에 의해 노출되어있는 마스크 산화막(5)과 실리사이드막(4) 및 제1다결정 실리콘층(3)을 순차적으로 제거하여 제1다결정 실리콘층(3) 및 실리사이드막(4) 패턴으로된 게이트전극과 그상부의 마스크 산화막(5) 패턴을 형성하고,(도 1b 참조), 상기 제1감광막 패턴(6)을 제거한다. (도 1c 참조).

그다음 상기 게이트전극 양측의 반도체기판(1)에 N형 불순물을 저농도로 주입하여 N-영역(7)을 형성하고, 상기 구조의 전표면에 CVD 방법으로 제1절연막(8)을 산화막이나 질화막등으로 200~1000Å 정도 두께로 형성한다. (도 1d 참조).

그후, P+ 이온주입용 제2감광막 패턴(9)을 NMOS로 예정되어있는 부분(A)상에 형성하고, (도 1e 참조), PMOS 영역(B)에 P형 불순물을 고농도로 주입하여 P+영역(10)을 형성한 후, 상기 제2감광막 패턴(9)을 제거하고, 상기 구조의 전표면에 제2절연막(11)을 상기 제1절연막(10)과는 식각선택비차가 있는 물질, 예를들어 질화막이나 산화막으로 형성한다. (도 1f 참조).

그다음 제2절연막(11)을 전면 식가하여 제2절연막(11) 패턴으로된 제1스페이서(11'A)를 형성하고, (도 1g 참조), NMOS 영역(A)을 노출시키는 제3감광막 패턴(13)을 형성하고, N형 불순물을 고농도로 이온 주입하여 N+영역(14)을 형성한 후, 상기 제3감광막 패턴(13)을 제거한다. (도 1h 참조).

상기와 같이 형성된 본 발명에 따른 반도체소자는 P+영역을 형성하는 공정시 제1절연막의 두께를 조절함으로써, 이온주입시 기판내 이온의 최대농도가 존재하는 깊이(Rp)의 조절이 용이하며, P+ 영역 부분의 기판은 건식 식각에 의한 손상을 적게 받고, 표면에 얇게 존재하는 제1절연막의 계면상태가 양호하면 접한 누설전류가 최소화된다.

또한, 제2절연막에 의해 NMOS 지역이 이중 스페이서구조가 되므로, NMOS의 스페이서 두께를 이중막의 총 두께 조절로 포화전류(Id saturation current)를 최대화시키되 열전하효과를 막을 정도의 일정두께 이상으로 만들어줄수 있으며, PMOS는 제1절연막 두께에 따라 스페이서 두께가 결정되므로 PMOS의 펀치쓰루를 막을 수 있는 범위내에서 역-짧은 채널효과를 최소화할 수 있다.

또한 도시되어있지는 않으나, 메모리 셀지역에서의 캐패시터 콘택 형성 공정은, 게이트전극과 그 상부의 마스크 산화막 패턴, N-영역, 제1 및 제2절연막 형성공정까지는 도 1f의 공정대로 진행하고, 층간절연막을 형성한 후, 콘택 마스크를 사용하여 층간 절연막을 건식식각하되, 상기 제2절연막을 식각정지층으로 사용하고, 제2절연막을 식각한 후에 제1절연막을 식각하게되면, 상기 제1절연막의 두께가 비교적 얇기 때문에 건식식각에 의한 기판의 손상을 줄일 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 CMOS FET를 구비하는 반도체소자에서 식각선택비차가 있는 두층의 절연막으로 PMOS와 NMOS 각각의 스페이서 두께가 다른 이중 스페이서를 형성하였으므로, PMOS의 펀치쓰루를 막을 수 있는 범위내에서 역-짧은 채널효과를 최소화할 수 있고, N-영역을 열전하효과를 방지할 수 있는 정도의 두께로 형성하여 소자동작의 신뢰성이 향상되며, 메모리 지역의 콘택 형성시 상기의 스페이서용 절연막이 식각장벽층이 되어 기판의 손상이 방지되는 등의 이점이 있다.

Claims

PMOS 및 NMOS를 공유하는 CMOS FET를 구비하는 반도체소자의 제조방법에 있어서, 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 게이트전극들을 형성하는 공정과, 상기 게이트전극 양측의 반도체기판에 N-영역을 형성하는 공정과, 상기 구조의 전표면에 제1절연막을 형성하는 공정과, 상기 반도체기판에서 PMOS로 예정되어있는 부분에 P+영역을 형성하는 공정과, 상기 구조의 전표면에 상기 제1절연막과는 식각선택비차가 있는 물질로 제2절연막을 형성하는 공정과, 상기 제1절연막을 전면 식각하여 상기 게이트전극들의 측벽에 스페이서를 형성하는 공정과, 상기 반도체기판에서 NMOS로 예정되어있는 부분상에 N+영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
제1항에 있어서, 상기 제1절연막을 200~1000Å 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
제1항에 있어서, 상기 제1 및 제2절연막을 산화막 또는 질화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
반도체소자의 제조방법에 있어서, 반도체기판상에 MOS FET들을 형성하는 공정과, 상기 구조의 전표면에 서로 식각선택비차가 있는 물질로된 제1 및 제2절연막을 순차적으로 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 반도체기판에서 캐패시터 콘택으로 예정되어있는 부분상의 층간절연막을 제거하되, 상기 제2절연막을 식각정지층으로 사용하는 공정과, 상기 제2 및 제1절연막을 순차적으로 제거하는 콘택홀을 형성하는 공정을 구비하는 반도체소자의 제조방법.