KR100188019B1 - 쉘로우접합 웰을 가진 모스 트랜지스터 제조방법 - Google Patents

쉘로우접합 웰을 가진 모스 트랜지스터 제조방법 Download PDF

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Abstract

쉘로우접합 웰을 갖는 모스 트랜지스터를 제조하는 방법이 개시되어 있다.
본 발명은 반도체기판에 액티브영역을 정의하는 단계와, 상기 액티브영역의 게이트형성 예정영역에 선택적으로 제 1 도전형 불순물을 주입하는 단계와, 상기 게이트형성 예정영역에 게이트전극을 형성하는 단계와, 상기 게이트전극을 마스크로 사용하여 소스/드레인 형성 예정영역에 제 1 도전형 불순물을 주입하는 단계와, 상기 결과물에 열처리공정을 실시하여 상기 주입된 불순물을 활성화시켜 상기 액티브영역 하방으로 쉘로우접합 웰을 형성하는 단계와, 상기 결과물에 제 2 도전형 불순물을 주입하여 상기 쉘로우접합 웰의 표면 영역에 소스/드레인층을 형성하는 단계와, 상기 결과물에 층간절연막을 침적하고 배선공정을 실시하여 소스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 모스 트랜지스터의 드레인 누설 전류를 방지하여 소비전력을 감소시키며 웰접합용량을 감소시켜 동작속도를 향상시킬 수 있는 효과가 있다.

Description

쉘로우접합 웰을 가진 모스 트랜지스터 제조방법
본 발명은 쉘로우접합 웰을 가진 모스 트랜지스터 제조방법에 관한 것으로서, 특히 게이트영역 하방에 쉘로우접합 웰을 형성하는 모스 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 올라가면서 반도체 소자의 크기도 축소되어 이제 반도체 소자 분야에서 서브미크론(㎛)급 채널길이는 기본이 되었고, 서브하프나 서브쿼터 미크론급 반도체 소자도 등장하고 있다. 그러나 대부분의 반도체 공정에서 측면크기는 축소되었으나 웰 접합 깊이와 같은 수직크기는 종래의 수준을 유지하고 있다.
도 1 과 같이 ㄷ접합 웰을 갖는 씨모스 트랜지스터의 문제점을 살펴보면 다음과 같다.
먼저, 웰 접합 용량이 증가하게 되는데, 특히 웰 접합의 측부에서의 불순물농도가 바닥쪽에 비해 크기 때문에 측부 접합용량이 더욱 크며, 게이트 바이어스에 의해 웰의 일부가 공핍화되기 때문에 서브 스레쉬홀드 스윙이 커지게 되어 낮은 게이트 바이어스에서도 상당량의 드레인 전류가 흐르며 이 때문에 소비전력이 커지고 인버터에서 온-오프 특성이 불안정할 수 있어 특히 최근의 추세인 저드레인전압(2.5V, 3.3V)에서 문제가 된다. 또한 게이트 바이어스에 의해 웰의 일부가 공핍화되므로써 생기는 또 다른 문제는 웰 바이어스에 의해 문턱전압이 변하게 되는 빽 바이어스 효과가 심하게 나타나며 공핍층의 용량이 커서 동작속도가 감소하게 된다.
상기의 문제를 해결하기 위하여 간혹, 쉘로우접합 웰을 갖는 모스 트랜지스터 제조공정이 제안되었으나 이들은 게이트형성 후 약 300-500 KeV 정도의 고에너지로 웰 형성 이온주입을 하기 때문에 특수한 이온주입장비를 필요로 하며 실리콘 기판에 결정격자결함을 유발하는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 통상의 이온주입장비를 사용하여 쉘로우접합 웰을 형성할 수 있는 모스 트래지스터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 모스 트랜지스터 제조방법은 액티브영역 하방에 쉘로우접합 웰을 갖는 모스 트랜지스터를 제조하는 방법에 있어서, 반도체기판에 액티브영역을 정의하는 단계와, 상기 액티브영역의 게이트형성 예정영역에 선택적으로 제 1 도전형 불순물을 주입하는 단계와, 상기 게이트형성 예정영역에 게이트전극을 형성하는 단계와, 상기 결과물에 제 1 도전형 불순물을 주입하는 단계와, 상기 결과물에 열처리공정을 실시하여 상기 주입된 불순물을 활성화시켜 상기 액티브영역 하방으로 쉘로우접합 웰을 형성하는 단계와, 상기 결과물에 제 2 도전형 불순물을 주입하여 상기 쉘로우접합 웰의 표면 영역에 소스/드레인층을 형성하는 단계와, 상기 결과물에 층간절연막을 침적하고 배선공정을 실시하여 소스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1 은 종래의 ㄷ접합 웰을 가진 씨모스 트랜지스터의 구조를 나타내는 도면.
도 2 는 본 발명의 일 실시예에 따른 씨모스 트랜지스터의 구조를 나타내는 도면.
도 3 내지 도 15 는 본 발명의 일 실시예에 따른 씨모스 트랜지스터 제조방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호 설명 *
10,40 : 실리콘기판12,42 : N웰
13,86 : 쉘로우접합 P웰14,55 : 필드산화막
15,88 : 쉘로우접합 N웰16,98 : P+ 소스/드레인층
18,100 : P- 엘디디층20,92 : N+ 소스/드레인층
22,94 : N- 엘디디층24,56 : 게이트산화막
26,72 : 게이트전극28,76,77,102 : 산화막스페이서
30 : 층간절연막32 : 금속전극
44 : 패드산화막46,60 : 실리콘질화막
48,52,64,68,78,82,90,96 : 포토레지스트
50,66,80 : P- 불순물층54,70,84 : N- 불순물층
58 : 폴리실리콘막62 : 엔모스 게이트윈도우
63 : 피모스 게이트윈도우74 : 금속실리사이드
이하, 본 발명의 구체적인 실시예를 나타내는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 3 내지 도 15 는 본 발명의 모스 트랜지스터 제조방법을 적용하여 씨모스 트랜지스터를 제조하는 공정순서를 나타내는 도면이다.
먼저 P형 실리콘기판(40) 표면에 열산화공정으로 약 200-300Å 정도의 패드산화막(44)을 성장시킨 후 N웰 마스크를 사용하여 고에너지로 N형 불순물이온주입을 실시하고 상기 N형 불순물을 실리콘기판 표면 하방으로 확산시켜 N웰(42)을 형성한 다음 상기 패드산화막 상부에 실리콘질화막(46)을 약 1500Å 정도의 두께로 침적한다. 이어서 액티브 마스크를 사용하여 상기 실리콘질화막을 선택적으로 제거한 후 N+ 마스크를 이용한 사진공정으로 도 3 과 같이 피모스영역을 마스킹하는 포토레지스트(48) 패턴을 형성한 다음 저에너지로 P형 불순물을 주입하여 N웰 표면 영역에 P- 불순물층(50)을 형성한다. 그 다음, 상기 포토레지스트(48)를 제거하고 P+ 마스크를 이용한 사진공정으로 도 4 와 같이 엔모스영역을 마스킹하는 포토레지스트(52) 패턴을 형성한 후 저에너지로 N형 불순물을 주입하여 실리콘기판 표면 영역에 N- 불순물층(54)을 형성하게 되는데, 상기 P- 불순물층(50)과 상기 N- 불순물층(54)은 후속으로 형성되는 엔모스의 소스/드레인층과 피모스의 쉘로우접합 N웰 사이에 펀치수루나 표면 반전을 방지하기 위한 것으로서 이를 위해 도 3 과 도 4 에 도시된 바와 같이 N+ 및 P+ 마스크 영역을 액티브 마스크에서 일정거리 만큼 이격시켜야 한다.
이어서, 도 5 를 참조하면, 상기 포토레지스트(52)를 제거하고 통상의 로커스(LOCOS)공정으로 필드산화막(55)을 형성하여 액티브영역을 정의한 후 상기 실리콘질화막(46)과 상기 패드산화막(44)을 제거한 다음 열산화공정으로 상기 실리콘기판(40)에 약 150-200Å 정도의 두께로 게이트산화막(56)을 성장시킨 후 그 위에 약 500Å 정도의 N+ 폴리실리콘막(58)과 약 4000-5000Å 정도의 실리콘질화막(60)을 침적한다. 이어서 게이트마스크를 사용하여 상기 실리콘질화막을 선택적으로 제거하여 엔모스 및 피모스 게이트 윈도우(62,63)를 형성한 후 N+ 마스크를 사용한 사진공정으로 피모스영역을 마스킹하는 포토레지스트(64) 패턴을 형성한 다음 저에너지로 P형의 불순물을 주입하여 엔모스 게이트 윈도우영역(62)에 P- 불순물층(66)을 형성한다. 그다음 상기 포토레지스트(64)를 제거하고 P+ 마스크를 이용한 사진공정으로, 도 6 에 도시된 바와 같이, 엔모스영역을 마스킹하는 포토레지스트(68) 패턴을 형성한 후 저에너지로 N형 불순물을 주입하여 피모스 게이트 윈도우영역(63)에 N- 불순물층(70)을 형성하게 되는데, 상기 게이트 윈도우영역(62,63)에 형성된 상기 P- 및 N- 불순물층(66,70)은 후속공정으로 게이트영역 아래에 쉘로우접합 웰을 형성하게 되어 게이트 바이어스 인가시 상기 쉘로우접합 웰이 거의 대부분 공핍화가 이루어지기 때문에 SOI 구조에서 처럼 서브스레쉬홀드 스윙을 방지할 수 있고 웰 바이어스에 의한 문턱전압 시프트를 감소시킬 수 있으며 웰이 얕기 때문에 웰 측부에서 생기는 접합용량을 감소시킬 수 있게 된다.
이어서, 상기 포토레지스트(68)를 제거하고 도 7 과 같이 실리콘기판 전면에 문턱전압을 조절하기 위한 채널이온주입을 실시한다.
이어서, 도 8 을 참조하면, 실리콘기판 전면에 N+ 폴리실리콘막을 약 7000-10000Å 정도의 두께로 침적하여 게이트 윈도우를 채운 후 에치빽(etch-back) 방법으로 실리콘질화막 상부의 폴리실리콘막을 제거하여 폴리실리콘 게이트전극(72)을 형성한 다음 통상의 샐리사이드공정으로 상기 폴리실리콘 게이트전극(72)의 표면영역에 금속실리사이드막(74)을 형성한다.
그 다음 상기 실리콘질화막(60)을 제거하고 실리콘기판 전면에 저온실리콘산화막을 약 1500-1700Å 정도 침적한 후 통상의 에치빽 방법으로 상기 저온실리콘산화막을 제거하여, 도 9 에 도시된 바와 같이, 상기 폴리실리콘 게이트전극(72) 측벽에 산화막스페이서(76)를 형성한 다음 N+ 마스크를 이용한 사진공정으로 피모스영역을 마스킹하는 포토레지스트(78) 패턴을 형성하고 실리콘기판에 P형 불순물을 주입하여 P- 불순물층(80)을 형성하게 되는데, 이때 이온주입은 전의 게이트 윈도우 영역에 P- 불순물층(66)을 형성할 때의 주입에너지 보다 큰 에너지로 실시한다. 그 다음 상기 포토레지스트(78)를 제거한 후 P+ 마스크를 이용한 사진공정으로 엔모스영역을 마스킹하는 포토레지스트(82) 패턴을 형성한 다음, 도 10 에 도시된 바와 같이, 실리콘기판에 N형 불순물을 주입하여 N- 불순물층(84)을 형성하게 되는데, 이때도 이온주입 에너지를 전의 게이트 윈도우 영역에 N- 불순물층(70)을 형성할 때의 이온주입 에너지 보다 크게하여 이온주입을 실시한다. 여기서 상기 산화막스페이서(76,77)를 형성한 후 이온주입을 하는 이유는 열처리공정으로 상기 P- 및 N- 불순물층(66,70,80,84)을 확산시킬 때 측면확산에 의해 게이트영역 아래로 지나치게 웰영역이 확산되는 것을 방지하기 위함이다. 또한, 상기 산화막스페이서(76,77))는 후속공정에서 N+ 및 N- 소스/드레인을 1 회의 사진공정으로, 그리고 P+ 및 P- 소스/드레인을 역시 1 회의 사진공정으로 형성할 수 있게 하는 역할을 한다.
이어서 상기 포토레지스트(82)를 제거하고 열처리공정을 실시하여, 도 11 에 도시된 바와 같이, 상기 엔모스영역에 형성된 상기 P- 불순물층(66,80)과 상기 피모스영역에 형성된 상기 N- 불순물층(70,84)을 활성화하여 상기 엔모스영역과 상기 피모스영역에 각각 쉘로우접합 P웰(86)과 쉘로우접합 N웰(88)을 형성한 다음 N+ 마스크를 이용한 사진공정으로 피모스영역을 마스킹하는 포토레지스트(90) 패턴을 형성하고 실리콘기판에 N형 불순물을 주입하여 상기 쉘로우접합 P웰(86)의 표면영역에 N+ 소스/드레인층(92)을 형성한다. 이어서, 도 12 에 도시된 바와 같이, 상기 포토레지스트(90)를 제거하지 않은 상태에서 상기 산화막스페이서(76)를 제거한 다음 실리콘기판에 N형 불순물을 주입하여 상기 N+소스/드레인층(92)에 이어진 N- 엘디디층(94)을 형성한다.
이어서, 상기 포토레지스트(90)를 제거하고, 도 13 에 도시된 바와 같이, P+ 마스크를 이용한 사진공정으로 엔모스영역을 마스킹하는 포토레지스트(96) 패턴을 형성한 다음 실리콘기판에 P형 불순물을 주입하여 상기 쉘로우접합 N웰(88)의 표면영역에 P+ 소스/드레인층(98)을 형성한다. 이어서, 도 14 에 도시된 바와 같이, 상기 포토레지스트(96)를 제거하지 않은 상태에서 상기 산화막스페이서(77)를 제거한 다음 실리콘기판에 P형 불순물을 주입하여 상기 P+소스/드레인층(98)에 이어진 P- 엘디디층(100)을 형성한다.
그 다음, 상기 포토레지스트(96)를 제거하고 실리콘기판 전면에 저온실리콘산화막을 약 1500-1700Å 정도 침적한 후 통상의 에치빽 방법으로 상기 폴리실리콘 게이트전극(72) 측벽에 산화막스페이서(102)를 다시 형성하게 되는데, 이때 상기 폴리실리콘막(58)도 함께 제거되도록 과식각하여 도 15 와 같은 구조를 형성하게 되는데, 도 15 의 구조는 통상의 아이티엘디디(ITLDD) 구조를 이루게 된다.
이후 열처리공정으로 소스/드레인층을 활성화시키는 동시에 소스/드레인층의 표면영역에 발생한 격자결함을 제거하고 통상의 배선공정으로 금속전극을 형성하여 도 2 와 같은 씨모스 트랜지스터를 완성한다.
상기와 같이 이루어지는 씨모스 트랜지스터 제조공정에 있어서, 게이트영역 하방에 형성되는 쉘로우접합 웰은 폴리실리콘 게이트전극 형성 전에 이루어지므로 통상의 저에너지 이온주입공정으로 구현하는 것이 가능하게 된다.
따라서, 본 발명은 모스 트랜지스터의 드레인 누설 전류를 방지하여 소비전력을 감소시키며 웰접합용량을 감소시켜 동작속도를 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 액티브영역 하방에 쉘로우접합 웰을 갖는 모스 트랜지스터를 제조하는 방법에 있어서, 반도체기판에 액티브영역을 정의하는 단계와, 상기 액티브영역의 게이트형성 예정영역에 선택적으로 제 1 도전형 불순물을 주입하는 단계와, 상기 게이트형성 예정영역에 게이트전극을 형성하는 단계와, 상기 게이트전극을 마스크로 사용하여 소스/드레인 형성 예정영역에 제 1 도전형 불순물을 주입하는 단계와, 상기 결과물에 열처리공정을 실시하여 상기 주입된 불순물을 활성화시켜 상기 액티브영역 하방으로 쉘로우접합 웰을 형성하는 단계와, 상기 결과물에 제 2 도전형 불순물을 주입하여 상기 쉘로우접합 웰의 표면 영역에 소스/드레인층을 형성하는 단계와, 상기 결과물에 층간절연막을 침적하고 배선공정을 실시하여 소스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 액티브영역의 게이트형성 예정영역에 선택적으로 제 1 도전형 불순물을 주입하는 단계는 질화막 마스크를 사용하여 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 게이트 전극은 폴리실리콘막으로 형성되는 것을 특징으로 모스트랜지스터 제조방법.
  4. 제 3 항에 있어서, 상기 폴리실리콘 게이트전극의 표면영역에 금속실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  5. 제 1 항에 있어서, 상기 게이트형성 예정영역에 이루어지는 제 1 도전형 불순물 주입에너지는 상기 소스/드레인 형성 예정영역에 이루어지는 제 1 도전형 불순물 주입에너지 보다 낮은 것을 특징으로 하는 모스 트랜지스터 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 도전형 불순물 주입단계 전에 상기 게이트전극 측벽에 절연막스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  7. 제 6 항에 있어서, 상기 제 2 도전형 불순물 주입 후 상기 절연막스페이서를 제거하고 제 2 도전형 불순물을 상기 제 2 도전형 불순물 주입단계 보다 낮은 농도로 주입하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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