KR930009131B1 - 초고집적 반도체 메모리장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

초고집적 반도체 메모리장치의 제조방법
제 1 도는 LDD구조의 NMOS트랜지스터 구조를 개략적으로 나타낸 도면.
제 2 도는 싱글드레인 구조의 PMOS트랜지스터 구조를 개략적으로 나타낸 도면.
제 3a 도 ∼제 3c 도는 종래의 16M DRAM장치의 제조방법을 나타낸 공정순서도.
제 4a 도∼제 4c 도는 본 발명에 의한 16M DRAM 장치의 제조방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
100 : 실리콘기판 101 : n웰
102 : p웰 103 : 필드산화막
104 : 게이트산화막 105 : 제 1 도전층
106 : n- 불순물도핑영역 107 : HTO막
108 : 식각저지막 109 : 스토리지노드콘택홀
11 : 제 2 도전층 111 : 캐패시터절연막
112 : 제 3 도전층 113 : 측벽스페이서
본 발명은 초고집적 반도체 메모리장치의 제조방법에 관한 것으로, 특히 주변회로부의 트랜지스터 성능을 향상시킬 수 있는 초고집적 반도체 메모리장치의 제조방법에 관한 것이다.
VLSI의 고집적화 및 미세화로 16M DRAM이 양산단계로 접어들고 있고 64M DRAM에 관한 초기 시제품이 발표되고 있다. 이와 같은 초고집적 반도체 메모리장치에서는 MOS트랜지스터의 쇼트채널효과, 핫캐리어, 펀치스로우, 항복전압 증대등을 고려하여 가능한한 얕은 접합이 요구된다. 그러나 게이트전극의 측벽에 형성되는 측벽스페이서의 폭이 넓으면 얕은 접합은 측방으로 확산되는 길이가 짧아 게이트전극과 오버랩되는 부분이 줄어들어 트랜지스터의 포화드레인전류가 현저히 줄어든다. 따라서 측벽스페이서의 폭을 원하는 폭으로 조절하기 위해서는 측벽스페이서를 형성하기 위한 HTO막 두께를 조절하여야 한다. 그러나 HTO막은 셀어레이부의 캐패시터 형성시 실리콘 피팅(pitting)을 방지하기 위한 버퍼층로 사용되기 때문에 HTO막의 두께를 어느 두께 이하로는 얇게 할 수 없었다. 즉 셀어레이부의 HTO막은 주변회로부의 트랜지스터의 측벽페이서로 활용되기 때문에 HTO막으로 된 측벽스페이서의 폭을 줄이는 것이 제한되므로 주변회로부의 트랜지스터의 전류구동능력을 떨어뜨린다. 도면을 참조하여 구체적으로 살펴보면 다음과 같다. 제 1 도를 참조하면, LDD구조의 NMOS트랜지스터의 경우, 측벽스페이서(1)의 길이 L1이 커지면 n-형 불순물도핑영역(2)의 길이 L2가 커지기 때문에 저항이 증가되어 드레인포화전류(Idast)가 감소되게 된다.
드레인포화전류를 증가시키기 위해 N-도스량을 증가시키게 되면 펀치스루내성이 약화되어 얕은 접합(xj1)의 장점을 충분히 활용하지 못하는 결과를 초래한다. 제 2 도를 참조하면, 싱글드레인 구조의 PMOS트랜지스터의 경우에는 측벽스페이서(3)의 길이 L1이 커지면 p+불순물도핑영역(4)과 게이트전극층(5)과의 언더랩되는 길이(L3)가 커지게 되므로 드레인포화전류가 감소하게 된다. 드레인포화전류를 증가시키기 위해서는 PMOS트랜지스터에도 LDD구조와 같은 복잡한 구조가 요구되므로 공정이 복잡해진다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 셀어레이부의 피팅문제도 해결하면서 주변회로부의 트랜지스터의 측벽스페이서의 폭을 줄일 수 있는 초고집적 반도체 메모리장치의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 주변회로부의 트랜지스터 성능을 향상시킬 수 있는 초고집적 반도체 메모리장치의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 제조방법을 셀어레이부의 셀캐패시터 제조시 식각공정으로 인한 하부구조물의 표면열화를 방지하기 위한 절연막을 주변회로부에 형성되는 트랜지스터의 게이트전극의 측벽스페이서로 형성하는 초고집적 반도체장치의 제조방법에 있어서, 상기 절연막은 박막의 산화막과 이 산화막상에 형성되는 식각저지막으로 된 적층막으로 형성하는 것을 특징으로 한다.
첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.
먼저, 본 발명의 제조방법의 이해를 돕기 위하여 종래의 제조방법을 제 3a 도 및 제 c 도를 참조하여 설명하면 다음과 같다.
제 3a 도를 참조하면, 실리콘기판(10)내에 n웰(11)과 p웰(12)을 가각 형성하고 액티브영역을 한정하기 위한 통상의 LOCOS방법에 의해 실리콘기판(10)상에 필드산화막(13)을 형성한다. 이어서, 실리콘기판(10)상에 게이트산화막(14)과, 폴리실리콘으로 된 제 1 도전층(15)과, 산화막(16)을 순차적으로 형성하고 사진식각공정에 의해 상기 적층막들을 패터닝하여 게이트전극 패턴을 형성한다. 패턴형성 후, p웰(12)영역에는 n-불순물을 주입하여 n- 소스/드레인영역(17)을 형성한다. 이온주입공정 후, 전표면에 고온산화막(HTO막) (18)을 소정두께, 즉 후속공정에 의해 실리콘 피팅(pitting)이 발생되지 않을 정도의 두께로 형성한다. 제 3b 도를 참조하면, 셀어레이부(CE)의 HTO막에 스토리지노드콘택홀(19)을 형성하고 캐패시터의 스토리지노드패턴인 제 2 도전층(20)을 형성한다. 이어서 전표면에 산화막/질화막/산화막 또는 질화막/산화막의 적층막으로 된 캐패시터절연막(21)을 덮고 캐패시터절연막(21)상에 캐패시터의 플레이트전극패턴인 제 3 도전층을 형성함으로써 셀어레이부에 셀캐패시터를 형성한다. 이와 같은 셀캐패시터 제조공정시 패터형성을 위한 식각공정이 수반되는 바, 이러한 식각공정으로부터 실리콘기판을 보호하기 위해서 HTO막(18)은 충분한 두께로 형성되지 않으면 안되었다.
제 3c 도를 참조하면, 캐패시터 형성 후, HTO막을 이방성 식각하여 주변회로부(PE)의 제 1 도전층(15)의 측벽에 HTO막으로 된 측벽스페이서(23)을 남긴다. 이 측벽스페이서(23)를 이온주입마스크로 사용하여 주변회로부(PE)의 p웰(11)영역내에 n+ 불순물도핑영역(24)을 형성한다. 따라서 HTO막이 후속식각공정으로부터 실리콘기판의 표면을 보호하기 위해 충분한 두께를 유지하여야 하기 때문에 주변회로부(PE)에 HTO막으로 형성된 측벽스페이스(23)의 폭은 HTO막의 두께에 따라 결정되게 된다. 이와 같이 HTO막의 두께를 소정두께 이하로 얇게 할 수 없으므로 측벽스페이서의 폭을 줄일 수 없었다. 그러므로 주변회로부에 배치된 트랜지스터의 n- 불순물도핑영역(17)이 길어지게 되어 트랜지스터의 드레인전류가 감소되게 된다. 드레인전류의 감소는 트랜지스터의 스위칭속도를 저하시키므로 소자의 고속동작을 어렵게 하는 폐단이 있었다.
이와 같은 종래기술의 문제점을 해결하기 위한 본 발명의 제조방밥을 제 4a 도부터 제 4d 도를 참조하여 설명하면 다음과 같다.
제 4a 도를 참조하면, N 제 1 전도형, N 예컨대 p형 실리콘기판(100)내에 이온주입공정에 의해 n웰(101)과 p웰(102)을 각각 형성하고 액티브영역을 한정하기 위한 필드산화막(103)을 LOCOS법과 같은 소자분리방법에 의해 실리콘기판(100)상에 형성한다. 이어서 기판상에 게이트산화막(104) 및 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 패터닝하여 제 1 도전층(105)을 형성한다. 여기서 제 1 도전층(105)은 셀어레이부(CE)의 억세스트랜지스터 및 주변회로부의 트랜지스터의 게이트전극으로 제공된다. 이어서 n- 불순물을 p웰영역의 표면근방에 이온주입하여 n- 불순물도핑영역(106)을 형성한다. 이어서, N 기판 전면에 대략 두께 500∼1200Å정도의 얇은 HTO막(107)을 덮고 HTO막(107)위에 질화막과 같은 절연막(108)을 두께 200∼500Å정도로 형성한다. 즉, 본 발명에서는 후속 캐패시터 형성시 식각공정으로부터 하부구조물의 표면을 보호하기 위해 질화막(108)을 채용함으로써 HTO막(107)의 두께를 매우 얇게 형성할 수 있다.
제 4b 도를 참조하면, 셀어레이부(CE)에는 스토리지노드콘택홀(109)를 질화막(108)과 HTO막(107)의 적층막에 형성하고 폴리실리콘을 기판전면에 덮는다. 이어서 폴리실리콘을 통상의 사진식각공정에 의해 패터닝하여 셀캐패시터의 스토리지노드로 제공되는 제 2 도전층(110)을 형성한다. 이어서, 산화막/질화막/산화막 또는 질화막/산화막의 적층막으로 된 캐패시터절연막(111)을 기판전면에 형성한다. 이어서, 캐패시터절연막(111)상에 폴리실리콘을 침적하고 통상의 사진식각공정에 의해 폴리실리콘을 패턴닝하여 캐패시터의 플레이트전극으로 사용되는 제 3 도전층(112)을 형성한다. 제 4c 도를 참조하면, 캐패시터 형성시 식각저지막으로 사용된 질화막(108)을 습식제거방식으로 제거한다. 이어서 HTO막(107)을 이방성식각하면 주변회로부(PE)에 형성된 제 1 도전층(105)의 측벽에 HTO막으로 된 측벽스페이서(113)가 형성된다. 이어서, 통상의 MOS 제조방법에 따라 LDD구조의 NMOS트랜지스터 및 싱글드레인 구조의 PMOS트랜지스터을 형성한다. 그리고 최종적으로 금속배선공정을 통하여 기판상에 형성된 소자들을 서로 연결하여 반도체 메모리장치를 완성한다.
이상과 같이 본 발명에서는 질화막과 같은 식각저지층을 HTO막상에 형성함으로써 후속식각공정시 하부막이 피팅(pitting)되는 것을 방지한다. 따라서 HTO막의 두께를 얇게 형성할 수 있으므로 주변회로부의 HTO막으로 된 측벽스페이서의 폭을 감소시킬 수 있다. 측벽스페이서 폭의 감소는 측벽스페이서 아래의 n-불순물도핑영역의 길이를 감소시켜 트랜지스터의 드레인전류를 증대시킬 수 있으므로 종래방식에 비해 고속동작을 꾀할 수 있다.

Claims (5)

  1. 셀어레이부의 셀캐패시터 제조시 식각공정으로 인한 하부구조물의 표면열화를 방지하기 위한 절연막을 주변회로부에 형성되는 트랜지스터의 게이트전극의 측벽스페이서로 형성하는 초고집적 반도체장치의 제조방법에 있어서, 상기 절연막은 박막의 산화막과 이 산화막상에 형성되는 식각저지막으로 된 적층막으로 형성하는 것을 특징으로 하는 초고집적 반도체 메모리장치의 제조방법.
  2. 제 1 항에 있어서, 상기 산화막은 고온산화막(HTO)이고 식각저지막은 질화막인 것을 특징으로 하는 초고집적 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 고온산화막의 두께는 500∼1200Å정도인 것을 특징으로 하는 초고집적 반도체 메모리장치.
  4. 제 2 항에 있어서, 상기 고온질화막의 두께는 200∼500Å정도인 것을 특징으로 하는 초고집적 반도체 메모리장치.
  5. 제 1 전도형의 반도체기판의 셀어레이부에서는 워드라인으로 제공되고 주변회로부에서는 트랜지스터의 게이트전극으로 제공되는 제 1 도전층을 게이트절연막을 개재하여 반도체기판상에 형성하는 공정 ; 상기 제 1 도전층을 형성한 후, 상기 반도체기판의 표면근방에 상기 제 1 도전층에 셀프얼라인되고 약하게 도우프된 제 2 전도형의 불순물도핑영역을 형성한 후, 결과물의 전면에 박막의 고온산화막 및 식각저지막을 순차적으로 적층하는 공정 ; 상기 적층막에 콘택홀을 형성하고, 이 콘택홀을 통해서 상기 약하게 도우프된 제 2 전도형의 불순물도핑영역과 접촉되는 제 2 도전층과, 캐패시터절연막을 개재하여 제 2 도전층을 덮는 제 3 도전층을 순차적으로 형성하여 상기 셀어레이부에 셀캐패시터를 형성하는 공정과 ; 상기 셀캐패시터 형성 후, 노출된 상기 식각저지막을 제거하고 드러나 상기 고온산화막을 이방성식각하여 상기 주변회로부에 배치되는 제 1 도전층의 측벽에 상기 고온산화막으로 된 측벽스페이서를 형성하는 공정 ; 및 상기 측벽스페이서 형성후, 상기 반도체기판의 표면근방에 상기 측벽스페이서에 셀프얼라인되고 강하게 도우프된 제 2 전도형의 불순물도핑영역을 형성하는 공정을 구비한 것을 특징으로 하는 초고집적 반도체 메모리장치의 제조방법.
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