CN117766563A - 晶体管结构 - Google Patents

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卢超群
黄立平
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Invention And Cooperative Laboratories Ltd
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Abstract

一种晶体管结构包括半导体基材、第一栅极区、第一凹部、弯曲状或凹陷开口以及第一导电区。半导体基材具有一个原始半导体表面。第一凹部形成于半导体基材中，且位于原始半导体表面下方。弯曲状或凹陷开口，沿着第一凹部中的半导体基材的侧壁的垂直方向形成。第一导电区形成于第一凹部中，并包括第一掺杂区和第二掺杂区。其中，第一掺杂区是以半导体基材的侧壁为基底，沿着半导体基的侧壁的垂直方向所形成的。

Description

晶体管结构
技术领域
本发明是关于一种新型的晶体管和一种互补式金氧半场效晶体管(MOSFET)结构，特别是关于用在动态随机存取存储器(DRAM)的周边电路或感测放大器的平面晶体管和/或平面互补式MOSFET结构，其能够减少漏电流、降低短通道效应、和防止闩锁效应。
背景技术
虽然先进技术节点(如3nm至7nm)在高效能计算应用(如人工智能(ArtificialIntelligence,AI)、中央处理器(CPU)、图形处理器(GPU)等)中被频繁使用，但成熟技术节点(如20nm至30nm)仍在许多集成电路(IC)应用如电源管理IC、主控设备(MCU)、或DRAM晶片中受到欢迎。以DRAM为例，目前大多数客制化的DRAM仍采用成熟技术节点(如12nm至30nm)来制造，且DRAM晶片17(如图1A所示)中所有的晶体管，包含周边电路171(至少包含数据/地址输入/输出电路、地址解码器、指令逻辑、和更新电路等)中的晶体管和阵列核心电路172(包含存储器阵列、感测放大器等)中的晶体管，仍然是平面晶体管。
图1B系绘示位于DRAM晶片的周边电路中和DRAM晶片的阵列核心电路的感测放大器中最广泛使用的最先进的互补式金氧半场效晶体管(Complementary Metal-Oxide-Semiconductor Field-Effect Transistor,CMOSFET)10的剖面图。CMOSFET 10包含一个平面N型金氧半(NMOS)晶体管11和一个平面P型金氧半(PMOS)晶体管12，其中，浅沟槽隔离(Shallow Trench Isolation,STI)区13位在NMOS晶体管11与PMOS晶体管12之间。NMOS晶体管11或PMOS晶体管12的栅极结构14是使用导电材料(像是金属、多晶硅、或或多晶硅-硅化物(polyside)等)，在绝缘体(如氧化物、氧化物/氮化物、或一些高介电常数介电质等)上方，形成在互补式金氧半(CMOS)的顶部。其侧壁，藉由使用绝缘材料(如氧化物、或氧化物/氮化物、或其他介电质)，而与其他晶体管的侧壁隔离。NMOS晶体管11具有源极区和漏极区，其是藉由离子植入与热退火技术将N型掺杂物植入P型基材(或P型井)从而形成二个分离的N+/P接面区来形成。PMOS晶体管12的源极区和漏极区是藉由离子植入将P型掺杂物植入N型井从而形成二个分离的P+/N接面区来形成。而且，为了在高掺杂的N+/P或P+/N接面之前减少碰撞游离和热载子注入，通常会在栅极结构下方形成轻掺杂漏极(lightly doped-drain,LDD)区15。
一方面，在前述热退火制程期间，CMOSFET 10中植入的N型或P型掺杂物将不可避免地向不同方向扩散，并扩大源极区和漏极区的面积。并且，在形成电容器于DRAM晶片的阵列核心电路的存取晶体管上方时，会进行另一次热退火制程，以降低电容器与存取晶体管之间的连接电阻。这种第二次的热退火制程会再次导致N型或P型掺杂物的扩散并增加源极区和漏极区的面积。源极区和漏极区因热退火制程而造成的面积越大，源极区和漏极区之间的有效通道长度(图1B所示的Leff)中越短，这种减小的有效通道长度Leff将导致短通道效应(short channel effect,SCE)。因此，为了降低短通道效应的影响，通常会保留更长的栅极长度，以适应热退火引起的N型或P型掺杂物的扩散。以25nm的技术节点(λ)为例，保留的栅极长度将会是大约100nm，几乎是技术节点λ的4倍。
另一方面，由于NMOS晶体管11和PMOS晶体管12分别位在彼此紧邻形成的P型基材和N型井的某些相邻区域内，因此形成称为N+/P/N/P+(图1B中以虚线标示的路径被称为N+/P/N/P+闩锁路径)寄生双极装置的寄生接面结构，其轮廓从NMOS晶体管11的N+区开始，到P型井，到邻近的N型井，再进一步往上到PMOS晶体管12的P+区。
一旦有明显的杂讯(noise)发生在N+/P接面或P+/N接面，就可能有特别大的电流异常地流经这个N+/P/N/P+接面，其可能会停止CMOS电路的某些操作并导致整个晶片的故障。这种被称为闩锁效应的异常现象有害于CMOS的操作，必须避免。针对确实身为CMOS弱点的闩锁效应增加抵抗力的一种方法，是增加N+区到P+区的距离(图1B中标示成闩锁距离)，且N+区和P+区都必须设计成藉由将一些作为隔离区的垂直方向的氧化物(或其他适合的绝缘材料)加以隔离，其通常是浅沟槽隔离区13。以25nm的技术节点(λ)为例，保留的闩锁距离将会是大约500nm，几乎是技术节点λ的20倍。更认真地避免闩锁效应的努力方式，则必须设计进一步增加N+区与P+区之间距离的保护间隔结构，且/或必须增加额外的N+区或P+区以收集来自杂讯源的异常电荷。这些隔离方案总是会增加额外的平面面积，牺牲CMOS电路的晶片尺寸。
当前采用平面晶体管或互补式MOSFET的DRAM设计还引来或恶化其他问题：
(1)由形成轻掺杂漏极(LDD)结构至基材/井区中、形成N+源极/漏极结构至P型基材中、和形成P+源极/漏极结构至N型井中之类的接面形成制程导致的所有接面泄漏变得越来越难以控制，这是因为漏电流发生在周边区和底部区，离子植入造成晶格缺陷在该些区域造成难以修复的额外损伤如电洞和电子的空陷阱。
(2)此外，由于形成LDD结构(或N+/P接面或P+/N接面)的离子注入的工作方式类似于撞击，以便将离子从硅表面顶部直接向下插入至基材中，因此很难创造从源极区和漏极区到通道和基材主体区缺陷稀少的均匀材料介面，这是因为掺杂浓度垂直地从较高掺杂浓度的上表面向下到较低掺杂浓度的接面区是不均匀地分布。
(3)只使用传统利用栅极、间隙壁、和离子植入形成的自对准方法越来越难以将LDD接面边缘在完美的位置对齐晶体管栅极结构的边缘于。此外，用于去除离子植入损伤的热退火处理，必须仰赖高温处理技术，例如使用各种能源的快速热退火方法或其他热制程。其所导致的其中一个问题便是栅极引发漏极漏电流(Gate-induced Drain Leakage,GIDL)。如图1C所示(引用自：A.Sen and J.Das,“MOSFET GIDL Current Variation withImpurity掺杂浓度–A Novel Theoretical Approach”IEEE ELECTRON DEVICE LETTERS,VOL.38,NO.5,MAY 2017)，具有接近于栅极和漏极区/源极区的薄氧化物的金氧半场效晶体管结构，其存在寄生金属栅二极体(Metal-Gated-Diode)，形成在栅极至源极区/漏极区之间的寄生金属栅二极体会导致漏极漏电流GIDL的发生，且尽管想要使漏极漏电流GIDL最小化以减少漏电流，但漏极漏电流GIDL仍难以控制。其他衍生的问题是，难以控制有效通道长度，从而难以使短通道效应最小化。
(4)由于在装置隔离区的平面宽度必须缩小的同时，难以将浅沟槽隔离结构的垂直长度做得更深(否则对于蚀刻、填充、和平坦化的整合制程而言会造成糟糕的深度与开孔的深宽比)，预留用来防止闩锁效应发生于缩小的λ的相邻晶体管的N+区和P+区之间的平面隔离距离的比例不能降低，反而会增加，因而在缩小CMOS装置时有害于晶片面积的缩小。
发明内容
本发明揭露数种新的概念以理解新的晶体管和互补式MOSFET结构，特别是用在DRAM晶片的周边电路中和DRAM晶片的阵列核心电路的感测放大器中，其大幅改善或甚至解决了上述大部分的问题，例如使漏电流最小化、增加通道导通性能和控制、最佳化源极区和漏极区的功能如以无缝有序的结晶晶格匹配来提升源极区和漏极区对于金属互连元件的导通性以及对于通道区的最接近物理完整性、增加CMOS电路对于闩锁效应的抗扰性、和使NMOS和PMOS之间的布局隔离区的平面面积最小化以避免闩锁效应。
本说明书的一个面向是提供一种晶体管结构，此晶体管结构包括半导体基材、第一栅极区、第一凹部、弯曲状或凹陷开口以及第一导电区。半导体基材具有一个原始半导体表面。第一凹部形成于半导体基材中，且位于原始半导体表面下方。弯曲状或凹陷开口，沿着第一凹部中的半导体基材的侧壁的垂直方向形成。第一导电区形成于第一凹部中，并包括第一掺杂区和第二掺杂区。其中，第一掺杂区是以半导体基材的侧壁为基底，沿着半导体基的侧壁的垂直方向所形成的。
根据本说明书的一个实施例，其中第二掺杂区的顶面是水平或平坦的。
根据本说明书的一个实施例，其中弯曲状或凹陷开口是一种楔形(Σ)侧蚀开口(sigma-shaped(Σ)undercut)。
根据本说明书的一个实施例，晶体管结构更包括一个金属插塞，与第二掺杂区的顶面和最横向的侧壁接触，其中第二掺杂区是一个重掺杂区。
根据本说明书的一个实施例，其中弯曲状或凹陷开口包括多个非垂直半导体分段壁，第一掺杂区是以多个非垂直半导体分段壁为基底，通过选择性生长所形成。
根据本说明书的一个实施例，晶体管结构更包括一个第一隔离区，位于第一凹部中，且第一导电区位于第一隔离区上方。
根据本说明书的一个实施例，其中弯曲状或凹陷开口位于第一栅极区下方。
本说明书的另一个面向是提供一种晶体管结构，此晶体管结构包括：具有原始半导体表面(OSS)的半导体基材、第一晶体管和第二晶体管。第一晶体管包括第一栅极区、第一凹部、第一弯曲状或凹陷开口以及第一导电区。第一栅极区位于原始半导体表面上方。第一凹部形成于半导体基材中，且位于原始半导体表面下方。第一弯曲状或凹陷开口，沿着第一凹部中的半导体基材的侧壁的垂直方向形成。第一导电区形成于第一凹部中，并包括第一掺杂区和第二掺杂区。其中，第一掺杂区的至少一部分位于第一弯曲状或凹陷侧蚀开口之中。第二晶体管包括第二栅极区、第二凹部、第二弯曲状或凹陷开口以及第二导电区。第二栅极区位于原始半导体表面上方。第二凹部形成于半导体基材中，且位于原始半导体表面下方。第二弯曲状或凹陷开口，沿着第二凹部中的半导体基材的侧壁的垂直方向形成。第二导电区形成于第二凹部中，并包括第三掺杂区和第四掺杂区。其中第三掺杂区的至少一部分位于第二弯曲状或凹陷侧蚀开口之中。
根据本说明书的一个实施例，其中晶体管结构更包括第一金属插塞以及第二金属插塞。第一金属插塞与第二掺杂区的顶面和最横向的侧壁接触，其中第二掺杂区是一种重掺杂区。第二金属插塞与第四掺杂区的顶面和最横向的侧壁接触，其中第四掺杂区是一种重掺杂区。
根据本说明书的一个实施例，其中晶体管结构更包括第一隔离区以及第二隔离区。第一隔离区位于第一凹部中，且第一导电区位于第一隔离区上方。第二隔离区位于第一凹部中，且第二导电区位于第二隔离区上方。
根据本说明书的一个实施例，其中第二掺杂区的顶面是水平或平坦的；其中第四掺杂区的顶面是水平或平坦的。
根据本说明书的一个实施例，其中第一弯曲状或凹陷开口包括多个非垂直半导体分段壁，第一掺杂区是以多个第一非垂直半导体分段壁为基底，通过选择性生长所形成。第二弯曲状或凹陷开口包括多个非垂直半导体分段壁，第三掺杂区是以多个非垂直半导体分段壁为基底，通过选择性生长所形成。
根据本说明书的一个实施例，其中第一掺杂的掺杂浓度与第三掺杂区的掺杂浓度不同。
根据本说明书的一个实施例，其中第二掺杂的掺杂浓度与第四掺杂区的掺杂浓度相同或实质相同。
附图说明
在阅读下列较佳实施例的详细叙述并结合以下所绘示的各种图式之后，本发明所属技术领域中具有通常知识者将对本发明的发明内容与标有更好的理解。
图1A系根据习知技术所绘示的DRAM晶片的电路图；
图1B系绘示系根据习知技术所绘示的一种传统CMOS结构的剖面示意图；
图1C根据习知技术绘示形成在MOSFET的栅极至源极区/漏极区之中，并且在MOSFET中衍生出GIDL问题，的寄生金属栅二极体的示意图；
图2A系绘示在半导体基材中沉积垫氮化物层，并形成STI以限定义出NMOS和PMOS晶体管的主动区之后的制程结构上视图；图2B系沿着图2A的切线(X轴)所绘示的结构剖面图；
图3A系绘示定义出栅极长度之后的制程结构上视图；图3B系沿着图3A的切线(X轴)所绘示的结构剖面图；
图3-1A系绘示形成用于制作通道区的浅沟槽之后的制程结构上视图；图3-1B系沿着图3-1A的切线(X轴)所绘示的结构剖面图；
图3-2A系绘示在浅沟槽中选择性形成通道区后之后的制程结构上视图；图3-2B系沿着图3-2A的切线(X轴)所绘示的结构剖面图；
图3-3A系根据另一实施例绘示，形成用于制作通道区的弯曲或圆弧形状浅沟槽之后的制程结构上视图；图3-3B系沿着图3-3A的切线(X轴)所绘示的结构剖面图；
图3-4A系绘示在圆弧形状的浅沟槽中选择性形成通道区后之后的制程结构上视图；图3-4B系沿着图3-4A的切线(X轴)所绘示的结构剖面图；
图4A系绘示形成栅极导电区之后的制程结构上视图；图4B系沿着图4A的切线(X轴)所绘示的结构剖面图；
图5A系绘示形成栅极覆盖区之后的制程结构上视图；图5B系沿着图5A的切线(X轴)所绘示的结构剖面图；
图6A系绘示移除栅极区外的垫氮化物和垫氧化物之后的制程结构上视图；图6B系沿着图6A的切线(X轴)所绘示的结构剖面图；
图7A系绘示在栅极区的侧壁上形成间隙壁之后的制程结构上视图；图7B系沿着图7A的切线(X轴)所绘示的结构剖面图；
图8A系绘示在栅极区外部形成凹部之后的制程结构上视图；图8B系沿着图8A的切线(X轴)所绘示的结构剖面图；
图9A系绘示在凹部中形成局部隔离层之后的制程结构上视图；图9B系沿着图9A的切线(X轴)所绘示的结构剖面图；
图10A系绘示移除凹部中的一部分局部隔离层以暴露垂直半导体侧壁之后的制程结构上视图；图10B系沿着图10A的切线(X轴)所绘示的结构剖面图；
图11A系绘示蚀刻垂直半导体侧壁以定义多个楔形(Σ)侧蚀开口之后的制程结构上视图；图11B系沿着图11A的切线(X轴)所绘示的结构剖面图；
图11B-1系根据另一实施例绘示，蚀刻垂直半导体侧壁以定义多个弯曲状或凹陷开口，例如多个楔形(Σ)侧蚀开口，之后的制程结构剖面图；
和图12A系绘示从多个弯曲状或凹陷开口，例如多个楔形(Σ)侧蚀开口，暴露于外的硅侧壁上横向生长半导体区后的制程结构上视图；图12B系沿着图12A的切线(X轴)所绘示的结构剖面图；
图12B-1系绘示从图11B-1的楔形(Σ)侧蚀开口暴露于外的硅侧壁上横向生长半导体区后的制程结构剖面图；
图12C系根据另一实施例绘示，从凹部暴露于外的硅侧壁上横向生长半导体区后的制程结构剖面图；
图12C-1系根据又一实施例绘示，从凹部暴露于外的硅侧壁上横向生长半导体区后的制程结构剖面图；
图13A系根据本发明的一实施例绘示一种新型CMOS结构的制程结构上视图；图13B系沿着图13A的切线(Y轴)所绘示的结构剖面图；
图14系绘示一种传统的CMOS的结构示意图，其中N+区和P+区未完全被绝缘体隔离。
图15A系绘示具有NMOS晶体管和PMOS晶体管的新型平面CMOS结构的上视图；图15B系沿着图15A的切线(X轴)所绘示的结构剖面图；以及
图16系绘示传统的CMOS结构从N+/P接面经过P型井/N型井接面到N/P+接面结构的潜在闩锁路径的示意图。
具体实施方式
本说明书是提供一种晶体管结构及其制造方法。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举多个较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
本发明揭露一种晶体管和一种平面互补式MOSFET结构，特别是用在DRAM晶片的周边电路中和DRAM晶片的阵列核心电路的感测放大器中。所提出的NMOS晶体管和PMOS晶体管的制造方法示例性地说明如下：
步骤10：开始。
步骤20：基于半导体基材，定义出NMOS晶体管和PMOS晶体管的主动区，以及形成深的浅沟槽隔离结构。
步骤30：在半导体基材的原始半导体表面上方形成栅极结构。
步骤40：形成间隙壁覆盖栅极结构，以及在半导体基材中形成凹部。
步骤50：在凹部中形成局部隔离层。
步骤60：将凹部中的硅侧壁曝露于外，以及从凹部中曝露于外的硅侧壁上，横向成长出半导体区以形成NMOS晶体管和PMOS晶体管的源极区和漏极区。
请参照图2A和图2B，步骤20可以包含：
步骤202：形成垫氧化物层22，以及沉积垫氮化物层23。
步骤204：使用图案化光阻(photo-resistance,PR)定义NMOS晶体管和PMOS晶体管的主动区，并移除半导体基材中主动区图案以外的一部分硅材料，以创造出临时沟槽。
步骤206：沉积氧化物层在所创造的临时沟槽中，接着回蚀并平坦化氧化物层，以形成浅沟槽隔离元件21，其中，浅沟槽隔离元件21的上表面对齐垫氮化物层23的上表面，如图2B所示，其是沿着图2A中X轴切线的剖面图。
请参照图3A和3B至图5A和5B，形成栅极结构的步骤30可以包含：
步骤302：使用另一个图案化光阻31以定义NMOS晶体管和PMOS晶体管的栅极区的栅极长度Lgate，接着去除垫氧化物层22和垫氮化物层23未被光阻覆盖的部分，以形成栅极容纳沟槽32，如图3A和图3B所示，其中，图3B是沿着图3A中X轴切线的剖面图。
步骤304：然后，形成栅极介电层331(如热氧化物或高介电常数材料)、包含有高掺杂多晶硅的栅极导电层332(用于MOS的N+多晶硅和用于MOS的P+多晶硅)、钛/氮化钛(Ti/TiN)层333、和钨层334在栅极容纳沟槽32中，如图4A和图4B所示，其中，图4B是沿着图4A中X轴切线的剖面图。
步骤306：形成一氮化物覆盖层335和一氧化物覆盖层336在钨层334上方，以完成NMOS晶体管和PMOS晶体管的栅极区，如图5A和图5B所示，其中，图5B是沿着图5A中X轴切线的剖面图。
接着，请参照图6A和6B至图8A和8B，步骤40可以包含：
步骤402：移除位于浅沟槽隔离元件21与前述栅极区之间的垫氧化物层22和垫氮化物层23，藉以露出基材的原始硅表面OSS，如图6A和图6B所示。其中，图6B是沿着图6A中X轴切线的剖面图。
步骤404：在前述栅极区的侧面上形成间隙壁。其中，间隙壁可以包含热生长在基材的原始硅表面OSS上的薄氧化物子层343、以及位于薄氧化物子层343上方的薄氮化物子层341和薄氧化物子层342，如图7A和图7B所示。其中，图7B是沿着图7A中X轴切线的剖面图。
步骤406：蚀刻部分的半导体基材，以在半导体基材中形成凹部，如图8A和图8B所示。其中，图8B是沿着图8A中X轴切线的剖面图。当半导体基材是硅基材时，每一个凹部包含曝露的具有(110)晶格的一个垂直侧表面36，垂直侧表面36位于步骤404中的间隙壁的正下方。
请参照图9A和图9B，步骤50可以包含：热成长氧化物-3层41，其包含一个垂直氧化物-3V层411和一个水平氧化物-3B层412，垂直氧化物-3V层411覆盖前述步骤406的凹部的侧壁，水平氧化物-3B层412覆盖前述凹部的底部。之后，沉积足够厚度的氮化物-3材料以完全填满前述凹部，接着利用回蚀制程去除不需要的氮化物-3材料部分，以在前述凹部内只留下适合的氮化物-3层42，如图9A和图9B所示，其中，图9B是沿着图9A中X轴切线的剖面图。要提到的是，氮化物-3层42可以被任何适合的绝缘材料替代。
需要提到的是，图9B和后续图式中绘示的氧化物-3V层411和氧化物-3B层412的厚度只用于说明目的，但是设计这个热生长的氧化物-3层41使得氧化物-3V层411的厚度在精准控制的热氧化温度、定时、和成长速率下被非常精确地控制是非常重要的。在明确定义的硅表面上的热氧化，应该使得氧化物-3V层411中40％的厚度从前述曝露的(110)垂直侧表面36减去部分的硅基材，剩余的60％厚度的氧化物-3V层411被视为在前述曝露的(110)垂直侧表面36外的附加物(图9B中特别清楚地示出这种在氧化物-3V层411上的40％和60％的分布)。由于氧化物-3V层411是基于热氧化制程被非常精准地控制，氧化物-3V层411的边缘可以对齐栅极区的边缘。当然，在另一实施例中，取决于蚀刻条件和热氧化成长条件，部分(如少于5％至10％)的氧化物-3V层411可以位在栅极结构下方。
请参照图10A至图12B，步骤60可以包含：
步骤602：移除氧化物-3V层411位在氮化物-3层42上方的部分，以曝露出一部分的垂直半导体侧壁501和502，再一次地，当半导体基材是硅基材时，这些垂直半导体侧壁501和502具有(110)晶格。剩余的氧化物-3层41和氮化物-3层42可以被称为硅基材中的局部隔离区(Localized Isolation into Silicon Substrate,LISS)。
步骤604：蚀刻具有(110)晶格的垂直半导体侧壁501和502，以沿着垂直侧壁的方向移除一部分的通道区，并在NMOS和PMOS晶体管的栅极区下方定义出多个弯曲状或凹陷的开口(例如圆弧形的开口，或楔形(Σ)侧蚀开口512和513)。例如，每一个楔形(Σ)侧蚀开口512和513分别与相应的凹部311和312连通，并且包括多个非垂直半导体分段壁(non-vertical semiconductor segmental walls)，如图11A和图11B所示。
步骤606：从楔形(Σ)侧蚀开口512和513暴露于外的多个非垂直的半导体侧壁上分别横向成长第一半导体区430。每一个第一半导体区430可以包含至少填充相应的楔形(Σ)侧蚀开口512或513，并且包括一个轻掺杂区(或轻掺杂漏极(lightly doped-drain,LDD))，或者包含一个未掺杂区加上一轻掺杂区。第一半导体区430可以藉由选择性磊晶成长(Selective Epitaxial Growth,SEG)技术或原子层沉积(Atomic Layer Deposition,ALD)技术之类的选择性成长方法来形成。
步骤608：从这些第一半导体区430横向成长第二半导体区；每一个第二半导体区包含一高掺杂区，高掺杂区同样可以藉由选择性成长方法来形成。从而，NMOS晶体管的漏极区包含一个N-LDD区和一个N+掺杂区431，NMOS晶体管的源极区包含另一个N-LDD区和一个N+掺杂区432。类似地，PMOS晶体管的漏极区包含一个P-LDD区和一个P+掺杂区441，PMOS晶体管的源极区包含另一个P-LDD区和一个P+掺杂区442，如图12A和图2B所示。其中，P+掺杂区441(442)或N+掺杂区431(432)的顶面可以是水平或平坦的，或者实质上与半导体基材的OSS平行。
要注意的是，在一些实施例中，由于每一个N-LDD区和P-LDD区(例如第一半导体区430)均通过磊晶成长(SEG)技术或原子层沉积(ALD)技术形成，因此其水平边界与半导体基材的OSS对齐(或基本对齐)，如图12B所示。藉由与半导体积材的OSS对准，可以为后续生长NMOS晶体管和PMOS晶体管的源极/漏极区的第二半导体区域(例如，P+掺杂区域441和412或N+掺杂区域431和432)提供更稳定的(平面)。
在本说明书的一些实施例中，第一半导体区430和第二半导体区(例如，P+掺杂区441和412或N+掺杂区431和432)可以由选择性磊晶的硅(Si)或硅/锗所形成(SiGe)。在采用硅/锗的实施例中，硅/锗可以为源极/漏极区提供压缩应力(compressive strain)，进而使NMOS晶体管和PMOS晶体管的驱动电流(Ion)提高10～20％。
而且在晶体管形成期间由于不需要离子植入和热退火，也不需要离子植入来形成LDD区或源极区/漏极区，因此不需要使用热退火制程来减少缺陷。也不会产生一旦诱发即使通过藉由退火制程也难以完全消除的额外缺陷，故而可以将任何导致漏电流的意外最少化。
在一些实施例中，NMOS晶体管和PMOS晶体管还包括多个金属区351，其中，金属区351分别形成在NMOS晶体管的源极/漏极区的N+掺杂区431和432的上方，以及形成在PMOS晶体管源极/漏极区的P+掺杂区441和442的上方。在本实施例中，如图12C-1所示，NMOS晶体管源极/漏极区中的N+掺杂区431和432以及PMOS晶体管源极/漏极中的P+掺杂区441和442并未完全填满凹部311-314，金属区351形成于N+掺杂区431和432以及P+掺杂区441和442上方，且以分别完全填满凹部311-314并围绕N+掺杂区431和432以及P+掺杂区441和442的侧壁。
在本说明书的一些其他实施例中，可以省略(不设置)硅基材中的局部隔离区(LISS，包括氧化物-3层41和氮化物-3层42)。例如，可以通过直接蚀刻凹部311-314暴露于外的底面和垂直侧面36，在NMOS和PMOS晶体管的栅极区下方形成多个楔形(Σ)侧蚀开口512'和513'(如图11B-1所示)。
随后，可以通过选择性生长技术，形成第一半导体区和第二半导体区。例如，以多个楔形(Σ)侧蚀开口(例如NMOS晶体管的楔形(Σ)侧蚀开口512'和513')的非垂直半导体分段壁为基底，采用选择性生长技术来形成NMOS晶体管源极/漏极区的N-LDD区430'。以NMOS晶体管源极/漏极区的N-LDD区430'为基底，采用选择性生长技术来形成NMOS晶体管源极中的N+掺杂区431'和漏极区中的N+掺杂区432'(如图12B-1所示)。并通过类似的方法来形成PMOS晶体管源极/漏极区的P-LDD区和P+掺杂区(未绘示)。
此时，在图12B的实施例中，每一个根据本发明的晶体管的源极区和漏极区都藉由位在底部结构上的绝缘材料(氮化物-3层42和剩余的氧化物-3层41)加以隔离，并藉由浅沟槽隔离元件21的层沿着三个侧壁加以隔离，接面泄漏的可能可以只发生在第一半导体区430到通道区(晶体管栅极区的正下方)的极小区域，因此明显降低接面泄漏的可能。
另外在前述的另一个实施例中，在形成栅极结构之前，(例如，可以通过离子植入)在原始硅表面OSS下方靠近原始硅表面OSS处形成一个通道区。然后，除了藉由离子植入形成的通道区之外，可以选择性成长出一个通道区。举例来说，在形成图4B中的栅极介电层331之前，可以蚀刻露出的硅表面，以形成深度是1.5nm至3nm的一个浅沟槽，如图3-1A和图3-1B所示。
接着，选择性成长出一个通道区24在该浅沟槽中，如图3-2A和图3-2B所示。之后，可以类似地应用图4A/图4B至图12A/图12B提到的形成栅极区、源极区、和漏极区的制程，以形成如图12C所示的另一晶体管结构。
在又一实施例中，在形成图4B中的栅极介电层331之前，可以蚀刻露出的硅表面，以形成具有圆弧形状或弯曲形状的一个浅沟槽，如图3-3A和图3-3B所示。接着，沿着该浅沟槽的侧壁选择性成长一个通道区24，如图3-4A和图3-4B所示。由于半导体通道区24是沿着弯曲或圆弧形状的浅沟槽的侧壁来成长，因此这个实施例中的通道长度可以较长。之后，可以类似地应用图4A/图4B至图12A/图12B提到的形成栅极区、源极区、和漏极区的制程，以形成另一晶体管。
在另一些实施例中(如图12C-1所绘示)，源极(或漏极)区还可以包括一些由例如氮化钛/钨或其他合适的金属插塞，其与源极(或漏极)区的重掺杂区的顶面和最横向的侧壁接触。使源极(或漏极)区成为一种复合的源极(或漏极)区，使外部金属接触可以连接到复合源极(或漏极)区域的金属区上。相较于传统的硅-金属接触，这种金属区与金属接触之间有较小的电阻。
而且，如图13A和图13B所示，图13A是根据本发明的新的CMOS结构的俯视图，图13B是说明该新的CMOS结构沿着图13A的切线(Y轴)的结构剖面图。图13A中的PMOS晶体管和NMOS晶体管是垂直并排设置。在图13A中，新的CMOS结构的四个侧边被浅沟槽隔离元件21环绕。并且，如图13B所示，存在一复合局部隔离元件(包含氧化物-3B层412和氮化物-3层42)于PMOS作为源极区的P+掺杂区442(或作为漏极区的P+掺杂区441)与N型井之间，所以也存在另一复合局部隔离元件(包含氧化物-3B层412和氮化物-3层42)于NMOS作为源极区的N+掺杂区432(或作为漏极区的N+掺杂区431)与P型井或基材之间。
也就是说，新的CMOS结构的每一个漏极区和源极区在三个侧壁上被浅沟槽隔离元件21且在下侧壁上被复合局部隔离元件环绕。从而，从PMOS的P+区的底部到NMOS的N+区的底部的潜在闩锁路径被局部隔离元件完全挡住。因此，可以尽可能地缩短闩锁距离Xp+Xn(于平面上量测)，而不会引发严重的闩锁问题。另一方面，在传统的CMOS结构中，N+区和P+区未完全被绝缘体隔离，如图1B或图14所示，存在潜在闩锁路径从N+/P接面经过P型井/N型井接面到N/P+接面，包含长度长度/>和长度/>
而且，请参照根据本发明另一实施例的图15A和图15B。图15A是具有NMOS晶体管和PMOS晶体管的新的CMOS结构的俯视图，图15B是说明该新的CMOS结构沿着第15A水平虚线的切线的剖面图的图式。图15A和图15B中的PMOS晶体管和NMOS晶体管15B横向并排设置。如图15B所示，可以简化成PMOS晶体管与NMOS晶体管之间有交叉状的LISS 70。交叉状的LISS 70包含一垂直延伸隔离区71(如浅沟槽隔离元件21，在OSS下方的垂直深度如图15B所示将会是大约150nm至300nm，如200nm)、一第一水平延伸隔离区72(垂直深度将会是大约50nm至120nm，如100nm)位在垂直延伸隔离区71的右手侧、和一第二水平延伸隔离区73(垂直深度将会是大约50nm至120nm，如100nm)位在垂直延伸隔离区71的左手侧。每一个水平延伸隔离区可以包含氧化物-3层41和氮化物-3层42。PMOS晶体管/NMOS晶体管的源极区/漏极区的垂直深度会是大约30nm至150nm，如40nm。PMOS晶体管/NMOS晶体管的栅极区的垂直深度会是大约40nm至60nm，如图15B所示的50nm。
在这个实施例中，第一水平延伸隔离区72和第二水平延伸隔离区73并不直接位在晶体管的栅极结构或通道下方。第一水平延伸隔离区72(垂直延伸隔离区71的右手侧)接触PMOS晶体管的源极区/漏极区的底侧，第二水平延伸隔离区732(垂直延伸隔离区71的左手侧)接触NMOS晶体管的源极区/漏极区的底侧。因此，PMOS晶体管和NMOS晶体管中的源极区/漏极区的底侧被从半导体基材遮蔽。并且，第一水平延伸隔离区72或第二水平延伸隔离区73可以是一复合隔离元件，其可以包含二或更多个不同的隔离材料(如氧化物-3层41和氮化物-3层42)，或者二或更多个相同的隔离材料但每一个隔离材料由不同的制程形成。
如在前文和图1B所描述地，相较于纯NMOS技术而言，传统的CMOS型态/技术的一个缺点是一旦存在N+/P型基材/N型井/P+接面之类的寄生双极结构，且不幸地某些糟糕的设计无法抵抗触发闩锁效应的杂讯所导致的大电流突波，会导致整个晶片操作关闭或晶片功能永久损坏。传统CMOS的布局和制程规则总是需要非常大的空间来分离NMOS的N+源极区/漏极区与PMOS的P+源极区/漏极区分开，其称为闩锁距离(图1B)，会消耗大量的平面表面空间来抑制任何闩锁效应的可能。并且，如果源极区/漏极N+/P和P+/N半导体接面面积过大，一旦引发顺向偏压事故，就会触发大电流突波，导致闩锁效应。
图15B中的新的CMOS结构使得从N+/P接面经过P型井(或P型基材)/N型井接面到N/P+接面的路径较长。如图13B所示，根据本发明，从LDD-N/P接面经过P型井/N型井接面到N/LDD-P接面的潜在闩锁路径包含图15B中标示的长度①、长度②(一水平延伸隔离区的下侧壁的长度)、长度③、长度④、长度⑤、长度⑥、长度⑦(另一水平延伸隔离区的下侧壁的长度)、和长度⑧。
另一方面，在传统的CMOS结构中，从N+/P接面经过P型井接面到N/P+接面的潜在闩锁路径只包含长度长度/>长度/>和长度/>(如图16所示)。图15B中的这类潜在闩锁路径比图16中的潜在闩锁路径更长。因此，从装置布局的角度来看，根据本发明的图15B中的NMOS和PMOS之间保留的边缘距离(Xn+Xp)可以小于图16中保留的边缘距离(Xn+Xp)。并且，相较于图16中的N+/P接面到N/P+接面，在图15B中，闩锁路径从LDD-N/P接面开始到N/LDD-P接面。由于图15B的LDD-N区或LDD-P区中的掺杂浓度低于图16的N+区或P+区中的掺杂浓度，从图15B的LDD-N区或LDD-P区发射的电子或电洞的量，将会远低于从图16的N+区或P+区发射的量。这种较低的载子发射不只有效地降低引发闩锁现象的可能性，即使引发闩锁现象也会明显降低电流。由于N+/P接面和P+/N接面的面积都明显减小，即使这些接面有一些突然的顺向偏压也可以减小异常电流幅度，从而减少形成图15B中闩锁效应的机会。
请再次参照图15B，根据本发明，PMOS的源极区或漏极区被第一水平延伸隔离区72和垂直延伸隔离区71环绕，只有PMOS的源极区或漏极区的LDD区(垂直长度将会是大约10nm至50nm)接触半导体基材形成LDD-P/N接面，而不是P+/N接面。类似地，NMOS的源极区或漏极区被第二水平延伸隔离区73和垂直延伸隔离区71环绕，只有NMOS的源极区或漏极区的LDD区(垂直长度将会是大约40nm)接触半导体基材形成LDD-N/P接面，而不是P+/N接面。因此，NMOS的N+区和PMOS的P+区被从基材或井区遮蔽。并且，由于第一水平延伸隔离区72或第二水平延伸隔离区73是复合隔离元件并足够厚，可以最小化引发在源极区(或漏极区)与硅基材之间的寄生金属栅二极体。此外，栅极引发漏极漏电流(GIDL)效应也可以得到改善。预期的是，保留给相邻NMOS晶体管和PMOS晶体管的平面闩锁距离被大幅缩短，使得新的CMOS的平面面积能够大幅缩小。
总而言之，由于CMOS结构中晶体管的源极源极/漏极区是从弯曲状或凹陷开口的侧壁沿着半导体侧壁的垂直方向横向成长出来的，因此源极/漏极区的顶面可以是具有高品质的水平或平面。而且，轻掺杂漏极LDD的面是在选择性成长期间以原位掺杂技术从晶体管通道和基材本体水平成长出来，没有进行只能从硅的顶部向下至源极区/漏极区中的离子植入制程，也没有进行令接面边界难以定义和控制的热退火制程。不像传统的掺杂区由离子植入制程形成，这种选择性成长半导体区(如未掺杂区、LDD区、和重掺杂区)独立于半导体基材。本发明的实施例不仅可以应用于平面晶体管结构，也可以应用于鳍式(fin-shape)晶体管结构。
另外，在本发明中，选择性磊晶成长形成LDD至重掺杂区甚至包含各种非硅掺杂物如锗或碳原子，增加应力以提高通道迁移率。在根据本发明的源极区/漏极区的选择性磊晶成长/原子层沉积形成中，掺杂浓度分布是可控的或可调整的。
本发明所属技术领域中具有通常知识者将轻易地观察到，在保留本发明的教示的同时，可以对装置和方法进行多种修改和改变。因此，上述揭露应该被解释成只受到权利要求的范围和界限限制。

Claims (14)

1.一晶体管结构，其特征在于，包括：
一半导体基材，具有一原始半导体表面；
一第一栅极区；
一第一凹部，形成于该半导体基材中，且位于该原始半导体表面下方；
一弯曲状或凹陷开口，沿着该第一凹部中的该半导体基材的一侧壁的一垂直方向形成；以及
一第一导电区，形成于该第一凹部中，并包括一第一掺杂区和一第二掺杂区；
其中，该第一掺杂区是以该半导体基材的该侧壁为基底，沿着该半导体基的该侧壁的该垂直方向所形成的。
2.如权利要求1所述的晶体管结构，其特征在于，该第二掺杂区的一顶面是水平或平坦的。
3.如权利要求1所述的晶体管结构，其特征在于，该弯曲状或凹陷开口是一楔形侧蚀开口。
4.如权利要求1所述的晶体管结构，其特征在于，更包括一金属插塞，与该第二掺杂区的一顶面和一最横向的侧壁接触，其中该第二掺杂区是一重掺杂区。
5.如权利要求1所述的晶体管结构，其特征在于，该弯曲状或凹陷开口包括多个非垂直半导体分段壁，该第一掺杂区是以该多个非垂直半导体分段壁为基底，通过选择性生长所形成。
6.如权利要求1所述的晶体管结构，其特征在于，更包括一第一隔离区，位于该第一凹部中，且该第一导电区位于该第一隔离区上方。
7.如权利要求1所述的晶体管结构，其特征在于，该弯曲状或凹陷开口位于该第一栅极区下方。
8.一晶体管结构，其特征在于，包括：
一半导体基材，具有一原始半导体表面；
一第一晶体管，包括:
一第一栅极区，位于该原始半导体表面上方；
一第一凹部，形成于该半导体基材中，且位于该原始半导体表面下方；
一第一弯曲状或凹陷侧蚀开口，形成该半导体基材之中，位于该第一栅极区下方并与第一凹部连通；以及
一第一导电区，包括一第一掺杂区和一第二掺杂区，其中该第一掺杂区的至少一部分位于该第一弯曲状或凹陷侧蚀开口之中；以及
一第二晶体管，包括:
一第二栅极区，位于该原始半导体表面上方；
一第二凹部，形成于该半导体基材中，且位于该原始半导体表面下方；
一第二弯曲状或凹陷侧蚀开口，形成该半导体基材之中，位于该第二栅极区下方并与第二凹部连通；以及
一第二导电区，包括一第三掺杂区和一第四掺杂区，其中该第三掺杂区的至少一部分位于该第二弯曲状或凹陷侧蚀开口之中。
9.如权利要求8所述的晶体管结构，其特征在于，更包括:
一第一金属插塞，与该第二掺杂区的一顶面和一最横向的侧壁接触，其中该第二掺杂区是一重掺杂区；以及
一第二金属插塞，与该第四掺杂区的一顶面和一最横向的侧壁接触，其中该第四掺杂区是一重掺杂区。
10.如权利要求8所述的晶体管结构，其特征在于，更包括:
一第一隔离区，位于该第一凹部中，且该第一导电区位于该第一隔离区上方；以及
一第二隔离区，位于该第一凹部中，且该第二导电区位于该第二隔离区上方。
11.如权利要求8所述的晶体管结构，其特征在于，该第二掺杂区的一顶面是水平或平坦的；其中该第四掺杂区的一顶面是水平或平坦的。
12.如权利要求8所述的晶体管结构，其特征在于，该第一弯曲状或凹陷开口包括多个非垂直半导体分段壁，该第一掺杂区是以该多个第一非垂直半导体分段壁为基底，通过选择性生长所形成；该第二弯曲状或凹陷开口包括多个非垂直半导体分段壁，该第三掺杂区是以该多个非垂直半导体分段壁为基底，通过选择性生长所形成。
13.如权利要求8所述的晶体管结构，其特征在于，该第一掺杂的一掺杂浓度与该第三掺杂区的一掺杂浓度不同。
14.如权利要求8所述的晶体管结构，其特征在于，该第二掺杂的一掺杂浓度与该第四掺杂区的一掺杂浓度相同或实质相同。
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