JP2024046756A - トランジスタ構造 - Google Patents

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Abstract

【課題】ラッチアップを回避するためにＮＭＯＳおよびＰＭＯＳ間のレイアウトアイソレーションに使用される平面領域を最小にする。【解決手段】初期半導体表面（ＯＳＳ）と並び、その水平方向の境界を有する半導体基板であって、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのソース／ドレイン領域の第２の半導体領域（たとえばＮ＋ドーピングされた領域４３１および４３２）を成長させるための、より安定した（平面の）ベースをもたらす。第１の半導体領域４３０および第２の半導体領域（たとえばＮ＋ドーピングされた領域４３１および４３２）は、選択エピタキシャルシリコン（Ｓｉ）またはシリコン／ゲルマニウム（ＳｉＧｅ）により、形成され、ＳｉＧｅの場合、それは、ソース／ドレイン領域に圧縮ひずみを与えて、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのイオンを１０～２０％改善する。【選択図】図１２Ｂ

Description

本発明は、新たなトランジスタ、および／または新たな相補型ＭＯＳＦＥＴ（ＣＭＯＳ）構造に、特に、電流リークを低減させ、短チャネル効果を低減させ、およびラッチアップを防止し得る、たとえばＤＲＡＭの周辺回路またはセンスアンプ内で利用される、新たなプレーナトランジスタおよび／または新たな相補型プレーナＭＯＳＦＥＴ（ＣＭＯＳ）構造に関する。
（人工知能（ＡＩ）、ＣＰＵ、ＧＰＵ等などの）高性能コンピューティングアプリケーションにおいては、（３～７ｎｍなどの）高度テクノロジノードが使用されることが多いが、電力管理ＩＣ、ＭＣＵ、またはＤＲＡＭチップなどの多くのＩＣアプリケーションにおいては、（２０～３０ｎｍなどの）成熟したテクノロジノードがなお一般的である。ＤＲＡＭを一例として使用すれば、今日では、カスタマイズされたＤＲＡＭの大半はなお、（１２～３０ｎｍなどの）成熟したテクノロジノードにより、製造されており、（データ／アドレスＩ／Ｏ回路、アドレスデコーダ、コマンドロジック、リフレッシュ回路等を少なくとも含む）周辺回路１７１内のもの、および、（ストレージメモリアレイ、センスアンプ等を含む）アレイコア回路１７２内のものを含む、（図１Ａに示されるような）ＤＲＡＭチップ１７内のすべてのトランジスタはなお、プレーナトランジスタである。
図１Ｂは、ＤＲＡＭチップの周辺回路内で、および、ＤＲＡＭチップのアレイコア回路のセンスアンプ内で最も広範囲に使用されている、従来水準のプレーナ相補型金属酸化物半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）１０の断面図を示す。ＣＭＯＳＦＥＴ１０はプレーナＮＭＯＳトランジスタ１１およびプレーナＰＭＯＳトランジスタ１２を含んでおり、シャロートレンチアイソレーション（ＳＴＩ）領域１３がＮＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２との間に位置している。（酸化物、酸化物／窒化物、もしくは特定の高誘電率（ｈｉｇｈ－ｋ）誘電体等などの）絶縁体の上の、（金属、ポリシリコン、またはシリサイド等のような）特定の導電材料を使用したＮＭＯＳトランジスタ１１またはＰＭＯＳトランジスタ１２のゲート構造１４は、絶縁材料（たとえば、酸化物もしくは酸化物／窒化物、または他の誘電体）を使用することにより、他のトランジスタのものから側壁が分離されたＣＭＯＳの最上部上に形成される。プレーナＮＭＯＳトランジスタ１１の場合、ｎ型ドーパントをｐ型基板（またはｐ－ウェル）内に注入し、それが、よって、離間している２つのｎ＋／ｐ接合領域をもたらすためのイオン注入および熱アニーリング手法により形成されたソースおよびドレイン領域が存在している。プレーナＰＭＯＳトランジスタ１２の場合、ソースおよびドレイン領域はいずれも、ｐ型ドーパントをｎ－ウェル内にイオン注入し、それが、よって、２つのｐ＋／ｎ接合領域をもたらすことにより、形成される。さらに、高濃度にドーピングされたｎ＋／ｐまたはｐ＋／ｎ接合前のインパクトイオン化およびホットキャリア注入を減らすために、低濃度にドーピングされたドレイン（ＬＤＤ）領域１５をゲート構造の下に形成することが一般的である。
一方で、前述された熱アニーリングプロセス中に、ＣＭＯＳＦＥＴ１０内の、注入されたｎ型またはｐ型ドーパントは、不可避的に、異なる方向に拡散し、ソースおよびドレイン領域の面積を拡大する。さらに、別の熱アニーリングプロセスがＤＲＡＭチップのアレイコア回路内のアクセストランジスタの上のキャパシタの形成中に起きて、キャパシタとアクセストランジスタとの間の接続抵抗を低減させる。そうした第２の熱アニーリングプロセスはこの場合もまた、ｎ型またはｐ型ドーパントの拡散をもたらし、ソースおよびドレイン領域の面積を増加させる。熱アニーリングプロセスにより、ソースおよびドレイン領域の面積が大きくなるほど、ソースおよびドレイン領域間の有効チャネル長（図１Ｂに示されるＬｅｆｆ）は短くなり、そうした低減させられた有効チャネル長Ｌｅｆｆは、短チャネル効果（ＳＣＥ）を招く。したがって、ＳＣＥの影響を低減させるために、熱アニーリングによる、ｎ型またはｐ型ドーパントの拡散を収容するために、より長いゲート長を確保することが一般的である。一例として２５ｎｍのテクノロジノード（λ）を使用すれば、確保されるゲート長は、テクノロジノードλの約４倍である約１００ｎｍになる。
他方で、ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１２はそれぞれ、近傍において互いに隣接して形成されているｐ－基板およびｎ－ウェルの一部の隣接領域内に位置しているので、ｎ＋／ｐ／ｎ／ｐ＋（図１Ｂ中、破線が付されたパスはｎ＋／ｐ／ｎ／ｐ＋ラッチアップパスと呼ばれる）寄生バイポーラデバイスと呼ばれる寄生接合構造は、ＮＭＯＳトランジスタ１１のｎ＋領域から始まって、ｐ－ウェルへの、近傍のｎ－ウェルへの、そしてさらにＰＭＯＳトランジスタ１２のｐ＋領域までのその輪郭で形成される。
大きなノイズがｎ＋／ｐ接合またはｐ＋／ｎ接合上に一旦、発生すると、非常に大きな電流がこのｎ＋／ｐ／ｎ／ｐ＋接合を異常に流れる場合があり、それは、場合によっては、ＣＭＯＳ回路の一部の動作を停止させ、チップ全体の誤動作を引き起こし得る。ラッチアップと呼ばれるそうした異常現象は、ＣＭＯＳ動作にとって有害であり、避けられなければならない。確かにＣＭＯＳの弱点である、ラッチアップに対する耐性を向上させる１つのやり方は、（図１Ｂ中、ラッチアップ距離と付された、）ｎ＋領域からｐ＋領域までの距離を増加させることであり、ｎ＋およびｐ＋領域いずれも、通常、ＳＴＩ（シャロートレンチアイソレーション）領域１３であるアイソレーション領域としての特定の縦に向けられた酸化物（または他の好適な絶縁体材料）により、分離されるように設計されなければならない。一例として２５ｎｍのテクノロジノード（λ）を使用すれば、確保されるラッチアップ距離は、テクノロジノードλの約２０倍である約５００ｎｍになる。ラッチアップを回避するための、より真剣な取り組みでは、ｎ＋領域およびｐ＋領域間の距離をさらに増加させるガードバンド構造を設計しなければならず、および／または、ノイズ源からの異常電荷を収集するために余分なｎ＋領域またはｐ＋領域を追加しなければならない。これらのアイソレーション手法は常に、ＣＭＯＳ回路のダイサイズを犠牲にして、余分な平面領域を増加させる。
プレーナトランジスタまたはＣＭＯＳＦＥＴを備えた現行のＤＲＡＭ設計においては、他の問題がもたらされ、または悪化している。
（１）基板／ウェル領域内へのＬＤＤ（低濃度にドーピングされたドレイン）構造、ｐ－基板内へのｎ＋ソース／ドレイン構造、およびｎ－ウェル内へのｐ＋ソース／ドレイン構造の形成などの接合形成プロセスにより生じる接合リークはすべて、制御することが、より難しくなっているが、それは、イオン注入により生じた格子欠陥のために、正孔および電子の空トラップなどの余分な損傷を修復することがより困難な周辺および底部領域いずれをも介してリーク電流が発生するからである。
（２）さらに、ＬＤＤ構造（またはｎ＋／ｐ接合もしくはｐ＋／ｎ接合）を形成するためのイオン注入が、シリコン表面の最上部から基板へ下方にまっすぐイオンを挿入するためにボンバードメントのような働きをするので、ソースおよびドレイン領域からチャネルおよび基板－ボディ領域への、欠陥がより少ない一様な材料界面を形成することは困難である。というのは、ドーパント濃度は、ドーピング濃度がより高い最上面から下方にドーピング濃度がより低い接合領域まで縦方向に非一様に分布しているからである。
（３）ゲート、スペーサ、およびイオン注入の形成を使用する従来のセルフアラインメント方法を使用することのみにより、完璧な位置においてトランジスタのゲート構造のエッジにＬＤＤ接合のエッジを揃えることが、より困難になっている。さらに、イオン注入による損傷を除去するための熱アニーリングプロセスは、種々のエネルギ源または他の熱プロセスを使用することによる、高速熱アニーリング方法などの高温処理手法に頼らなければならない。よって生じている１つの問題は、ゲート誘起ドレインリーク（ＧＩＤＬ）電流である。（A. SenおよびJ. Das,「MOSFET GIDL Current Variation with Impurity Doping Concentration - A Novel Theoretical Approach」IEEE ELECTRON DEVICE LETTERS, VOL. 38, NO. 5, MAY 2017から引用された）図１Ｃに示されるように、ゲートおよびドレイン／ソース領域に近い、薄い酸化物を備えたＭＯＳＦＥＴ構造には、寄生メタルゲートダイオードが存在しており、問題のＧＩＤＬは、ゲートツーソース／ドレイン領域内に形成された寄生メタルゲートダイオードにより誘起され、リーク電流を低減させるために最小にされるべきであることにかかわらず制御することが困難である。生じているもう１つの問題は、有効チャネル長を制御することが困難であり、よってＳＣＥを最小にすることが困難であるということである。
（４）ＳＴＩ構造の縦方向の長さは、より深くすることがより困難である一方、デバイスアイソレーションの平面幅は小さくされなければならない（さもなければ、エッチング、充填、および平坦化を行う統合プロセスのために、より悪い深さ対開口アスペクト比がもたらされる）ので、縮小されるλに対する、ラッチアップを防止するために確保される近傍トランジスタのｎ＋およびｐ＋領域間の平面分離距離の比例する比率は、低減され得ることなく、ＣＭＯＳデバイスを小さくする場合にダイ面積低減を損なうように増加され得る。
本発明は、特に、ＤＲＡＭチップの周辺回路内に、およびＤＲＡＭチップのアレイコア回路のセンスアンプ内に使用される新たなプレーナトランジスタおよびプレーナＣＭＯＳＦＥＴ構造を実現するいくつかの新たな概念を開示しており、それは、電流リークを最小にすること、チャネル伝導性能および制御を向上させること、金属相互接続に対するそれらのコンダクタンス、およびチャネル領域に対するそれらの最も密接な物理的接触をシームレスな規則正しい結晶格子整合で向上させることのようなソースおよびドレイン領域の機能を最適化すること、ラッチアップに対するＣＭＯＳ回路のより高い耐性を増加させること、ならびに、ラッチアップを回避するためにＮＭＯＳおよびＰＭＯＳ間のレイアウトアイソレーションに使用される平面領域を最小にすることなどの、上述されたような問題の大半を大幅に改善し、または解決さえする。
本開示の一目的は、トランジスタ構造を提供することであり、上記トランジスタ構造は、初期半導体表面（ＯＳＳ）を備えた半導体基板と、第１のゲート領域と、上記半導体基板において、上記初期半導体表面の下に形成された第１の凹部と、上記第１の凹部内で、上記半導体基板の側壁の縦方向に沿って形成された、湾曲形状または凹状の開口部と、上記第１の凹部内に形成され、第１のドーピング領域および第２のドーピング領域を含む第１の導電領域を備えている。上記第１のドーピング領域は、上記半導体基板の上記側壁の上記縦方向に沿った上記湾曲形状または凹状の開口部をベースとして形成されている。
本発明の一態様によれば、上記第２のドーピング領域の上面は平坦または平面状である。
本発明の一態様によれば、上記湾曲形状または凹状は、シグマ（Σ）形状のアンダーカットである。
本発明の一態様によれば、上記トランジスタ構造は、上記第２のドーピング領域の上面および最側方側壁に接触するメタルプラグを含み、上記第２のドーピング領域は、高濃度にドーピングされた領域である。
本発明の一態様によれば、上記湾曲形状または凹状の開口部が、複数の非縦方向の半導体部分側壁を含み、上記第１のドーピング領域は上記複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられる。
本発明の一態様によれば、上記トランジスタ構造がさらに、上記第１の凹部内に、第１のアイソレーション領域を含み、上記第１の導電領域が上記第１のアイソレーション領域の上にある。
本発明の一態様によれば、上記湾曲形状または凹状の開口部は、上記第１のゲート領域の下にある。
本開示の別の目的は、トランジスタ構造であって、上記トランジスタ構造が、ＯＳＳを備えた半導体基板と、第１のトランジスタと、第２のトランジスタとを含む、トランジスタ構造を提供することである。上記第１のトランジスタは、上記ＯＳＳの上の第１のゲート領域、上記半導体基板において、上記ＯＳＳの下に形成された第１の凹部、上記半導体基板において、上記第１のゲート領域の下に形成され、上記第１の凹部と連通する、湾曲した、または凹状の第１のアンダーカット、および第１のドーピング領域および第２のドーピング領域を有する第１の導電領域を含んでいる。上記第１のドーピング領域の少なくとも一部分は、上記湾曲した、または凹状の第１のアンダーカット内にある。上記第２のトランジスタは、上記ＯＳＳの上の第２のゲート領域、上記半導体基板において、上記ＯＳＳの下に形成された第２の凹部、上記半導体基板において、上記第２のゲート領域の下に形成され、上記第２の凹部と連通する、湾曲した、または凹状の第２のアンダーカット、および第３のドーピング領域および第４のドーピング領域を有する第２の導電領域を含んでいる。上記第３のドーピング領域の少なくとも一部分が、上記第２の湾曲した、または凹状のアンダーカット内に形成される。
本発明の一態様によれば、上記トランジスタ構造は、第１のメタルプラグおよび第２のメタルプラグをさらに含んでいる。上記第１のメタルプラグは、上記第２のドーピング領域の上面および最側方側壁に接触し、上記第２のドーピング領域は、高濃度にドーピングされた領域であり、上記第２のメタルプラグは、上記第４のドーピング領域の上面および最側方側壁に接触し、上記第４のドーピング領域は、高濃度にドーピングされた領域である。
本発明の一態様によれば、上記トランジスタ構造は、第１のアイソレーション領域および第２のアイソレーション領域をさらに備えている。上記第１のアイソレーション領域は上記第１の凹部内にあり、上記第１の導電領域は上記第１のアイソレーション領域の上にあり、上記第２のアイソレーション領域は上記第１の凹部内にあり、上記第２の導電領域は上記第２のアイソレーション領域の上にある。
本発明の一態様によれば、上記第２のドーピング領域の上面は平坦または平面状であり、上記第４のドーピング領域の上面は平坦または平面状である。
本発明の一態様によれば、上記湾曲した、または凹状の第１のアンダーカットは、複数の非縦方向の半導体部分側壁を含み、上記第１のドーピング領域は上記複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられ、上記湾曲した、または凹状の第２のアンダーカットは、別の複数の非縦方向の半導体部分側壁を含み、第３のドーピング領域は上記別の複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられる。
本発明の一態様によれば、上記第１のドーピング領域のドーピング濃度は、上記第３のドーピング領域の濃度と異なる。
本発明の一態様によれば、上記第２のドーピング領域のドーピング濃度は、前記第４のドーピング領域の上記濃度と同じであるか、または実質的に同じである。
本開示の上記および他の態様は、好ましいが、限定でない（複数の）実施形態の以下の詳細な説明に関して、よりよく理解されるであろう。以下の説明は添付図面を参照して行われる。
従来技術によるＤＲＡＭチップの回路図を示す図である。 従来のＣＭＯＳ構造を示す断面図である。 従来技術による、ＭＯＳＦＥＴのゲートツーソース間／ドレイン領域内に形成される寄生メタルゲートダイオード、およびＭＯＳＦＥＴ内のＧＩＤＬ問題を示す図である。 パッド窒化物層が堆積させられ、およびＮＭＯＳおよびＰＭＯＳトランジスタの活性領域を画定するようにＳＴＩが半導体基板内に形成された後の処理構造を示す上面図である。 図２Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 ゲート長が画定された後の処理構造を示す上面図である。 図３Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 チャネル領域を形成するためのシャロートレンチが形成された後の処理構造を示す上面図である。 図３－１Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 チャネル領域が選択的に形成された後の処理構造を示す上面図である。 図３－２Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 チャネル領域を形成するための、丸みを帯びた形状を備えたシャロートレンチが形成された後の処理構造を示す上面図である。 切断線（Ｘ軸）に沿って得られる断面図である。 丸みを帯びた形状を備えたシャロートレンチ内にチャネル領域が選択的に形成された後の処理構造を示す上面図である。 図３－４Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 ゲート導電領域が形成された後の処理構造を示す上面図である。 図４Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 ゲートキャップ領域が形成された後の処理構造を示す上面図である。 図５Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 ゲート領域外側のパッド窒化物およびパッド酸化物が除去された後の処理構造を示す上面図である。 図６Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 ゲート領域の側壁の上のスペーサが形成された後の処理構造を示す上面図である。 図７Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 ゲート領域外側の凹部が形成された後の処理構造を示す上面図である。 図８Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 凹部内の局所分離層が形成された後の処理構造を示す上面図である。 図９Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 凹部内の局所分離層の一部分が除去されて縦方向の半導体側壁を露呈させた後の処理構造を示す上面図である。 図１０Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 複数のシグマ（Σ）形状のアンダーカットを画定するように、縦方向の半導体側壁がエッチングされた後の処理構造を示す上面図である。 図１１Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 本開示の別の実施形態による、複数の湾曲形状または凹状の開口部、たとえば複数のシグマ（Σ）形状のアンダーカットを画定するように、縦方向の半導体側壁がエッチングされた後の処理構造を示す断面図である。 複数の湾曲形状または凹状の開口部、たとえば複数のシグマ（Σ）形状のアンダーカット内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す上面図である。 図１２Ａに示されたような切断線（Ｘ軸）に沿って得られる断面図である。 図１１Ｂ－１に示されたような、複数の湾曲形状または凹状の開口部、たとえば複数のシグマ（Σ）形状のアンダーカット内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す断面図である。 本開示の別の実施形態による、複数の凹部内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す断面図である。 本開示のなお別の実施形態による、複数の凹部内の、露呈させられたシリコン側壁から側方に半導体領域が伸びた後の処理構造を示す断面図である。 本発明の一実施形態による新たなＣＭＯＳ構造の上面図である。 図１３Ａ中の切断線（Ｙ軸）に沿った、新たなＣＭＯＳ構造の断面を示す図である。 絶縁体により、完全に分離されている訳でないｎ＋およびｐ＋領域を備えた従来のＣＭＯＳ構造を示す図である。 ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備えた新たなＣＭＯＳ構造の上面図である。 図１５Ａ中の水平方向の破線切断線に沿った、新たなＣＭＯＳ構造の断面を示す図である。 従来のＣＭＯＳ構造のｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェルを通ってｎ／ｐ＋接合構造までの考えられるラッチアップパスを示す図である。
本開示には、トランジスタ構造およびその処理方法を記載している。本開示の上記および他の態様は、好ましいが限定でない（複数の）実施形態の以下の詳細な説明により、よりよく理解されることになるであろう。以下の説明は、添付図面を参照しながら行われる。
本開示のいくつかの実施形態は、添付図面を参照しながら以下に開示されている。しかし、上記実施形態に開示された構造および内容は例示的な、および説明的な目的のために過ぎず、および本開示の保護の範囲は上記実施形態に限定されるものでない。なお、本開示は考えられる実施形態すべてを示すものでなく、および本開示の技術分野における熟練者であれば、本開示の趣旨を逸脱することなく、実際の必要性を満たすために、以下に開示された本明細書に基づいて好適な修正または変更を行うことができるであろう。本開示は、本明細書に開示されていない他の実現形態にも適用可能である。
本発明は、特に、ＤＲＡＭチップの周辺回路内で、およびＤＲＡＭチップのアレイコア回路のセンスアンプ内で使用されるトランジスタおよびＣＭＯＳＦＥＴ構造を開示している。提案されたＮＭＯＳおよびＰＭＯＳトランジスタの製造方法は以下のように例示的に示される。
工程１０： 開始する。
工程２０： 半導体基板に基づいて、ＮＭＯＳおよびＰＭＯＳトランジスタの活性領域を画定し、および、深いシャロートレンチアイソレーション（ＳＴＩ）構造を形成する。
工程３０： 半導体基板の初期半導体表面の上にゲート構造を形成する。
工程４０： ゲート構造を覆うスペーサを形成し、半導体基板内に凹部を形成する。
工程５０： 複数の局所的絶縁層を凹部内に形成する。
工程６０： 凹部内のシリコンの側壁を露出させ、凹部内の露出するシリコン側壁から横方向に半導体領域を成長させてＮＭＯＳおよびＰＭＯＳトランジスタのソース領域およびドレイン領域を形成する。
図２Ａおよび図２Ｂを参照されたく、工程２０は以下を含み得る。
工程２０２： パッド酸化物層２２が形成され、およびパッド窒化物層２３が堆積させられる。
工程２０４： パターン化されたフォトレジスタンス（ＰＲ）を使用してプレーナＮＭＯＳおよびプレーナＰＭＯＳトランジスタの活性領域を画定し、ならびに、それらの活性領域パターン外側の半導体基板内のシリコン材料の一部を除去して、一時的なトレンチを作り出す。
工程２０６： 作り出された一時的なトレンチ内に酸化物層を堆積させ、次いで、酸化物層をエッチバックし、および平坦化して、シャロートレンチアイソレーション（ＳＴＩ）２１を形成し、図２Ａ中のｘ軸切断線に沿った断面図である図２Ｂに示されるように、ＳＴＩ２１の上面が、パッド窒化物層２３の上面と揃えられる。
図３～５を参照されたく、ゲート構造を形成する工程３０は以下を含み得る。
工程３０２： 図３Ａ、および図３Ａ中のｘ軸切断線に沿った断面図である図３Ｂに示されるように、パターン化された別のフォトレジスタンス（ＰＲ）３１を使用してＮＭＯＳおよびＰＭＯＳトランジスタのゲート領域のゲート長（Ｌｇａｔｅ）を画定し、次いで、ＰＲにより覆われていないパッド酸化物層３０２およびパッド窒化物層３０４の部分が除去されて、ゲート収容トレンチ３２を形成する。
工程３０４： 図４Ａ、および図４Ａ中のｘ軸切断線に沿った断面図である図４Ｂに示されるように、その後、ゲート収容トレンチ３２内に、（熱酸化物または高誘電率（Ｈｉ－Ｋ）材料などの）ゲート誘電体層３３１、高濃度にドーピングされたポリシリコン（ＭＯＳ用Ｎ＋ポリシリコンおよびＭＯＳ用Ｐ＋ポリシリコン）を含み得るゲート導電層３３２、Ｔｉ／ＴｉＮ層３３３、ならびにタングステン層３３４を形成する。
工程３０６： 図５Ａ、および図５Ａ中のｘ軸切断線に沿った断面図である図５Ｂに示されるように、タングステン層３３４の上に窒化物キャップ層３３５および酸化物キャップ３３６を形成して、ＮＭＯＳおよびＰＭＯＳトランジスタのゲート領域またはゲート構造を完成させる。
次いで、図６～８を参照されたく、工程４０は以下を含み得る。
工程４０２： 図６Ａ、および図６Ａ中のｘ軸切断線に沿った断面図である図６Ｂに示されるように、ＳＴＩ層２１と上記ゲート領域との間のパッド酸化物層２２およびパッド窒化物層２３を除去して、半導体基板のＯＳＳを露わにする。
工程４０４： 図７Ａ、および図７Ａ中のｘ軸切断線に沿った断面図である図７Ｂに示されるように、上記ゲート領域の両側にスペーサ層を形成し、スペーサ層は、半導体基板のＯＳＳ上で熱成長させられた薄い酸化物サブ層３４３、薄い酸化物サブ層３４３の上にある薄い窒化物サブ層３４１および薄い酸化物サブ層３４２を含み得る。
工程４０６： 図８Ａ、および図８Ａ中のｘ軸切断線に沿った断面図である図８Ｂに示されるように、半導体基板の一部分をエッチングして、半導体基板内に複数の凹部３１１～３１４を形成する。各凹部３１１～３１４は、半導体基板がシリコン基板である場合に、工程４０４中のスペーサ層の直下の（１１０）配向を備えた、露出する縦方向の側面３６を含んでいる。
図９Ａおよび図９Ｂを参照されたく、工程５０は以下を含み得る。工程４０６中の、前述の凹部３１１～３１４の側壁を覆う縦方向の酸化物－３Ｖ層４１１と、前述の凹部３１１～３１４の底部を覆う水平方向の酸化物－３Ｂ層４１２とを含む酸化物－３層４１を熱成長させることを含み得る。その後、図９Ａ、および図９Ａ中のｘ軸切断線に沿った断面図である図９Ｂに示されるように、前述の凹部３１１～３１４を完全に埋めるのに十分な厚さで窒化物－３材料を堆積させ、次いで、エッチバックプロセスを使用して窒化物－３材料の不必要な部分を除去して、前述の凹部３１１～３１４内側に、好適な窒化物－３層４２のみを残す。なお、窒化物－３層４２は、任意の好適な絶縁材料により、置き換えられ得る。
なお、図９Ｂおよび後続の図中に描かれた酸化物－３Ｖ層４１１および酸化物－３Ｂ層４１２の厚さは例証目的のみで示されているが、酸化物－３Ｖ層４１１の厚さが、正確に制御された熱酸化温度、タイミングおよび成長速度いずれもの下で非常に正確に制御されるようにこの熱成長させられる酸化物－３層４１を設計することが、非常に重要である。明確に画定されたシリコン表面上の熱酸化により、酸化物－３Ｖ層４１１の厚さの４０％が、前述の露出する（１１０）縦方向側面３６からシリコン基板の一部分を取り去り、および、酸化物－３Ｖ層４１１の厚さの残りの６０％が、前述の露出する（１１０）縦方向側面３６外側の追加とみなされる（そうした、酸化物－３Ｖ層４１１の４０％および６０％の分布は、図９Ｂ中に特に明確に描かれている）ことになるはずである。酸化物－３Ｖ層４１１の厚さは熱酸化プロセスに基づいて非常に正確に制御されるので、酸化物－３Ｖ層４１１のエッジは、ゲート領域のエッジと揃えられ得る。当然、エッチング条件、および熱酸化物の成長の条件に応じて、別の実施形態では、（５～１０％未満などの）酸化物－３Ｖ層４１１の一部はゲート構造の下にあり得る。
図１０Ａおよび図１０Ｂを参照されたく、工程６０は以下を含み得る。
工程６０２： 図１０Ａおよび図１０Ｂに示されるように、窒化物－３層４２の上にある、酸化物－３Ｖ層４１１の一部分が除去されて、凹部３１１および３１２内で縦方向の半導体側壁５０１および５０２を露出させ、この場合もまた、それらの縦方向の半導体側壁５０１および５０２は、半導体基板がシリコン基板である場合、（１１０）結晶配向を有している。残りの酸化物－３層４１および窒化物－３層４２は、シリコン基板内への局所的アイソレーション（「ＬＩＳＳ」）という名で呼ばれ得る。
工程６０４： （１１０）結晶配向を有する、縦方向の半導体側壁５０１および５０２はエッチングされ、チャネル領域の一部分を除去し、側壁の縦方向に沿って、または、ＮＭＯＳおよびＰＭＯＳトランジスタのゲート領域の下に、湾曲形状または凹状の開口部（複数の円弧形状の開口部、または複数のシグマ（Σ）形状のアンダーカット５１２および５１３などの）を画定し、たとえば、図１１Ａおよび図１１Ｂに示されるように、シグマ（Σ）形状のアンダーカット５１２および５１３のそれぞれは、対応する凹部３１１および３１２とそれぞれ連通し、複数の非縦方向の半導体部分側壁を含んでいる。
工程６０６： 第１の半導体領域４３０を、シグマ（Σ）形状のアンダーカット５１３および５１４の露出された非縦方向の半導体側壁５０１および５０２それぞれから横方向に成長させる。第１の半導体領域４３０それぞれは、対応するシグマ（Σ）形状のアンダーカット５１３または５１４を少なくとも埋め、低濃度にドーピングされた領域（または低濃度にドーピングされたドレイン、「ＬＤＤ」）を含み、または、ドーピングされていない領域および低濃度にドーピングされた領域を含み得る。第１の半導体領域４３０は、選択エピタキシャル成長（ＳＥＧ）手法または原子層堆積（ＡＬＤ）法などの、選択的に成長させられる方法により、形成され得る。
工程６０８： 第２の半導体領域を、それらの第１の半導体領域４３０から成長させる。第２の半導体領域それぞれは、選択的に成長させられる方法によっても形成され得る、高濃度にドーピングされた領域を含む。よって、ＮＭＯＳトランジスタのドレイン領域は、Ｎ－ＬＤＤ領域、およびＮ＋ドーピングされた領域４３１を含んでおり、ＮＭＯＳトランジスタのソース領域は、別のＮ－ＬＤＤ領域、およびＮ＋ドーピングされた領域４３２を含んでいる。同様に、ＰＭＯＳトランジスタのドレイン領域は、Ｐ－ＬＤＤ領域、およびＰ＋ドーピングされた領域４４１を含んでおり、ＰＭＯＳトランジスタのソース領域は、別のＰ－ＬＤＤ領域、およびＰ＋ドーピングされた領域４４２を含んでいる。なお、Ｐ＋ドーピングされた領域４４１（４４２）またはＮ＋ドーピングされた領域４３１（４３２）の上面は平坦もしくは平面状、または、半導体基板のＯＳＳに略平行であり得る。
なお、一実施形態では、ＳＥＧ手法またはＡＬＤ法により、形成された、Ｎ－ＬＤＤ領域およびＰ－ＬＤＤ領域（たとえば、第１の半導体領域４３０）それぞれは、図１２Ｂに示されるように、半導体基板のＯＳＳと並んだ（実質的に並んだ）、その水平方向の境界を有している。よって、半導体基板のＯＳＳと並んでいることで、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのソース／ドレイン領域の第２の半導体領域（たとえば、Ｐ＋ドーピングされた領域４４１および４４２、またはＮ＋ドーピングされた領域４３１および４３２）を成長させるための、より安定した（平面の）ベースをもたらし得る。
本開示のいくつかの実施形態では、第１の半導体領域４３０および第２の半導体領域（たとえば、Ｐ＋ドーピングされた領域４４１および４４２、またはＮ＋ドーピングされた領域４３１および４３２）は、選択エピタキシャルシリコン（Ｓｉ）、またはシリコン／ゲルマニウム（ＳｉＧｅ）により、形成され得る。ＳｉＧｅの場合、それは、ソース／ドレイン領域に圧縮ひずみを与えて、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのイオンを１０～２０％改善し得る。
さらに、トランジスタの形成中には、イオン注入および熱アニーリングは必要でない。ＬＤＤ領域またはソース／ドレイン領域を形成するためにイオン注入を使用する必要はなく、熱アニーリングプロセスを使用して欠陥を低減させる必要はない。したがって、誘起され、アニーリングプロセスによっても完全に除去することが困難な余分な欠陥は一度も引き起こされないので、予期せぬリーク電流源は大幅に、最小にされるはずである。
いくつかの実施形態では、ＮＭＯＳおよびＰＭＯＳトランジスタのソース／ドレイン領域は、ＮＭＯＳトランジスタのソース／ドレイン領域のＮ＋ドーピングされた領域４３１および４３２、およびＰＭＯＳトランジスタのソース／ドレインのＰ＋ドーピングされた領域４４１および４４２の上に形成された金属領域３５１をさらに含んでいる。本実施形態では、図１２Ｃ－１に示されるように、ＮＭＯＳトランジスタのソース／ドレイン領域のＮ＋ドーピングされた領域４３１および４３２、および、ＰＭＯＳトランジスタ内のソース／ドレインのＰ＋ドーピングされた領域４４１および４４２は、凹部３１１～３１４を完全に埋めておらず、金属領域３５１は、Ｎ＋ドーピングされた領域４３１および４３２、およびＰ＋ドーピングされた領域４４１および４４２上に形成されて、それぞれ、凹部３１１～３１４を完全に埋め、Ｎ＋ドーピングされた領域４３１および４３２、およびＰ＋ドーピングされた領域４４１および４４２の複数の側壁を取り囲む。
さらに、本開示のいくつかの他の実施形態では、（酸化物－３層４１および窒化物－３層４２を含む）ＬＩＳＳは、省略され得る。たとえば、ＮＭＯＳおよびＰＭＯＳトランジスタのゲート領域の下の複数のシグマ（Σ）形状のアンダーカット５１３’および５１４’は、（図１１Ｂ－１に示されるように、）凹部３１１～３１４の露出した底面および縦方向側面３６を直接エッチングすることにより、形成され得る。
次いで、上記第１の半導体領域および第２の半導体領域は選択的に成長され得る。たとえば、ＮＭＯＳトランジスタのドレイン／ソース領域のＮ－ＬＤＤ領域４３０’およびＰＭＯＳトランジスタのドレイン／ソース領域のＰ－ＬＤＤ領域（図示せず）は、複数のシグマ（Σ）形状のアンダーカット（たとえば、ＮＭＯＳトランジスタのシグマ（Σ）形状のアンダーカット５１３’および５１４’）の複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられる手法により、形成され得る。ドレイン領域のＮ＋ドーピングされた領域４３１’およびソース領域のＮ＋ドーピングされた領域４３２’は次いで、（図１２Ｂ－１に示されるように）ＮＭＯＳトランジスタのドレイン／ソース領域のＮ－ＬＤＤ領域４３０’をベースとして選択的に成長させられる方法により、形成され得る。ＰＭＯＳトランジスタのドレイン／ソース領域のＰ－ＬＤＤ領域（図示せず）およびＰ＋ドーピングされた領域（図示せず）は、同様の方法により、形成され得る。
一方、図１２Ｂの例では、本発明によるトランジスタのソースおよびドレイン領域それぞれは、底部構造上の絶縁材料（窒化物－３層４２、および残りの酸化物－３層４１）により分離されており、３つの側壁に沿ってＳＴＩ層２１により分離されており、接合リークの可能性は、第１の半導体領域４３０における、（トランジスタのゲート領域直下の）チャネル領域への非常に小さな領域にのみ生じ、よって大幅に低減されることがある。
別の実施形態では、チャネル領域は、ゲート構造の形成前に（イオン注入などにより）、半導体基板の初期シリコン表面（ＯＳＳ）の下に、および近くに形成され得る。しかし、イオン注入により形成されるチャネル領域に加えて、本発明によるチャネル領域は選択成長により形成されてもよい。たとえば、図４Ｂ中のゲート誘電体層３３１を形成する前に、図３－１Ａおよび図３－１Ｂに示されるように、露呈されているシリコン表面が、１．５ｎｍ～３ｎｍの深さを有するシャロートレンチを形成するようにエッチングされてもよい。次いで、図３－２Ａおよび図３－２Ｂに示されるように、チャネル領域２４がシャロートレンチ内に、選択的に成長させられる。
その後、図４／図４Ｂ～図１２Ａ／図１２Ｂ中に示されるゲート領域、ソース領域、およびドレイン領域を形成するためのプロセスが同様に適用されて、図１２Ｃに示される別のトランジスタ構造が形成され得る。
なお別の実施形態では、図４Ｂ中のゲート誘電体層３３１を形成する前に、露呈されているシリコン表面は、図３－３Ａおよび図３－３Ｂに示されるように、丸いまたは湾曲した形状を有するシャロートレンチを形成するようにエッチングされてもよい。次いで、半導体チャネル領域２４は、図３－４Ａおよび図３－４Ｂに示されるように、シャロートレンチの側壁に沿って選択的に成長させられる。半導体チャネル領域２４が、湾曲した、または丸い形状であるシャロートレンチの側壁に沿って選択的に成長させられるので、本実施形態におけるチャネル長はより長くなり得る。その後、図４Ａ／図４Ｂ～図１２Ａ／図１２Ｂ中に示されるゲート領域、ソース領域、およびドレイン領域を形成するためのプロセスが同様に適用されて別のトランジスタが形成され得る。
別の実施形態（たとえば、図１２Ｃ－１）では、ソース（またはドレイン）領域は、選択的に成長させられたソース（またはドレイン）領域の高濃度にドーピングされた領域の上面および最側方側壁に接触している、ＴｉＮ／タングステンまたは他の好適な金属材料などのメタルプラグをさらに備え得る。よって、ソース（またはドレイン）領域は複合ソース（またはドレイン）領域である。よって、外部の金属コンタクトは複合ソース（またはドレイン）領域の金属領域に接続され、そうした金属間コンタクトは、従来のシリコンと金属との間のコンタクトよりもはるかに低い抵抗を有する。
さらに、図１３Ａ～１３Ｂに示されるように、図１３Ａは本発明の一実施形態による新たなＣＭＯＳ構造の上面図であり、図１３Ｂは、図１３Ａ中の切断線（Ｙ軸）に沿った、新たなＣＭＯＳ構造の断面を示す図である。図１３Ａ～１３Ｂ中のＰＭＯＳおよびＮＭＯＳトランジスタは、縦方向に並んで位置している。図１３Ａでは、新たなＣＭＯＳ構造の４つの側はＳＴＩ２１により取り囲まれている。さらに、図１３Ｂに示されるように、（酸化物－３層４１２および窒化物－３層４２を含む）局所的複合アイソレーションがＰＭＯＳのＰ＋ソース領域４４２（またはＰ＋ドレイン領域４４１）とｎ型Ｎ－ウェルとの間に存在しており、（酸化物－３Ｂ層４１２および窒化物－３層４２を含む）別の局所的複合アイソレーションもＮＭＯＳのＮ＋ソース領域４３２（またはＮ＋ドレイン領域４３１）とｐ型Ｐ－ウェルまたは基板との間に存在している。
すなわち、新たなＣＭＯＳ構造のドレイン領域およびソース領域それぞれは、３つの側壁上のＳＴＩ２１により、および、底壁上の、局所的複合アイソレーションにより、取り囲まれている。よって、ＰＭＯＳのＰ＋領域の底部からＮＭＯＳのＮ＋領域の底部への、考えられるラッチアップパスが、局所的アイソレーションにより、完全にブロックされる。したがって、（プレーナ表面上で測定される）ラッチアップ距離Ｘｐ＋Ｘｎを、重大なラッチアップ問題を引き起こすことなく、できる限り小さくすることができる。他方で、従来のＣＭＯＳ構造では、ｎ＋およびｐ＋領域は、図１Ｂまたは図１４に示されるように絶縁体により完全に分離されず、ｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェル接合を通ってｎ／ｐ＋接合まで存在している、考えられるラッチアップパスは、長さａ、長さｂ、および長さｃを含んでいる。
さらに、本発明の別の実施形態による図１５Ａ～１５Ｂを参照されたい。図１５ＡはＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備えた新たなＣＭＯＳ構造の上面図であり、図１５Ｂは、図１５Ａ中の水平方向の破線の切断線に沿った新たなＣＭＯＳ構造の断面を示す図である。図１５Ａ～１５Ｂ中のＰＭＯＳおよびＮＭＯＳトランジスタは、横方向に並んで位置している。図１５Ｂに示されるように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に交差形状のＬＩＳＳ７０が存在していると単純化することができる。交差形状のＬＩＳＳ７０は、縦方向に延在しているアイソレーション領域７１（たとえば、ＳＴＩ２１、図１５Ｂに示されるように、半導体基板のＯＳＳの下の縦方向の深さは、約１５０～３００ｎｍ、たとえば２００ｎｍになる）、縦方向に延在しているアイソレーション領域７１の右側にある、水平方向に延在している第１のアイソレーション領域７２（縦方向の深さは、約５０～１２０ｎｍ、たとえば１００ｎｍになる）、および縦方向に延在しているアイソレーション領域７１の左側にある、水平方向に延在している第２のアイソレーション領域７３（縦方向の深さは、約５０～１２０ｎｍ、たとえば１００ｎｍになる）を含んでいる。水平方向に延在しているアイソレーション領域それぞれは、酸化物－３層４１および窒化物－３層４２を含み得る。ＰＭＯＳ／ＮＭＯＳトランジスタのソース／ドレイン領域の縦方向の深さは約３０～５０ｎｍ、たとえば４０ｎｍである。ＰＭＯＳ／ＮＭＯＳトランジスタのゲート領域の縦方向の深さは約４０～６０ｎｍ、たとえば、図１５Ｂに示される５０ｎｍである。
本実施形態では、水平方向に延在している第１および第２のアイソレーション領域７２／７３は、トランジスタのゲート構造またはチャネルの直下にはない。水平方向に延在している第１のアイソレーション領域７２（縦方向に延在しているアイソレーション領域７１の右側）はＰＭＯＳトランジスタのソース／ドレイン領域の底部に接触しており、水平方向に延在している第２のアイソレーション領域７３（縦方向に延在しているアイソレーション領域７１の左側）はＮＭＯＳトランジスタのソース／ドレイン領域の底部に接触している。したがって、ＰＭＯＳおよびＮＭＯＳトランジスタ内のソース／ドレイン領域の底部側は、半導体基板から遮蔽されている。さらに、水平方向に延在している第１または第２のアイソレーション領域７２／７３は、異なる２つ以上の絶縁材料（たとえば、酸化物－３層４１および窒化物－３層４２）を含む、または、同じ２つ以上の絶縁材料であるが別個のプロセスにより形成される絶縁材料を含む複合アイソレーションであり得る。
本文および図１Ｂ中で前述されたように、純ＮＭＯＳ技術と対照的に、従来のＣＭＯＳ構成／技術の欠点は、ｎ＋／ｐ－サブ／ｎ－ウェル／ｐ＋接合などの寄生バイポーラ構造が一度存在し、残念ながら、一部の劣悪な設計は、ノイズによる大電流サージに耐えることができず、ラッチアップを引き起こして、チップ動作全体の停止、または、チップ機能への恒久的な損傷をもたらすということである。従来のＣＭＯＳのレイアウトおよびプロセスルールは、ラッチアップ距離（図１Ｂ）と呼ばれる、ＰＭＯＳのｐ＋ソース／ドレイン領域からＮＭＯＳのｎ＋ソース／ドレイン領域を隔てるための非常に大きなスペースを常に必要としており、これはラッチアップのいかなる可能性をも防ぐために多くのプレーナ表面を使い尽くす。さらに、ソース／ドレインｎ＋／ｐおよびｐ＋／ｎ半導体接合領域が大きすぎる場合、順方向バイアス事故が一旦誘発されると、大きなサージ電流が誘起されてラッチアップを発生させる場合がある。
Figure 2024046756000002
他方で、従来のＣＭＯＳ構造では、ｎ＋／ｐ接合からｐ－ウェル／ｎ－ウェル接合を介してｎ／ｐ＋接合への、考えられるラッチアップパスは、（図１６に示されるように）長さｄ、長さｅ、長さｆ、および長さｇを含んでいるに過ぎない。図１５Ｂのそうした考えられるラッチアップパスは図１６中のものよりも長い。したがって、デバイスレイアウトの観点からは、本発明による、図１５Ｂ中のＮＭＯＳおよびＣＭＯＳ間の確保されたエッジ距離（Ｘn＋Ｘp）は、図１６中のものよりも小さい場合がある。さらに、図１５Ｂでは、潜在的なラッチアップパスは、図１６中のｎ＋／ｐ接合からｎ／ｐ＋接合へでなく、ｎ／ＬＤＤ－ｐ接合へと、ＬＤＤ－ｎ／ｐ接合から始まる。図１５Ｂ中のＬＤＤ－ｎまたはＬＤＤ－ｐ領域内のドーピング濃度は、図１６のｎ＋またはｐ＋領域内のドーピング濃度よりも低いので、図１５Ｂ中のＬＤＤ－ｎまたはＬＤＤ－ｐ領域から放出される電子または正孔の量は、図１６中のｎ＋またはｐ＋領域から放出されるものよりもはるかに低くなる。そうした、キャリアのより低い放出は、誘起されるラッチアップ現象の可能性を効果的に減少させるだけでなく、さらに、ラッチアップ現象が誘起された場合にも、電流を劇的に低減させる。ｎ＋／ｐおよびｐ＋／ｎ接合領域はいずれも、大幅に低減されるので、これらの接合の、ある急激な順方向バイアスさえ、異常電流の大きさを低減させることができ、図１５Ｂにおいてラッチアップを形成する機会を減らし得る。
再び図１５Ｂを参照すれば、本発明によれば、ＰＭＯＳのソースまたはドレイン領域は、水平方向に延在している第１のアイソレーション領域７２および縦方向に延在しているアイソレーション領域７１により取り囲まれており、ＰＭＯＳのソースまたはドレイン領域のＬＤＤ領域（縦方向の長さは、約１０～５０ｎｍになる）のみが、半導体基板に接触して、ｐ＋／ｎ接合でなく、ＬＤＤ－ｐ／ｎ接合を形成する。同様に、ＮＭＯＳのソースまたはドレイン領域は、水平方向に延在している第２のアイソレーション領域７３および縦方向に延在しているアイソレーション領域７１により、取り囲まれており、ＮＭＯＳのソースまたはドレイン領域のＬＤＤ領域（縦方向の長さは、約４０ｎｍになる）のみが、基板に接触して、ｐ＋／ｎ接合でなく、ＬＤＤ－ｎ／ｐ接合を形成する。したがって、ＮＭＯＳのｎ＋領域およびＰＭＯＳのｐ＋領域は基板またはウェル領域から遮蔽される。さらに、水平方向に延在している第１または第２のアイソレーション領域７２／７３は、複合アイソレーションであり、且つ十分厚いので、ソース（またはドレイン）領域とシリコン基板との間に誘起される寄生メタルゲートダイオードは最小にされ得る。隣接するＮＭＯＳおよびＰＭＯＳトランジスタに確保された平面ラッチアップ距離が、新たなＣＭＯＳの平面面積を大幅に低減させ得るように大幅に短縮されることが期待される。
要約すれば、ＣＭＯＳ構造のトランジスタのソース／ドレイン領域は、半導体基板の側壁の縦方向に沿った、湾曲形状または凹状の開口部から横方向に、成長させられるので、ソース／ドレイン領域の上面は、良好な質で平坦または平面状となり得る。さらに、ＬＤＤ（低濃度にドーピングされたドレイン）の面は、選択成長中のインサイチュドーピング手法（in-situ doping technique）により、トランジスタチャネルおよび基板本体いずれからも水平方向に成長させられ、上部シリコンから下方にソース／ドレイン領域内へのみ形成され得るイオン注入プロセス、ならびに、接合境界が画定および制御されるのを困難にし得る熱アニーリングプロセスは存在しない。イオン注入プロセスにより形成される従来のドーピングされた領域と違って、そうした選択的に成長させられる半導体領域（たとえば、ドーピングされていない領域、ＬＤＤ領域、および高濃度にドーピングされた領域）は、半導体基板から独立している。本発明は、プレーナトランジスタ構造だけでなく、フィン状のトランジスタ構造にも適用され得る。
さらに、本発明では、ゲルマニウムまたは炭素原子などの種々の非シリコンドーパントをも含む高濃度にドーピングされた領域へのＬＤＤのＳＥＧ形成は、応力を増加させてチャネル移動性を向上させる。ドーピング濃度プロファイルは、本発明による、ソース／ドレイン領域のＳＥＧ／ＡＬＤ形成において制御可能であり、または調整可能である。
装置および方法の数多くの修正および改変を、本発明の教示を維持しながら行い得ることを当業者は容易に気付くであろう。よって、上記開示は、添付された請求項の境界によってのみ限定されるものと解されるべきである。

Claims (14)

  1. 初期半導体表面（ＯＳＳ）を備えた半導体基板と、
    第１のゲート領域と、
    前記半導体基板において、前記初期半導体表面の下に形成された第１の凹部と、
    前記第１の凹部内で、前記半導体基板の側壁の縦方向に沿って形成された、湾曲形状または凹状の開口部と、
    前記第１の凹部内に形成され、第１のドーピング領域および第２のドーピング領域を含む第１の導電領域
    を備え、
    前記第１のドーピング領域は、前記半導体基板の前記側壁の前記縦方向に沿った前記湾曲形状または凹状の開口部をベースとして形成された、
    トランジスタ構造。
  2. 前記第２のドーピング領域の上面が平坦または平面状である、請求項１に記載のトランジスタ構造。
  3. 前記湾曲形状または凹状の開口部が、シグマ（Σ）形状のアンダーカットである、請求項１に記載のトランジスタ構造。
  4. 前記トランジスタ構造がさらに、前記第２のドーピング領域の上面および最側方側壁に接触するメタルプラグを備え、前記第２のドーピング領域は、高濃度にドーピングされた領域である、請求項１に記載のトランジスタ構造。
  5. 前記湾曲形状または凹状の開口部が、複数の非縦方向の半導体部分側壁を含み、前記第１のドーピング領域は前記複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられる、請求項１に記載のトランジスタ構造。
  6. 前記トランジスタ構造がさらに、前記第１の凹部内に、第１のアイソレーション領域を備え、前記第１の導電領域が前記第１のアイソレーション領域の上にある、請求項１に記載のトランジスタ構造。
  7. 前記湾曲形状または凹状の開口部が、前記第１のゲート領域の下にある、請求項１に記載のトランジスタ構造。
  8. ＯＳＳを備えた半導体基板と、
    第１のトランジスタであって、
    前記ＯＳＳの上の第１のゲート領域、
    前記半導体基板において、前記ＯＳＳの下に形成された第１の凹部、
    前記半導体基板において、前記第１のゲート領域の下に形成され、前記第１の凹部と連通する、湾曲した、または凹状の第１のアンダーカット、および
    第１のドーピング領域および第２のドーピング領域を有する第１の導電領域であって、前記第１のドーピング領域の少なくとも一部分が、前記湾曲した、または凹状の第１のアンダーカット内にある、第１の導電領域
    を備える、第１のトランジスタと、
    第２のトランジスタであって、
    前記ＯＳＳの上の第２のゲート領域、
    前記半導体基板において、前記ＯＳＳの下に形成された第２の凹部、
    前記半導体基板において、前記第２のゲート領域の下に形成され、前記第２の凹部と連通する、湾曲した、または凹状の第２のアンダーカット、および
    第３のドーピング領域および第４のドーピング領域を有する第２の導電領域であって、前記第３のドーピング領域の少なくとも一部分が、前記湾曲した、または凹状の第２のアンダーカット内にある、第２の導電領域
    を備える、第２のトランジスタと
    を備える、トランジスタ構造。
  9. 前記トランジスタ構造がさらに、
    前記第２のドーピング領域の上面および最側方側壁に接触する第１のメタルプラグであって、前記第２のドーピング領域が、高濃度にドーピングされた領域である、第１のメタルプラグと、
    前記第４のドーピング領域の上面および最側方側壁に接触する第２のメタルプラグであって、前記第４のドーピング領域が、高濃度にドーピングされた領域である、第２のメタルプラグと
    を備える、請求項８に記載のトランジスタ構造。
  10. 前記トランジスタ構造がさらに、
    前記第１の凹部内の第１のアイソレーション領域であって、前記第１の導電領域が前記第１のアイソレーション領域の上にある、第１のアイソレーション領域と、
    前記第１の凹部内の第２のアイソレーション領域であって、前記第２の導電領域が前記第２のアイソレーション領域の上にある、第２のアイソレーション領域
    を備える、請求項８に記載のトランジスタ構造。
  11. 前記第２のドーピング領域の上面が平坦または平面状であり、前記第４のドーピング領域の上面が平坦または平面状である、請求項８に記載のトランジスタ構造。
  12. 前記湾曲した、または凹状の第１のアンダーカットは、複数の非縦方向の半導体部分側壁を含み、前記第１のドーピング領域は前記複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられ、前記湾曲した、または凹状の第２のアンダーカットは、別の複数の非縦方向の半導体部分側壁を含み、第３のドーピング領域は前記別の複数の非縦方向の半導体部分側壁をベースとして選択的に成長させられる、請求項８に記載のトランジスタ構造。
  13. 前記第１のドーピング領域のドーピング濃度は、前記第３のドーピング領域のドーピング濃度と異なる、請求項８に記載のトランジスタ構造。
  14. 前記第２のドーピング領域のドーピング濃度は、前記第４のドーピング領域のドーピング濃度と同じであるか、または実質的に同じである、請求項８に記載のトランジスタ構造。
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